CN102486934A - 串行接口的快闪存储器装置及其复位动作的执行方法 - Google Patents

Abstract

本发明提供一种串行接口的快闪存储器装置及其复位动作的执行方法，该串行接口的快闪存储器装置包括选择器、核心电路以及可编程数据库。选择器依据选择信号来决定写入保护接脚或功能保存接脚连接至复位信号线与否。核心电路接收复位信号线上所传送的复位信号进行复位。可编程数据库提供以通过编程的方式来被写入选择数据，可编程数据库并输出选择数据以作为选择信号。本发明有效实现在利用现有的串行接口的快闪存储器装置具有的有限脚位，来完成对快闪存储器装置可随时进行复位动作的功能。

Description

串行接口的快闪存储器装置及其复位动作的执行方法

技术领域

本发明涉及一种串行接口的快闪存储器装置，且特别涉及一种针对串行接口的快闪存储器芯片进行复位的装置以及方法。

背景技术

为了提高电子产品的竞争力，过去内置在电子产品中的并行(parallel)快闪存储器芯片渐渐的被低成本的串行式(serial)快闪存储器芯片所取代。在压低成本的考虑下，而这种串行式的快闪存储器芯片通常只能以低接脚数的方式进行封装。也因此，这种串行式的快闪存储器芯片通常提供芯片选择接脚(chip select，/CS)、数据输入接脚(serial data input，SI)、数据输出接脚(serial dataoutput，SDO)、时钟脉冲接脚(clock，CLK)、写入保护接脚(write protect，/WP)、功能保存接脚(/HOLD)、电源接脚(VDD)以及接地接脚(GND)等8个接脚(“/”表示低电平使能)。

也就是说，串行式的快闪存储器芯片通常是不提供复位接脚让使用者可以由快闪存储器芯片的外部来使快闪存储器芯片进行复位的动作。而当使用者必须针对快闪存储器芯片进行复位动作时，就只能将快闪存储器芯片的电源重新启动以使快闪存储器芯片内置的电源开启复位电路(power-on resetcircuit)动作来复位快闪存储器芯片。而这个电源重新启动的动作，可能也会使得与快闪存储器芯片共用电源的其他电路(例如控制器)的电源被重新启动。这样一来，快闪存储器芯片所属的整个系统将会变得难以控制，而必须重新进行初始化，造成极大的困扰。

发明内容

本发明分别提供一种串行接口的快闪存储器装置及其复位动作的执行方法，使写入保护接脚或功能保存接脚也可以用来传输复位信号以复位快闪存储器装置。

本发明分别提供一种串行接口的快闪存储器装置及其复位动作的执行方法，利用现有的时钟脉冲接脚以及数据输入接脚来进行快闪存储器装置的复位动作。

本发明提供一种串行接口的快闪存储器装置，包括选择器、核心电路以及可编程数据库。选择器耦接快闪存储器装置的写入保护接脚或功能保存接脚的其中之一，依据选择信号来决定写入保护接脚或功能保存接脚连接至复位信号线与否。核心电路耦接复位信号线，接收复位信号线上所传送的复位信号进行复位。可编程数据库耦接选择器，提供以通过编程的方式来被写入选择数据，可编程数据库并输出选择数据以作为选择信号。

本发明另提供一种串行接口的快闪存储器装置，包括命令接收器、命令解码器以及核心电路。命令接收器耦接快闪存储器装置的时钟脉冲接脚以及数据输入接脚，命令接收器依据数据输入接脚及时钟脉冲接脚依序接收多个命令数据。命令解码器耦接命令接收器，并接收命令数据所形成的命令序列。命令解码器更依据比较命令序列与参考序列来产生复位信号。核心电路耦接命令解码器，接收复位信号并依据复位信号进行复位。

本发明还提供一种快闪存储器装置的复位动作的执行方法，包括：首先，由可编程数据库接收选择数据，然后依据选择数据判断来决定使快闪存储器装置的写入保护接脚或功能保存接脚的其中之一连接至复位信号线。

本发明更提供另一种快闪存储器装置的复位动作的执行方法，包括：先通过快闪存储器装置的时钟脉冲接脚以及数据输入接脚依序接收多个命令数据，再通过比较参考序列与命令数据所形成的命令序列以产生复位信号。其中，复位信号用以针对快闪存储器装置的核心电路进行复位动作。

基于上述，本发明利用串行接口的快闪存储器装置的写入保护接脚或功能保存接脚不需要执行其原本功能时，将写入保护接脚或功能保存接脚的其中之一切换为可以执行复位功能的接脚，使串行接口的快闪存储器装置可以在不需要增加额外的接脚的情况下来执行复位的动作。另外，本发明还提出利用串行接口的快闪存储器装置的时钟脉冲接脚以及数据输入接脚来传输特定的命令序列，并通过这个特定的命令序列来使快闪存储器装置内部自行产生复位信号并进行复位动作，同样可以在不需要增加额外的接脚的情况下来完成执行复位的动作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为本发明一实施例的快闪存储器装置100的示意图。

图2A示出本发明图1实施例的选择器120的一实施方式。

图2B为非易失性存储器的一烧写方式的波形图。

图3A为本发明另一实施例的快闪存储器装置300的示意图。

图3B为图3A实施方式的动作波形图。

图3C示出本发明一实施例的动作流程。

图4为本发明的另一实施例的快闪存储器装置500的示意图。

图5为本发明图4的实施例的动作波形图。

图6示出本发明另一实施例的动作流程。

上述附图中的附图标记说明如下：

100、500：快闪存储器装置

110、310：输入缓冲器

120、320：选择器

130：可编程数据库

140、340、530：核心电路

131、520：命令解码器

330：暂存器

510：命令接收器

S310～S360、S610～S640：复位动作的执行步骤

ENSW、SWP、OPTPGM、ADD、OPTDATA、ENRST、RSTA：命令数据

CMDS：命令序列

/HOLD：功能保存接脚

/WP：写入保护接脚

BUFO：输出信号线

RST：复位信号线

SEL：选择信号

WPF：写入保护信号线

HOLDF：保存信号线

SW1：开关

SI：数据输入接脚

CLK：时钟脉冲接脚

/CS：芯片选择接脚

具体实施方式

以下将针对本发明的特征提出三个实施例来进行说明，其中第一个实施例使接脚的功能进行永久性的转换以进行复位动作(图1～图2B)。另一个实施例为使接脚的功能产生暂时性的转换(图3A～图3C)，并在需要的时候执行复位动作。最后一个实施例则介绍利用命令数据的方式来进行快闪存储器装置的复位动作(图4～图6)。

请参照图1，图1为本发明一实施例的快闪存储器装置100的示意图。其中，快闪存储器装置100是一个通过串行接口来进行存取的存储器装置，例如通过串行周边接口(Serial Peripheral Interface，SPI)来进行存取。在本实施例中，快闪存储器装置100包括输入缓冲器110、选择器120、可编程数据库130以及核心电路140。

输入缓冲器110耦接选择器120并与写入保护接脚/WP及功能保存接脚/HOLD的其中之一直接连接。输入缓冲器110并提供输出信号线BUFO来传送写入保护接脚/WP或功能保存接脚/HOLD所传送的信号。输出信号线BUFO被连接至选择器120。

选择器120通过与输出信号线BUFO的耦接来通过输入缓冲器110耦接至写入保护接脚/WP及功能保存接脚/HOLD的其中之一。选择器120依据选择信号SEL使来决定写入保护接脚/WP或功能保存接脚/HOLD是否要连接至复位信号线RST。举个例子来说明，当选择信号SEL为逻辑高电平“H”时，选择器120使输出信号线BUFO连接到复位信号线RST，而在当选择信号SEL为逻辑低电平“L”时，选择器120则使输出信号线BUFO连接到写入保护信号线WPF或功能保存信号线HOLDF的其中之一。

仔细一点来说明，当输入缓冲器110的输出信号线BUFO所传输的是来自于写入保护接脚/WP并缓冲后的信号时，在当选择信号SEL为逻辑高电平“H”时，写入保护接脚/WP将被耦接至复位信号线RST，此时，使用者可以利用通过写入保护接脚/WP来传送复位信号，并使复位信号顺利的被传输至复位信号线RST。相反的，若在当选择信号SEL为逻辑低电平“L”时，写入保护接脚/WP则将被耦接至写入保护信号线WPF。而此时使用者则可以写入保护接脚/WP来进行写入保护的动作，也就是执行写入保护接脚/WP原先所该执行的功能。

相同的，若是当输入缓冲器110的输出信号线BUFO所传输的是来自于功能保存接脚HOLD并缓冲后的信号时，在当选择信号SEL为逻辑高电平“H”时，功能保存接脚HOLD将被耦接至复位信号线RST，此时，使用者可以利用通过功能保存接脚HOLD来传送复位信号，并使复位信号顺利的被传输至复位信号线RST。相反的，若在当选择信号SEL为逻辑低电平“L”时，功能保存接脚HOLD则将被耦接至功能保存信号线HOLDF。而此时使用者则可以功能保存接脚HOLD来进行功能保存的动作，也就是执行功能保存接脚HOLD原先所该执行的功能。

请注意，上述选择信号SEL的逻辑电平的高低与选择器120的选择状态的关系并不限于上述的说明。设计者可以依据需求自行设定选择信号SEL的逻辑电平的高低与选择器120的选择状态间的关系。

核心电路140耦接复位信号线RST。核心电路140通过接收复位信号线RST上所传送的复位信号来进行复位动作。在另一方面，核心电路140也耦接保存信号线HOLDF以及写入保护信号线WPF。其中，保存信号线HOLDF会被耦接至核心电路140中进行与功能保存相关的电路中，而写入保护信号线WPF则会被耦接至核心电路140中进行与写入保护相关的电路中。而复位信号线RST则会被耦接到核心电路140中进行与复位有关的电路。

另外，在快闪存储器装置100内置有电源开启复位电路(未示出)的情况下，这个电源开启复位电路所提供的复位信号同样会被耦接至复位信号线RST上。换言之，快闪存储器装置100中所提供的由写入保护接脚WP或功能保存接脚/HOLD进行复位动作的机制，并不会影响到快闪存储器装置100其原有的复位机制的动作。

可编程数据库130耦接选择器120，用以提供选择信号SEL。可编程数据库130是提供使用者通过编程的方式来被来写入选择数据。而可编程数据库则可以输出使用这所写入的选择数据以作为选择信号SEL。

接着请参照图2A，图2A示出图1实施例的选择器120的一实施方式。在本实施例中，选择器120包括开关SW1。开关SW1的一端连接输入缓冲器110的输出信号线BUFO，而开关SW1的另一端则依据选择信号SEL连接至复位信号线RST或写入保护信号线WPF及功能保存信号线HOLDF的其中之一。

当然，选择器120并不一定要同本实施方式中的利用开关SW1来建构。选择器120同样也可以利用逻辑电路中的传输门(transmission gate)或其他种类的逻辑门来完成。而利用逻辑电路来实施选择器120为本领域普通技术人员所熟知的技术，以下恕不多赘述。

另外，可编程数据130可以利用非易失性存储器来建构，也即可以由快闪存储器装置100中切分出一个小区块来进行选择数据的储存。在此状态下，选择数据可以由使用者利用对快闪存储器的记忆胞(memory cell)烧写数据码的方式写入选择数据。关于选择数据的写入方式则请参照图2B，其中图2B为示出非易失性存储器的一烧写方式的波形图。简单的说，也就是利用数据输入接脚SI与时钟脉冲接脚CLK上的信号相互配合，先写入命令数据OPTPGM以启动非易失性存储器的写入模式，再写入命令数据ADD以针对非易失性存储器进行定址，最后写入命令数据OPTDATA(也就是选择数据)，将选择数据写入非易失性存储器中。

接着请参照图3A，图3A为本发明另一实施例的快闪存储器装置300的示意图。快闪存储器装置300包括输入缓冲器310、选择器320、核心电路340以及利用暂存器330来建构的可编程数据库。其中，暂存器330可以提供使用者写入选择数据，并将其所储存的选择数据输出，并作为选择信号SEL。

请配合参照图3A以及图3B，其中的图3B为图3A实施方式的动作波形图。当芯片选择接脚/CS上的信号被拉至逻辑低电平“L”时，数据输入接脚SI上的信号可以依据时钟脉冲接脚CLK上的信号进行取样，并产生命令数据ENSW以及SWP。其中，命令数据ENSW用来表示快闪存储器装置300中的写入保护接脚/WP或功能保存接脚/HOLD的其中之一已准备好要被切换为执行复位动作功能的接脚。而紧接在命令数据ENSW后的命令数据SWP则表示在暂存器330写入要切换写入保护接脚/WP或功能保存接脚/HOLD的其中之一为执行复位动作功能的接脚的选择数据。而暂存器330在完成选择数据的写入动作后，则输出选择信号SEL来使写入保护接脚/WP或功能保存接脚/HOLD的其中之一切换为执行复位动作功能的接脚。

由于暂存器330也同时耦接至复位信号线RST，因此，在当被切换为执行复位动作功能的接脚(写入保护接脚/WP或功能保存接脚/HOLD的其中之一)，且利用被切换为执行复位动作的写入保护接脚/WP或功能保存接脚/HOLD的其中之一来执行复位动作时，也会同时被复位。也就是说，本实施例中的写入保护接脚/WP或功能保存接脚/HOLD的功能切换是暂时性的，而当复位动作被执行后，这个写入保护接脚/WP或功能保存接脚/HOLD的功能切换就会随之消失。在此请注意，为了确保快闪存储器装置300不会因为噪声的干扰而产生误动作，本实施例也可以利用多个命令数据来完成上述的功能切换动作(即写入保护接脚/WP或功能保存接脚/HOLD的其中之一切换为执行复位动作功能的接脚的切换动作)。当然，在工作环境(低噪声干扰)的许可下，也可以只利用单一的命令数据来完成上述的功能切换动作。此外，利用多个的命令数据来完成上述的功能切换动作时，命令数据的顺序必须是正确的，以图3B示出的波形为范例，命令数据ENSW与命令数据SWP必须依序且相连着被输入，方能有效的启动功能切换动作。也就是说，在命令数据ENSW后若插入一个非命令数据SWP的其他命令数据，功能切换动作将不会被执行。

关于本发明一实施例的动作流程，以下则请参照图3C所示出的本发明一实施例的动作流程图。其中的步骤包括，首先，开启快闪存储器装置的电源(S310)，接着，快闪存储器装置进行初始化(S320)。在完成初始化后，快闪存储器装置便待命以提供快闪存储器的正常动作(例如读出或写入等存取动作)(S330)。此时，快闪存储器装置依据选择数据判断来决定是否使写入保护接脚或功能保存接脚的其中之一连接至复位信号线(S340)，若是依据选择数据并未使写入保护接脚或功能保存接脚的其中之一连接至复位信号线，则持续执行步骤(S330)。

相反的，若是写入保护接脚或功能保存接脚的其中之一依据选择数据被连接至复位信号线(S350)，则进行判断连接至复位信号线的写入保护接脚或功能保存接脚有无被拉低(其上的信号被拉至逻辑低电平)(S360)。若上述的拉低动作成立时，则重新使快闪存储器装置初始化(S330)。

请参照图4，图4为本发明另一实施例的快闪存储器装置500的示意图。快闪存储器装置500同样为串行接口的快闪存储器装置。快闪存储器装置500包括命令接收器510、命令解码器520以及核心电路530。命令接收器510耦接快闪存储器装置500的时钟脉冲接脚CLK以及数据输入接脚SI。命令接收器510依据数据输入接脚SI及时钟脉冲接脚CLK依序接收多个命令数据。命令解码器510耦接命令接收器520，并接收命令数据所形成的命令序列CMDS。命令解码器520更依据比较命令序列CMDS与参考序列来产生复位信号RST。核心电路530则耦接命令解码器520。核心电路530接收复位信号RST并依据复位信号RST进行复位动作。

为更清楚说明本实施例的动作方式，以下请参照图5，图5为本发明图4的实施例的动作波形图。其中，在快闪存储器装置500上的芯片选择接脚CS上的信号被拉至逻辑低电平“L”时，数据输入接脚SI上的信号会依据时钟脉冲接脚CLK上的信号被取样并获得命令数据ENRST以及RSTA，命令数据ENRST以及RSTA组合成命令序列CMDS。其中，命令数据ENRST表示快闪存储器装置500的复位动作已准备要被启动，而命令数据RSTA则表示执行快闪存储器装置500的复位动作。

请注意，命令序列CMDS中所有的命令数据所发生的顺序必须要是固定的，才可以有效的启动并执行快闪存储器装置500的复位动作。而正确的命令序列CMDS的命令数据顺序则纪录在一个参考序列中。在当命令解码器520接收到命令序列CMDS后，可以通过命令序列CMDS与参考序列的比对，来判断是否产生有效的复位信号RST。

当然，命令序列CMDS中的命令数据并不一定要与图6的示出只有两个，命令序列CMDS中的命令数据可以由设计者来设定为两个以上的多个。

以下更请参照图6，图6为示出出本发明另一实施例的动作流程，其中的步骤包括：首先，开启快闪存储器装置的电源(S610)，接着，快闪存储器装置进行初始化(S620)。在完成初始化后，快闪存储器装置便待命以提供以快闪存储器的正常动作(例如读出或写入等存取动作)(S630)。此时，快闪存储器装置接收由外部输入的多个命令数据，并将这个命令数据所形成的命令序列来与预设的参考序列进行比对(S640)，若是比对的结果为命令序列与参考序列完全相符时，则执行步骤(S620)也就是针对快闪存储器装置进行复位动作。若比对的结果为命令序列与参考序列并不相同，则使快闪存储器装置持续执行步骤(S630)。

综上所述，本发明利用可编程数据库或是写入命令数据的方式，来提供串行接口的快闪存储器装置进行不需要重新启动电源的复位动作。有效实现在利用现有的串行接口的快闪存储器装置具有的有限脚位，来完成对快闪存储器装置可随时进行复位动作的功能。

虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (12)

1.一种串行接口的快闪存储器装置，包括：

一选择器，耦接该快闪存储器装置的一写入保护接脚或一功能保存接脚的其中之一，依据一选择信号来决定该写入保护接脚或该功能保存接脚连接至一复位信号线与否；

一核心电路，耦接该复位信号线，接收该复位信号线上所传送的一复位信号进行复位；以及

一可编程数据库，耦接该选择器，提供以通过编程的方式来被写入一选择数据，该可编程数据库并输出该选择数据以作为该选择信号。

2.如权利要求1所述的快闪存储器装置，其中当该选择器依据该选择信号使该写入保护接脚不连接至该复位信号线时，该选择器使该写入保护接脚连接至一写入保护信号线，其中该写入保护信号线连接至该核心电路，用以传输一写入保护信号至该核心电路。

3.如权利要求1所述的快闪存储器装置，其中当该选择器依据该选择信号使该功能保存接脚不连接至该复位信号线时，该选择器使该功能保存接脚连接至一功能保存信号线，其中该功能保存信号线连接至该核心电路，用以传输一功能保存信号至该核心电路。

4.如权利要求1所述的快闪存储器装置，其中该可编程数据库为一非易失性存储器。

5.如权利要求1所述的快闪存储器装置，其中该可编程数据库包括：

一暂存器，耦接该选择器用以储存一选择数据，并输出该选择数据以为该选择信号。

6.如权利要求1所述的快闪存储器装置，其中该串行接口为串行周边接口。

7.如权利要求1所述的快闪存储器装置，其中更包括：

一输入缓冲器，耦接该选择器并与该写入保护接脚及该功能保存接脚直接连接。

8.一种串行接口的快闪存储器装置，包括：

一命令接收器，耦接该快闪存储器装置的一时钟脉冲接脚以及一数据输入接脚，该命令接收器依据该数据输入接脚及该时钟脉冲接脚依序接收多个命令数据；

一命令解码器，耦接该命令接收器，并接收所述命令数据所形成的一命令序列，该命令解码器更依据比较该命令序列与一参考序列来产生一复位信号；以及

一核心电路，耦接该命令解码器，接收该复位信号并依据该复位信号进行复位。

9.如权利要求8所述的快闪存储器装置，其中该串行接口为串行周边接口。

10.一种串行接口的快闪存储器装置的复位动作的执行方法，包括：

由一可编程数据库接收一选择数据；以及

依据该选择数据判断来决定使该快闪存储器装置的一写入保护接脚或一功能保存接脚的其中之一连接至一复位信号线。

11.如权利要求10所述的复位动作的执行方法，其中更包括：

通过连接至该复位信号线的该写入保护接脚或该功能保存接脚来使该快闪存储器装置的一核心电路执行复位动作。

12.一种串行接口的快闪存储器装置的复位动作的执行方法，包括：

通过该快闪存储器装置的一时钟脉冲接脚以及一数据输入接脚依序接收多个命令数据；以及

比较一参考序列与所述命令数据所形成的一命令序列，并借以产生一复位信号，其中该复位信号用以针对该快闪存储器装置的一核心电路进行复位动作。

Images