JP7273176B2

JP7273176B2 - シーケンス処理ユニットを備えたメモリ制御システム

Info

Publication number: JP7273176B2
Application number: JP2021550040A
Authority: JP
Inventors: ファン・ペン・ジャン; シャン・フ; チ・ワン; ジ・チャオ・ドゥ; フア・ミン・カオ; シン・ユン・ファン; ウェン・ウェン・ドン; シュ・ビン・シュ
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-05-05
Filing date: 2019-05-05
Publication date: 2023-05-12
Anticipated expiration: 2039-05-05
Also published as: EP3891594A1; WO2020223849A1; TWI716909B; EP3891594A4; CN110383232A; KR20210108466A; CN112925728A; CN110383232B; TW202042055A; JP2022522444A; US20200348932A1

Description

本発明は、メモリ制御システムに関し、より具体的には、シーケンス処理ユニットを備えたメモリ制御システムに関する。

プログラム動作や読取り動作などのメモリ動作は通常、複雑な信号制御とアドレスデコーディングを含むため、メモリは通常、内部メモリ制御アーキテクチャを通じてアクセスされる。従来のメモリ制御アーキテクチャは通常、チャージポンプ、パワーレギュレータ、アドレスデコーダ、およびセンスアンプの制御などの複雑な制御を処理するマイクロコントローラに基づいている。

しかしながら、たとえばマイクロコントローラによって必要とされるフェッチ、デコーディング、および実行のサイクルなどの通常の処理手順のため、リソース利用率とマイクロコントローラのパフォーマンスはかなり低くなる。さらに、メモリ制御の開発は直感的に読み取れない動作命令に基づいているため、保守または更新が困難である。

本発明の一実施形態は、メモリ制御システムを開示する。メモリ制御システムは、メモリインターフェース回路、マイクロコントローラ、およびシーケンス処理ユニットを含む。

メモリインターフェース回路は、メモリ動作コマンドを受信し、メモリ動作コマンドに従って複数の動作命令を生成する。マイクロコントローラは、メモリインターフェース回路に結合されている。マイクロコントローラは、複数の動作命令を受信し、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を生成する。シーケンス処理ユニットはマイクロコントローラに結合されており、少なくとも1つの有限状態マシンを含む。シーケンス処理ユニットは、あらかじめ定められたプロトコルを通じて複数のタスク命令を受信し、少なくとも1つの有限状態マシンを用いて、複数のタスク命令に従ってメモリデバイスの複数の回路を制御する。

本発明の別の実施形態は、メモリ制御システムを動作するための方法を開示する。メモリ制御システムは、メモリインターフェース回路、マイクロコントローラ、およびシーケンス処理ユニットを含む。シーケンス処理ユニットは、少なくとも1つの有限状態マシンを含む。

本方法は、メモリインターフェース回路が、メモリ動作コマンドに従って複数の動作命令を生成するステップと、マイクロコントローラが、複数の動作命令を受信するステップと、マイクロコントローラが、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を発行するステップと、シーケンス処理ユニットが、あらかじめ定められたプロトコルを通じて複数のタスク命令を受信するステップと、シーケンス処理ユニットが、少なくとも1つの有限状態マシンを用いて、複数のタスク命令に従ってメモリデバイスの複数の回路を制御するステップとを含む。

本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後、当業者には間違いなく明らかになるであろう。

本発明の一実施形態によるメモリ制御システムを示す図である。マイクロコントローラとシーケンス処理ユニットとの間の通信のタイミング図である。 1つのスケジューリングアルゴリズムに従って内部ストレージユニットに記憶されたタスク命令セットを示す図である。別のスケジューリングアルゴリズムに従って内部ストレージユニットに記憶されたタスク命令セットを示す図である。本発明の一実施形態による、図1のメモリ制御システムを動作するための方法を示す図である。

図1は、本発明の一実施形態によるメモリ制御システム100を示している。メモリ制御システム100は、メモリインターフェース回路110、マイクロコントローラ120、およびシーケンス処理ユニット130を含む。図1において、メモリ制御システム100は、ホストH1がメモリデバイスM1にアクセスするのを支援するために使用することができるので、ホストH1は、簡単な動作でメモリデバイスM1を制御することができる。いくつかの実施形態では、メモリインターフェース回路110、マイクロコントローラ120、およびシーケンス処理ユニット130は、同じチップ内に配置することができる。

メモリインターフェース回路110は、メモリ動作コマンドOC1を受信することができる。いくつかの実施形態では、メモリ動作コマンドOC1は、メモリデバイスM1を制御するために、コンピュータシステムの中央処理装置などのホストH1によって生成される比較的高レベルのコマンドであり得る。メモリインターフェース回路110は、メモリ動作コマンドOC1をデコードし、メモリ動作コマンドOC1に従ってマイクロコントローラ120をトリガするために複数の動作命令INS₁からINS_Xを生成することができ、Xは正の整数である。

いくつかの実施形態では、メモリインターフェース回路110およびマイクロコントローラ120は、標準バスプロトコル、たとえば、これに限定されないが、システム管理バスまたは集積回路間バスを通じて通信し得る。この場合、メモリインターフェース回路110は、使用中のバスプロトコルに準拠するようにメモリ動作コマンドOC1を再構成することによって、動作命令INS₁からINS_Xを生成し得る。

マイクロコントローラ120は、メモリインターフェース回路110に結合されている。マイクロコントローラ120は、複数の動作命令INS₁からINS_Xを受信し、スケジューリングアルゴリズムに従って複数のタスク命令TSK₁からTSK_Yを生成することができ、Yは正の整数である。

シーケンス処理ユニット130は、マイクロコントローラ120に結合され、有限状態マシンFSM1およびFSM2を含む。シーケンス処理ユニット130は、タスク命令TSK₁からTSK_Yを受信し、タスク命令TSK₁からTSK_Yに従って、有限状態マシンFSM1およびFSM2を用いてメモリデバイスM1の回路を制御することができる。

いくつかの実施形態では、マイクロコントローラ120およびシーケンス処理ユニット130は、あらかじめ定められたプロトコルを通じて通信することができる。たとえば、シーケンス処理ユニット130は、負荷ピンPIN_LD、動作命令ピンPIN_INS、および完了ピンPIN_CMをさらに含むことができる。図2は、マイクロコントローラ120とシーケンス処理ユニット130との間の通信のタイミング図である。

図2において、マイクロコントローラ120は、次のタスク命令TSK₁が有効であることを示すために、負荷ピンPIN_LDの電圧を上げることができる。したがって、シーケンス処理ユニット130は、負荷ピンPIN_LDの電圧がマイクロコントローラ120によって高く引き上げられたときに、タスク命令TSK₁を受信する。

さらに、タスク命令TSK₁が実行された後、シーケンス処理ユニット130は、マイクロコントローラ120に通知するために、完了ピンPIN_CMの電圧を上げることができる。しかしながら、いくつかの他の実施形態では、マイクロコントローラ120およびシーケンス処理ユニット130は、システム要件に従って、異なるスキームおよび/または異なるピンと通信し得る。

いくつかの実施形態では、シーケンス処理ユニット130は、必要なワード線電圧を提供するためのパワーレギュレータ、ターゲットメモリセルを選択するためのアドレスデコーダ、および/または読取り電流を感知するためのセンスアンプなどのメモリデバイスM1の回路を制御し得る。さらに、いくつかの実施形態では、メモリデバイスM1は、不揮発性メモリ(NVM)であり得る。不揮発性メモリは、プログラム動作のために高いプログラム電圧を必要とする場合があるので、シーケンス処理ユニット130はまた、高いプログラム電圧を提供するためにチャージポンプを制御し得る。

さらに、いくつかの実施形態では、シーケンス処理ユニット130は、異なるタイプの回路を処理するために異なる有限状態マシンを使用し得る。たとえば、コア電圧に関連する回路を制御するために有限状態マシンFSM1が使用され得、ページバッファに関連する回路を制御するために有限状態マシンFSM2が使用され得る。しかしながら、いくつかの他の実施形態では、シーケンス処理ユニット130は、システム要件に従ってメモリデバイス100の回路を制御するためのより多数または少数の有限状態マシンを含み得る。

シーケンス処理ユニット130は、有限状態マシンFSM1およびFSM2を用いてメモリデバイスM1を制御することができるので、制御動作は、従来技術において使用されるマイクロコントローラによって必要とされる冗長なルーチン動作なしで、より簡単な方法で実行することができる。したがって、リソース利用率とシーケンス処理ユニット130のパフォーマンスを向上させることができる。

シーケンス処理ユニット130は、メモリデバイス100の回路を直接制御することができるが、マイクロコントローラ120は、シーケンス処理ユニット130によって実行されるタスクのスケジュールを制御することができる。すなわち、マイクロコントローラ120は、スケジューリングアルゴリズムに従って、タスク命令TSK₁からTSK_Yを所望の順序で割り当てることができる。いくつかの実施形態では、タスク命令は、マイクロコントローラ120の内部ストレージユニット122に所望の順序でセットとして記憶することができ、マイクロコントローラ120は、メモリインターフェース回路110から送信される動作命令に対応するあらかじめ定められた順序でタスク命令を発行することができる。

図3は、スケジューリングアルゴリズムによる動作命令INS₁に対応する内部ストレージユニット122に記憶されたタスク命令セットを示している。図3において、マイクロコントローラ120が動作命令INS₁を受信すると、マイクロコントローラ120は、内部ストレージユニット122に記憶されたタスク命令セットによって示されるように、タスク命令TSK₁、TSK₂、およびTSK₃を順次発行し得る。

たとえば、タスク命令TSK₁は読取り電流を感知することを意味し得、タスク命令TSK₂およびTSK₃はそれぞれ対応するデータをページバッファに転送することを意味し得る。

この場合、ストレージユニット122に記憶されているタスク命令セットを更新することによって、発行されるタスク命令の順序を容易に調整することができる。たとえば、図4は、更新されたスケジューリングアルゴリズムによる動作命令INS₁に対応する内部ストレージユニット122に記憶されたタスク命令セットを示している。図4において、マイクロコントローラ120が動作命令INS₁を受信すると、マイクロコントローラ120は、内部ストレージユニット122に記憶されたタスク命令セットによって示されるように、タスク命令TSK₂、TSK₁、TSK₃、およびTSK₄を順次発行する。

すなわち、ストレージユニット122に記憶されたタスク命令セットを所望のスケジューリングアルゴリズムに従って更新することによって、タスク命令および実行されるタスク命令の順序を容易に変更することができる。したがって、スケジューリングアルゴリズムは、メモリ制御システム100の開発中に更新することができ、それによって柔軟性が向上する。

さらに、いくつかの実施形態では、シーケンス処理ユニット130はまた、メモリインターフェース回路110に直接結合することができる。この場合、メモリ制御システム100のテストモードにおいて、メモリインターフェース回路110は、メモリデバイス100に直接アクセスするためにシーケンス処理ユニット130を制御することができる。この機能は、メモリ制御システム100の開発段階で有用であり得る。たとえば、マイクロコントローラ120がスタックしている場合、メモリインターフェース回路110は、デバッグのための問題を見つけるために、マイクロコントローラ120をバイパスし、シーケンス処理ユニット130を直接制御することができる。また、この機能は、新しいアルゴリズムをテストするときに便利であり得る。

図5は、本発明の一実施形態による、メモリ制御システム100を動作するための方法200を示す図である。方法200は、ステップS210からS270を含む。
S210:メモリインターフェース回路110は、メモリ動作コマンドOC1に従って、複数の動作命令INS₁からINS_Xを生成する。
S220:マイクロコントローラ120は、複数の動作命令INS₁からINS_Xを受信する。
S230:マイクロコントローラ120は、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令TSK₁からTSK_Yを発行する。
S240:シーケンス処理ユニット130は、あらかじめ定められたプロトコルを通じて複数のタスク命令TSK₁からTSK_Yを受信する。
S250:シーケンス処理ユニット130は、有限状態マシンFSM1およびFSM2を用いて、タスク命令TSK₁からTSK_Yに従ってメモリデバイスM1の回路を制御する。
S260:タスク命令TSK₁からTSK_Yの送信順序を変更するために、マイクロコントローラ120のスケジューリングアルゴリズムを更新する。
S270:メモリ制御システム100のテストモードにおいて、メモリインターフェース回路110は、メモリデバイスM1に直接アクセスするためにシーケンス処理ユニット120を制御する。

いくつかの実施形態では、メモリインターフェース回路110およびマイクロコントローラ120は、標準バスプロトコルを通じて通信し得、マイクロコントローラ120およびシーケンス処理ユニット130は、特別に定義された通信プロトコルを通じて通信し得る。たとえば、ステップS230およびS240において、シーケンス処理ユニット130は、図2に示されるタイミング図に従うことによって、タスク命令TSK₁からTSK_Yを受信し得る。しかしながら、いくつかの他の実施形態では、マイクロコントローラ120およびシーケンス処理ユニット130は、システム要件に従って他のプロトコルと通信し得る。

要約すると、メモリ制御システムおよびメモリ制御システムを動作するための方法は、メモリ制御システムのシーケンス処理ユニットを用いてメモリデバイスを制御することができる。シーケンス処理ユニットは有限状態マシンベースであるため、メモリデバイスの制御は、より高い利用率とより高いパフォーマンスで簡素化することができる。さらに、メモリ制御システムもタスクをスケジューリングするためにマイクロコントローラを採用するため、マイクロコントローラの内部ストレージユニットに記憶されている命令セットを更新することによってスケジューリングアルゴリズムを柔軟に更新することができ、開発効率が向上する。

当業者は、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更が行われ得ることを容易に観察するであろう。したがって、上記の開示は、添付の請求項の境界および範囲によってのみ制限されると解釈されるべきである。

100 メモリ制御システム
100 メモリデバイス
110 メモリインターフェース回路
120 マイクロコントローラ
122 内部ストレージユニット
130 シーケンス処理ユニット
200 方法

Claims

メモリ制御システムであって、
動作命令を生成するために、ホストからメモリ動作コマンドを受信することと、前記メモリ動作コマンドをデコードすることとを行うように構成されるメモリインターフェース回路と、
前記メモリインターフェース回路に結合され、前記動作命令を受信することと、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を生成することとを行うように構成されるマイクロコントローラと、
前記マイクロコントローラに結合されたシーケンス処理ユニットであって、少なくとも1つの有限状態マシンを備え、前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信することと、前記少なくとも1つの有限状態マシンを用いて、前記複数のタスク命令に従ってメモリデバイスの複数の回路を制御することとを行うように構成される、シーケンス処理ユニットと
を備え、
前記メモリ制御システムのテストモードにおいて、前記メモリインターフェース回路が、前記メモリデバイスにアクセスするために前記シーケンス処理ユニットを制御し、
前記マイクロコントローラが、前記複数のタスク命令の送信順序を変更するために、前記スケジューリングアルゴリズムを更新するようにさらに構成され、
前記マイクロコントローラが、ストレージユニットを備え、前記ストレージユニットは、前記スケジューリングアルゴリズムに従って割り当てられた送信順序に対応した前記ストレージユニット内の位置に前記複数のタスク命令を記憶し、
前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信することは、前記ストレージユニットに記憶された複数のタスク命令を受信することを含む、メモリ制御システム。
前記メモリインターフェース回路と前記マイクロコントローラが、標準バスプロトコルを通じて通信することを特徴とする、請求項1に記載のメモリ制御システム。
前記シーケンス処理ユニットが、負荷ピンと動作命令ピンとをさらに備え、
前記シーケンス処理ユニットが、前記負荷ピンの電圧が前記マイクロコントローラによって上げられたときに、タスク命令を受信することを特徴とする、請求項1に記載のメモリ制御システム。
前記シーケンス処理ユニットが、完了ピンをさらに備え、
前記タスク命令が実行されると、前記シーケンス処理ユニットが、前記マイクロコントローラに通知するために前記完了ピンの電圧を上げることを特徴とする、請求項3に記載のメモリ制御システム。
前記メモリデバイスが不揮発性メモリ(NVM)であることを特徴とする、請求項1に記載のメモリ制御システム。
前記メモリデバイスの前記複数の回路が、チャージポンプ、パワーレギュレータ、アドレスデコーダ、および/またはセンスアンプを備えることを特徴とする、請求項1に記載のメモリ制御システム。
前記シーケンス処理ユニットが、前記メモリインターフェース回路にさらに結合されることを特徴とする、請求項1に記載のメモリ制御システム。
前記シーケンス処理ユニットが複数の有限状態マシンを備えることを特徴とする、請求項1に記載のメモリ制御システム。
前記複数の有限状態マシンがそれぞれ異なる回路に結合されることを特徴とする、請求項8に記載のメモリ制御システム。
メモリ装置であって、
メモリデバイスと、
動作命令を生成するために、ホストからメモリ動作コマンドを受信することと、前記メモリ動作コマンドをデコードすることとを行うように構成されるメモリインターフェース回路と、
前記メモリインターフェース回路に結合され、前記動作命令を受信することと、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を生成することとを行うように構成されるマイクロコントローラと、
前記マイクロコントローラに結合されたシーケンス処理ユニットであって、少なくとも1つの有限状態マシンを備え、前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信することと、前記少なくとも1つの有限状態マシンを用いて、前記複数のタスク命令に従ってメモリデバイスの複数の回路を制御することとを行うように構成される、シーケンス処理ユニットと
を備え、
前記メモリ装置のテストモードにおいて、前記メモリインターフェース回路が、前記メモリデバイスにアクセスするために前記シーケンス処理ユニットを制御し、
前記マイクロコントローラが、前記複数のタスク命令の送信順序を変更するために、前記スケジューリングアルゴリズムを更新するようにさらに構成され、
前記マイクロコントローラが、ストレージユニットを備え、前記ストレージユニットは、前記スケジューリングアルゴリズムに従って割り当てられた送信順序に対応した前記ストレージユニット内の位置に前記複数のタスク命令を記憶し、
前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信することは、前記ストレージユニットに記憶された複数のタスク命令を受信することを含む、メモリ装置。
メモリ制御システムを動作するための方法であって、前記メモリ制御システムが、メモリインターフェース回路と、マイクロコントローラと、少なくとも1つの有限状態マシンを備えるシーケンス処理ユニットとを備え、
前記メモリインターフェース回路が、動作命令を生成するために、ホストから受信したメモリ動作コマンドをデコードするステップと、
前記マイクロコントローラが、動作命令を受信するステップと、
前記マイクロコントローラが、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を発行するステップと、
前記シーケンス処理ユニットが、前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信するステップと、
前記シーケンス処理ユニットが、前記少なくとも1つの有限状態マシンを用いて、前記複数のタスク命令に従ってメモリデバイスの複数の回路を制御するステップと、
前記マイクロコントローラが、前記複数のタスク命令の送信順序を変更するために、前記マイクロコントローラの前記スケジューリングアルゴリズムを更新するステップと
を備え、
前記メモリ制御システムのテストモードにおいて、前記メモリインターフェース回路が、前記メモリデバイスにアクセスするために前記シーケンス処理ユニットを制御し、
前記マイクロコントローラが、ストレージユニットを備え、前記ストレージユニットは、前記スケジューリングアルゴリズムに従って割り当てられた送信順序に対応した前記ストレージユニット内の位置に前記複数のタスク命令を記憶し、
前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信するステップは、前記ストレージユニットに記憶された複数のタスク命令を受信するステップを含む、方法。
前記メモリインターフェース回路と前記マイクロコントローラが、標準バスプロトコルを通じて通信することを特徴とする、請求項11に記載の方法。
前記シーケンス処理ユニットが、負荷ピンと動作命令ピンとをさらに備え、前記方法が、
前記マイクロコントローラが前記負荷ピンの電圧を上げるステップと、
前記シーケンス処理ユニットが、前記負荷ピンの前記電圧が上げられたときに、タスク命令を受信するステップと
をさらに備えることを特徴とする、請求項11に記載の方法。
前記シーケンス処理ユニットが、完了ピンをさらに備え、前記方法が、
前記タスク命令が実行されると、前記シーケンス処理ユニットが、前記マイクロコントローラに通知するために前記完了ピンの電圧を上げるステップをさらに備えることを特徴とする、請求項13に記載の方法。
前記メモリデバイスの前記複数の回路が、チャージポンプ、パワーレギュレータ、アドレスデコーダ、および/またはセンスアンプを備えることを特徴とする、請求項11に記載の方法。