CN112925728A - 具有序列处理单元的存储器控制系统 - Google Patents

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Abstract

一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。

Description

具有序列处理单元的存储器控制系统
本申请是申请日为2019年5月5日、申请号为201980000831.X、名称为“具有序列处理单元的存储器控制系统”的发明专利申请的分案申请。
技术领域
本发明涉及一种存储器控制系统，并且更具体而言，涉及一种具有序列处理单元的存储器控制系统。
背景技术
由于诸如程序操作和读取操作的存储器操作通常涉及复杂的信号控制和地址解码，因此通常通过内部存储器控制架构来访问存储器。传统的存储器控制架构通常基于微控制器来处理复杂的控制，例如，对电荷泵、功率调节器、地址解码器和读出放大器的控制。
然而，由于常规处理过程，例如，微控制器所需的读取、解码和执行周期，资源利用率和微控制器的性能都相当低。此外，由于存储器控制的开发基于不直观可读的操作指令，因此难以维护或更新。
发明内容
本发明的一个实施例公开了一种存储器控制系统。所述存储器控制系统包括存储器接口电路、微控制器和序列处理单元。
所述存储器接口电路接收存储器操作命令并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令，并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器，并且包括至少一个有限状态机。所述序列处理单元通过预定协议接收多个任务指令，并且利用所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
本发明的另一个实施例公开了一种用于操作存储器控制系统的方法。所述存储器控制系统包括存储器接口电路、微控制器和序列处理单元。所述序列处理单元包括至少一个有限状态机。
所述方法包括：所述存储器接口电路根据所述存储器操作命令来生成多个操作指令，所述微控制器接收所述多个操作指令，所述微控制器通过预定协议根据调度算法来发出多个任务指令，所述序列处理单元通过预定协议接收多个任务指令，并且所述序列处理单元利用所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
对本领域普通技术人员而言，在阅读了在各个附图和绘图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将变得显而易见。
附图说明
图1示出了根据本发明的一个实施例的存储器控制系统。
图2示出了微控制器与序列处理单元之间的通信的时序图。
图3示出了根据一种调度算法的存储在内部存储单元中的任务指令集。
图4示出了根据另一调度算法的存储在内部存储单元中的任务指令集。
图5示出了根据本发明的一个实施例的用于操作图1中的存储器控制系统的方法。
具体实施方式
图1示出了根据本发明的一个实施例的存储器控制系统100。存储器控制系统100包括存储器接口电路110、微控制器120和序列处理单元130。在图1中，存储器控制系统100可用于辅助主机H1访问存储器件M1，因此主机H1可以通过简单的操作来控制存储器件M1。在一些实施例中，存储器接口电路110、微控制器120和序列处理单元130可以设置在同一芯片中。
存储器接口电路110可以接收存储器操作命令OC1。在一些实施例中，存储器操作命令OC1可以是由主机H1(例如计算机系统的中央处理单元)生成的用于控制存储器件M1的相对高层的命令。存储器接口电路110可对所述存储器操作命令OC1进行解码并且生成多个操作指令INS1至INSX，以根据存储器操作命令OC1来触发微控制器120，其中，X是正整数。
在一些实施例中，存储器接口电路110和微控制器120可以通过标准总线协议进行通信，例如但不限于，系统管理总线或集成电路总线。在这种情况下，存储器接口电路110可通过重整存储器操作命令OC1以符合所使用的总线协议来生成操作指令INS1至INSX。
所述微控制器120被耦合到所述存储器接口电路110。所述微控制器120可以接收所述多个操作指示INS1至INSX，并根据所述调度算法来生成多个任务指令TSK1至TSKY，其中，Y是正整数。
序列处理单元130被耦合到微控制器120，并且包括有限状态机FSM1和FSM2。序列处理单元130可以接收任务指令TSK1至TSKY，并且利用有限状态机FSM1和FSM2来根据任务指令TSK1至TSKY控制存储器件M1的电路。
在一些实施例中，微控制器120和序列处理单元130可以通过预定协议进行通信。例如，序列处理单元130还可以包括负载引脚PINLD、操作指令引脚PININS和完成引脚PINCM。图2示出了微控制器120与序列处理单元130之间的通信的时序图。
在图2中，微控制器120可以提高负载引脚PINLD的电压，以指示即将到来的任务指令TSK1是有效的。因此，当微控制器120将负载引脚PINLD的电压拉高时，序列处理单元130将接收任务指令TSK1。
此外，在己经执行了任务指令TSK1之后，序列处理单元130可以提高完成引脚PINCM的电压以通知微控制器120。然而，在一些其他实施例中，微控制器120和序列处理单元130可以根据系统要求利用不同的方案和/或不同的引脚进行通信。
在一些实施例中，序列处理单元130可以控制存储器件M1的电路，例如用于提供所需字线电压的功率调节器，用于选择目标存储器单元的地址解码器，和/或用于感测读取电流的读出放大器。此外，在一些实施例中，存储器件M1可以是非易失性存储器(NVM)。由于非易失性存储器可能需要用于编程操作的高编程电压，因此序列处理单元130还可以控制电荷泵以提供高的程序电压。
另外，在一些实施例中，序列处理单元130可以使用不同的有限状态机来处理不同类型的电路。例如，有限状态机FSM1可以用于控制与核心电压有关的电路，而有限状态机FSM2可以用于控制与页面缓存器有关的电路。然而，在一些其他实施例中，序列处理单元130可以包括更多或更少的有限状态机，用于根据系统要求来控制存储器件100的电路。
由于序列处理单元130可以用有限状态机FSM1和FSM2来控制存储器件M1，因而能够以更直接的方式执行控制操作，而无需现有技术中使用的微控制器所需的冗余例程操作。因此，可以提高资源利用率和序列处理单元130的性能。
虽然序列处理单元130可以直接控制存储器件100的电路，但是微控制器120可以控制由序列处理单元130执行的任务的调度。也就是说，微控制器120可以根据调度算法以期望的顺序分配任务指令TSK1至TSKY。在一些实施例中，任务指令可以作为具有期望的顺序的集合而存储在微控制器120的内部存储单元122中，并且微控制器120能够以与从存储器接口电路110发送的操作指令相对应的预定顺序发出任务指令。
图3示出了根据调度算法的与操作指令INS1相对应的存储在内部存储单元122中的任务指令集。在图3中，当微控制器120接收到操作指令INS1时，微控制器120可以顺序地发出任务指令TSK1、TSK2和TSK3，如由存储在内部存储单元122中的任务指令集所指示。
例如，任务指令TSK1可能意味着要感测所述读出电流，并且任务指令TSK2和TSK3可能意味着要分别传输页面缓存器中对应的数据。
在这种情况下，通过更新存储在存储单元122中的任务指令集，可以容易地调整要发出的任务指令的顺序。例如，图4示出了根据经更新的调度算法与操作指令INS1相对应的存储在内部存储单元122中的任务指令集。在图4中，当微控制器120接收到操作指令INS1时，微控制器120将顺序地发出任务指令TSK2、TSK1、TSK3和TSK4，如由存储在内部存储单元122中的任务指令集所指示。
也就是说，通过根据期望的调度算法更新存储在存储单元122中的任务指令集，可以容易地改变任务指令和要执行的任务指令的顺序。因此，可以在存储器控制系统100的开发期间更新调度算法，从而提高灵活性。
此外，在一些实施例中，序列处理单元130还可以直接耦合到存储器接口电路110。在这种情况下，存储器接口电路110可以控制序列处理单元130直接在存储器控制系统100的测试模式下访问存储器件100。该功能在存储器控制系统100的开发阶段期间可以是有用的。例如，当微控制器120被卡住时，存储器接口电路110可以绕过微控制器120并直接控制序列处理单元130来定位问题以进行调试。此外，在测试新算法时，此功能可以是方便的。
图5示出了根据本发明的一个实施例的用于操作存储器控制系统100的方法200。方法200包括步骤S210至S270。
S210：存储器接口电路110根据存储器操作命令OC1来生成多个操作指令INS1至INSX；
S220：微控制器120接收所述多个操作指令INS1至INSX；
S230：微控制器120通过预定协议根据调度算法来发出多个任务指令TSK1至TSKY；
S240：序列处理单元130通过所述预定协议接收所述多个任务指令TSK1至TSKY；
S250：序列处理单元130利用有限状态机FSM1和FSM2根据任务指令TSK1至TSKY来控制存储器件M1的电路；
S260：更新微控制器120的调度算法，以改变任务指令TSK1到TSKY的传输顺序；并且
S270：在存储器控制系统100的测试模式中，存储器接口电路110控制序列处理单元120直接访问存储器件M1。
在一些实施例中，存储器接口电路110和微控制器120可以通过标准总线协议进行通信，而微控制器120和序列处理单元130可以通过专门定义的通信协议进行通信。例如，在步骤S230和S240中，序列处理单元130可以通过遵循图2中所示的时序图来接收任务指令TSK1至TSKY。然而，在一些其他实施例中，微控制器120和序列处理单元130可以根据系统要求利用其他协议进行通信。
总之，存储器控制系统和用于操作存储器控制系统的方法可以利用存储器控制系统的序列处理单元来控制存储器件。由于序列处理单元是基于有限状态机的，因此可以利用更高的利用率和更高的性能来简化对存储器件的控制。此外，由于存储器控制系统还采用微控制器来调度任务，因此可以通过更新存储在微控制器的内部存储单元中的指令集来灵活地更新调度算法，从而提高开发效率。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对装置和方法进行多种修改和改变。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (19)

1.一种存储器控制系统，包括：
存储器接口电路，其被配置为从主机接收存储器操作命令并且对所述存储器操作命令进行解码来生成操作指令；
微控制器，其被耦合到所述存储器接口电路，并且被配置为接收操作指令并且通过预定协议根据调度算法来生成任务指令；以及
序列处理单元，其被耦合到所述微控制器并且包括至少一个有限状态机，并且被配置为通过所述预定协议接收所述多个任务指令并且利用所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路，其中，在所述存储器控制系统的测试模式中，所述存储器接口电路控制所述序列处理单元访问所述存储器件。
2.根据权利要求1所述的存储器控制系统，其特征在于，
所述存储器接口电路和所述微控制器通过标准总线协议进行通信。
3.根据权利要求1所述的存储器控制系统，其特征在于，
所述序列处理单元还包括负载引脚和操作指令引脚；并且
当由所述微控制器将所述负载引脚的电压拉高时，所述序列处理单元接收任务指令。
4.根据权利要求3所述的存储器控制系统，其特征在于，
所述序列处理单元还包括完成引脚；并且
当己经执行了所述任务指令时，所述序列处理单元将所述完成引脚的电压升高，以通知所述微控制器。
5.根据权利要求1所述的存储器控制系统，其特征在于，所述存储器件是非易失性存储器(NVM)。
6.根据权利要求1所述的存储器控制系统，其特征在于，
所述存储器件的所述多个电路包括电荷泵、功率调节器、地址译码器、和/或感测放大器。
7.根据权利要求1所述的存储器控制系统，其特征在于，
所述微控制器还被配置为更新所述调度算法以改变所述多个任务指令的顺序。
8.根据权利要求1所述的存储器控制系统，其特征在于，
所述序列处理单元还被耦合到所述存储器接口电路。
9.根据权利要求1所述的存储器控制系统，其特征在于，所述序列处理单元包括多个有限状态机。
10.根据权利要求9所述的存储器控制系统，其特征在于，所述多个有限状态机各自耦合到不同的电路。
11.一种存储装置，包括：
存储器件；以及
存储器控制系统，其控制所述存储器件，所述存储器控制系统包括：
存储器接口电路，其被配置为从主机接收存储器操作命令并且对所述存储器操作命令进行解码来生成操作指令；
微控制器，其被耦合到所述存储器接口电路，并且被配置为接收操作指令并且通过预定协议根据调度算法来生成任务指令；以及
序列处理单元，其被耦合到所述微控制器并且包括至少一个有限状态机，并且被配置为通过所述预定协议接收所述多个任务指令并且利用所述至少一个有限状态机根据所述多个任务指令来控制所述存储器件的多个电路，其中，在所述存储器控制系统的测试模式中，所述存储器接口电路控制所述序列处理单元来直接访问所述存储器件。
12.一种存储器控制系统，包括：
存储器接口电路，其被配置为从主机接收存储器操作命令并且对所述存储器操作命令进行解码来生成操作指令；以及
序列处理单元，其被耦合到所述存储器接口电路和存储器件，并且包括至少一个有限状态机，其中，所述序列处理单元被配置为接收所述操作指令，以及基于所述操作指令利用所述有限状态机来访问所述存储器件。
13.一种存储器控制系统，包括：
存储器接口电路，其被配置为从主机接收存储器操作命令并且对所述存储器操作命令进行解码来生成操作指令；
微控制器，其被耦合到所述存储器接口电路，并且被配置为接收操作指令并且通过预定协议根据调度算法来生成任务指令；以及
有限状态机，其被耦合到所述微控制器，并且被配置为根据所述多个任务指令来控制存储器件。
14.一种存储器控制系统的操作方法，所述存储器控制系统包括存储器接口电路、微控制器和序列处理单元，其中，所述序列处理单元包括至少一个有限状态机，所述方法包括：
所述存储器接口电路对从主机接收的存储器操作命令进行解码来生成操作指令；
所述微控制器接收操作指令；
所述微控制器通过预定协议根据调度算法来发出任务指令；
所述序列处理单元通过所述预定协议接收所述多个任务指令；并且
所述序列处理单元利用所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路，其中，在所述存储器控制系统的测试模式中，所述存储器接口电路控制所述序列处理单元来直接访问所述存储器件。
15.根据权利要求14所述的方法，其特征在于，
所述存储器接口电路和所述微控制器通过标准总线协议进行通信。
16.根据权利要求14所述的方法，其特征在于，所述序列处理单元还包括负载引脚和操作指令引脚，并且所述方法还包括：
所述微控制器升高所述负载引脚的电压；并且
当所述负载引脚的电压被拉高时，所述序列处理单元接收任务指令。
17.根据权利要求16所述的方法，其特征在于，所述序列处理单元还包括完成引脚，并且所述方法还包括：
当己经执行了所述任务指令时，所述序列处理单元将所述完成引脚的电压升高，以通知所述微控制器。
18.根据权利要求14所述的方法，其特征在于，
所述存储器件的所述多个电路包括电荷泵、功率调节器、地址译码器、和/或感测放大器。
19.根据权利要求14所述的方法，其特征在于还包括：
更新所述微控制器的所述调度算法以改变所述多个任务指令的顺序。
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TW (1) TWI716909B (zh)
WO (1) WO2020223849A1 (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918242A (en) * 1994-03-14 1999-06-29 International Business Machines Corporation General-purpose customizable memory controller
JP2000105734A (ja) * 1998-07-29 2000-04-11 Fujitsu Ltd メモリ制御方法、メモリ装置及びコントローラ
CN1359490A (zh) * 1999-06-25 2002-07-17 艾利森电话股份有限公司 处理数据的设备及其相应的方法
CN1740959A (zh) * 2004-08-16 2006-03-01 赛芬半导体有限公司 由微控制器控制的非易失性存储器设备
CN101014942A (zh) * 2004-09-22 2007-08-08 英特尔公司 使用高级主机控制器接口来传送数据的方法和仪器
US20070226476A1 (en) * 2006-03-02 2007-09-27 Cohen Daniel S Firmware extendable commands for a microcontroller based flash memory digital controller
CN101082852A (zh) * 2006-05-29 2007-12-05 联阳半导体股份有限公司 用于存储器的控制装置及控制方法
US20100268922A1 (en) * 2003-02-18 2010-10-21 Christopher Joseph Daffron Processor that utilizes re-configurable logic to construct persistent finite state machines from machine instruction sequences
US20130019130A1 (en) * 2011-07-15 2013-01-17 Synopsys Inc. Testing electronic memories based on fault and test algorithm periodicity
CN103995686A (zh) * 2013-02-15 2014-08-20 Lsi公司 使用与低级可编程定序器结合的通用可编程处理器的非易失性存储器通道控制
CN106155586A (zh) * 2016-05-31 2016-11-23 华为技术有限公司 一种存储方法、服务器及存储控制器
US20170102884A1 (en) * 2015-10-08 2017-04-13 Samsung Electronics Co., Ltd. Memory scheduling method and method of operating memory system
CN109062830A (zh) * 2018-08-02 2018-12-21 中国科学院微电子研究所 一种非易失性存储器的控制系统
US20190079578A1 (en) * 2017-03-06 2019-03-14 Sonics, Inc. Sequencer-based protocol adapter

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231145A (ja) * 1988-03-11 1989-09-14 Nec Corp 情報処理装置
US5163016A (en) * 1990-03-06 1992-11-10 At&T Bell Laboratories Analytical development and verification of control-intensive systems
US6832305B2 (en) * 2001-03-14 2004-12-14 Samsung Electronics Co., Ltd. Method and apparatus for executing coprocessor instructions
JP4630643B2 (ja) 2004-11-18 2011-02-09 株式会社メガチップス 半導体メモリおよび半導体メモリのテスト方法
ITMI20050063A1 (it) * 2005-01-20 2006-07-21 Atmel Corp Metodo e sistema per la gestione di una richiesta di sospensione in una memoria flash
US8914618B2 (en) * 2005-12-29 2014-12-16 Intel Corporation Instruction set architecture-based inter-sequencer communications with a heterogeneous resource
US7636813B2 (en) * 2006-05-22 2009-12-22 International Business Machines Corporation Systems and methods for providing remote pre-fetch buffers
WO2008084681A1 (ja) * 2006-12-25 2008-07-17 Panasonic Corporation メモリ制御装置、メモリ装置およびメモリ制御方法
US8520571B2 (en) * 2008-03-26 2013-08-27 Qualcomm Incorporated Reconfigurable wireless modem sub-circuits to implement multiple air interface standards
US8078848B2 (en) * 2009-01-09 2011-12-13 Micron Technology, Inc. Memory controller having front end and back end channels for modifying commands
US9141831B2 (en) * 2010-07-08 2015-09-22 Texas Instruments Incorporated Scheduler, security context cache, packet processor, and authentication, encryption modules
US9009540B2 (en) 2012-12-05 2015-04-14 Intel Corporation Memory subsystem command bus stress testing
US9141291B2 (en) 2013-11-26 2015-09-22 Sandisk Technologies Inc. Adaptive context disbursement for improved performance in non-volatile memory systems
US9266123B2 (en) * 2013-12-05 2016-02-23 Exxonmobil Research And Engineering Company Integrated cyclone assembly
US20160179388A1 (en) * 2014-12-18 2016-06-23 CNEXLABS, Inc. Method and apparatus for providing programmable nvm interface using sequencers
US10083722B2 (en) 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
WO2019044061A1 (ja) 2017-09-01 2019-03-07 ソニー株式会社 メモリの電源電圧を動的に制御するメモリコントローラ
CN107978337B (zh) * 2017-12-21 2020-12-04 上海华力微电子有限公司 适用于随机存储器自动测试的高速电路结构及其测试方法
CN108829002B (zh) * 2018-06-26 2021-05-11 南京航空航天大学 一种基于can总线协议的mmc控制系统状态机的控制方法
CN109271108B (zh) * 2018-09-03 2021-11-30 青岛镕铭半导体有限公司 一种存储器控制装置及数据存储设备

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918242A (en) * 1994-03-14 1999-06-29 International Business Machines Corporation General-purpose customizable memory controller
JP2000105734A (ja) * 1998-07-29 2000-04-11 Fujitsu Ltd メモリ制御方法、メモリ装置及びコントローラ
CN1359490A (zh) * 1999-06-25 2002-07-17 艾利森电话股份有限公司 处理数据的设备及其相应的方法
US20100268922A1 (en) * 2003-02-18 2010-10-21 Christopher Joseph Daffron Processor that utilizes re-configurable logic to construct persistent finite state machines from machine instruction sequences
CN1740959A (zh) * 2004-08-16 2006-03-01 赛芬半导体有限公司 由微控制器控制的非易失性存储器设备
CN101014942A (zh) * 2004-09-22 2007-08-08 英特尔公司 使用高级主机控制器接口来传送数据的方法和仪器
CN101395585A (zh) * 2006-03-02 2009-03-25 爱特梅尔公司 用于基于微控制器的快闪存储器数字控制器的固件可扩展命令
US20070226476A1 (en) * 2006-03-02 2007-09-27 Cohen Daniel S Firmware extendable commands for a microcontroller based flash memory digital controller
CN101082852A (zh) * 2006-05-29 2007-12-05 联阳半导体股份有限公司 用于存储器的控制装置及控制方法
US20130019130A1 (en) * 2011-07-15 2013-01-17 Synopsys Inc. Testing electronic memories based on fault and test algorithm periodicity
CN103995686A (zh) * 2013-02-15 2014-08-20 Lsi公司 使用与低级可编程定序器结合的通用可编程处理器的非易失性存储器通道控制
US20140237162A1 (en) * 2013-02-15 2014-08-21 Lsi Corporation Non-volatile memory channel control using a general purpose programmable processor in combination with a low level programmable sequencer
US20170102884A1 (en) * 2015-10-08 2017-04-13 Samsung Electronics Co., Ltd. Memory scheduling method and method of operating memory system
CN106155586A (zh) * 2016-05-31 2016-11-23 华为技术有限公司 一种存储方法、服务器及存储控制器
US20190079578A1 (en) * 2017-03-06 2019-03-14 Sonics, Inc. Sequencer-based protocol adapter
CN109062830A (zh) * 2018-08-02 2018-12-21 中国科学院微电子研究所 一种非易失性存储器的控制系统

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