JP2022522444A - シーケンス処理ユニットを備えたメモリ制御システム - Google Patents
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- 238000012545 processing Methods 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 claims description 18
- 238000012360 testing method Methods 0.000 claims description 5
- 238000011161 development Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000011022 operating instruction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Abstract
Description
S210:メモリインターフェース回路110は、メモリ動作コマンドOC1に従って、複数の動作命令INS1からINSXを生成する。
S220:マイクロコントローラ120は、複数の動作命令INS1からINSXを受信する。
S230:マイクロコントローラ120は、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令TSK1からTSKYを発行する。
S240:シーケンス処理ユニット130は、あらかじめ定められたプロトコルを通じて複数のタスク命令TSK1からTSKYを受信する。
S250:シーケンス処理ユニット130は、有限状態マシンFSM1およびFSM2を用いて、タスク命令TSK1からTSKYに従ってメモリデバイスM1の回路を制御する。
S260:タスク命令TSK1からTSKYの送信順序を変更するために、マイクロコントローラ120のスケジューリングアルゴリズムを更新する。
S270:メモリ制御システム100のテストモードにおいて、メモリインターフェース回路110は、メモリデバイスM1に直接アクセスするためにシーケンス処理ユニット120を制御する。
100 メモリデバイス
110 メモリインターフェース回路
120 マイクロコントローラ
122 内部ストレージユニット
130 シーケンス処理ユニット
200 方法
Claims (16)
- メモリ制御システムであって、
メモリ動作コマンドを受信することと、前記メモリ動作コマンドに従って複数の動作命令を生成することとを行うように構成されるメモリインターフェース回路と、
前記メモリインターフェース回路に結合され、前記複数の動作命令を受信し、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を生成するように構成されるマイクロコントローラと、
前記マイクロコントローラに結合されたシーケンス処理ユニットであって、少なくとも1つの有限状態マシンを備え、前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信することと、前記少なくとも1つの有限状態マシンを用いて、前記複数のタスク命令に従ってメモリデバイスの複数の回路を制御することとを行うように構成される、シーケンス処理ユニットと
を備える、メモリ制御システム。 - 前記メモリインターフェース回路と前記マイクロコントローラが、標準バスプロトコルを通じて通信する、請求項1に記載のメモリ制御システム。
- 前記シーケンス処理ユニットが、負荷ピンと動作命令ピンとをさらに備え、
前記シーケンス処理ユニットが、前記負荷ピンの電圧が前記マイクロコントローラによって高く引き上げられたときに、タスク命令を受信する、請求項1に記載のメモリ制御システム。 - 前記シーケンス処理ユニットが、完了ピンをさらに備え、
前記タスク命令が実行されると、前記シーケンス処理ユニットが、前記マイクロコントローラに通知するために前記完了ピンの電圧を上げる、請求項3に記載のメモリ制御システム。 - 前記メモリデバイスが不揮発性メモリ(NVM)である、請求項1に記載のメモリ制御システム。
- 前記メモリデバイスの前記複数の回路が、チャージポンプ、パワーレギュレータ、アドレスデコーダ、および/またはセンスアンプを備える、請求項1に記載のメモリ制御システム。
- 前記マイクロコントローラが、前記複数のタスク命令の順序を変更するために、前記スケジューリングアルゴリズムを更新するようにさらに構成される、請求項1に記載のメモリ制御システム。
- 前記シーケンス処理ユニットが、前記メモリインターフェース回路にさらに結合され、
前記メモリ制御システムのテストモードにおいて、前記メモリインターフェース回路が、前記メモリデバイスに直接アクセスするために前記シーケンス処理ユニットを制御する、請求項1に記載のメモリ制御システム。 - 前記メモリインターフェース回路、前記マイクロコントローラ、および前記シーケンス処理ユニットが、同じチップ内に配置される、請求項1に記載のメモリ制御システム。
- メモリ制御システムを動作するための方法であって、前記メモリ制御システムが、メモリインターフェース回路、マイクロコントローラ、および少なくとも1つの有限状態マシンを備えるシーケンス処理ユニットを備え、
前記メモリインターフェース回路が、メモリ動作コマンドに従って複数の動作命令を生成するステップと、
前記マイクロコントローラが、前記複数の動作命令を受信するステップと、
前記マイクロコントローラが、あらかじめ定められたプロトコルを通じてスケジューリングアルゴリズムに従って複数のタスク命令を発行するステップと、
前記シーケンス処理ユニットが、前記あらかじめ定められたプロトコルを通じて前記複数のタスク命令を受信するステップと、
前記シーケンス処理ユニットが、前記少なくとも1つの有限状態マシンを用いて、前記複数のタスク命令に従ってメモリデバイスの複数の回路を制御するステップと、
を備える、方法。 - 前記メモリインターフェース回路と前記マイクロコントローラが、標準バスプロトコルを通じて通信する、請求項10に記載の方法。
- 前記シーケンス処理ユニットが、負荷ピンと動作命令ピンとをさらに備え、前記方法が、
前記マイクロコントローラが前記負荷ピンの電圧を上げるステップと、
前記シーケンス処理ユニットが、前記負荷ピンの前記電圧が高く引き上げられたときに、タスク命令を受信するステップと
をさらに備える、請求項10に記載の方法。 - 前記シーケンス処理ユニットが、完了ピンをさらに備え、前記方法が、
前記タスク命令が実行されると、前記シーケンス処理ユニットが、前記マイクロコントローラに通知するために前記完了ピンの電圧を上げるステップをさらに備える、請求項12に記載の方法。 - 前記メモリデバイスの前記複数の回路が、チャージポンプ、パワーレギュレータ、アドレスデコーダ、および/またはセンスアンプを備える、請求項10に記載の方法。
- 前記複数のタスク命令の順序を変更するために、前記マイクロコントローラの前記スケジューリングアルゴリズムを更新するステップをさらに備える、請求項10に記載の方法。
- 前記メモリ制御システムのテストモードにおいて、前記メモリインターフェース回路が、前記メモリデバイスに直接アクセスするために前記シーケンス処理ユニットを制御するステップをさらに備える、請求項10に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/085504 WO2020223849A1 (en) | 2019-05-05 | 2019-05-05 | Memory control system with a sequence processing unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022522444A true JP2022522444A (ja) | 2022-04-19 |
JP7273176B2 JP7273176B2 (ja) | 2023-05-12 |
Family
ID=68261541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021550040A Active JP7273176B2 (ja) | 2019-05-05 | 2019-05-05 | シーケンス処理ユニットを備えたメモリ制御システム |
Country Status (7)
Country | Link |
---|---|
US (1) | US20200348932A1 (ja) |
EP (1) | EP3891594B1 (ja) |
JP (1) | JP7273176B2 (ja) |
KR (1) | KR20210108466A (ja) |
CN (2) | CN112925728A (ja) |
TW (1) | TWI716909B (ja) |
WO (1) | WO2020223849A1 (ja) |
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- 2019-05-05 KR KR1020217024190A patent/KR20210108466A/ko not_active Application Discontinuation
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JP7273176B2 (ja) | 2023-05-12 |
TW202042055A (zh) | 2020-11-16 |
WO2020223849A1 (en) | 2020-11-12 |
CN112925728A (zh) | 2021-06-08 |
US20200348932A1 (en) | 2020-11-05 |
EP3891594A4 (en) | 2022-08-10 |
EP3891594A1 (en) | 2021-10-13 |
KR20210108466A (ko) | 2021-09-02 |
EP3891594B1 (en) | 2024-05-15 |
CN110383232B (zh) | 2021-03-23 |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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