WO2019044061A1 - メモリの電源電圧を動的に制御するメモリコントローラ - Google Patents

メモリの電源電圧を動的に制御するメモリコントローラ Download PDF

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power supply
address
supply voltage
control unit
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直大 足立
弘晃 山添
能久 石川
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ソニー株式会社
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    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Definitions

  • the present technology relates to a memory controller. More particularly, the present invention relates to a memory controller that controls a power supply voltage of a memory, a memory system and an information processing system, a processing method thereof, and a program that causes a computer to execute the method.
  • Nonvolatile memories are widely used for memory cards, solid state drives (SSDs), and the like, and further speeding up is required.
  • Non-volatile memory has an upper limit on the number of times of writing and erasing, and it is useful to keep the voltage low to extend its life.
  • non-volatile memory needs to set a voltage high to some extent due to aging. Therefore, for example, in a flash memory, a technology has been proposed in which a voltage is initially applied to a low voltage and a short period, and a voltage is applied to a high voltage and a long period as time passes (see, for example, Patent Document 1).
  • the voltage level and period for the non-volatile memory are adjusted with aging.
  • the area of the non-volatile memory is relatively large as a semiconductor chip, and the influence of the voltage drop due to the wiring resistance varies depending on the power supply terminal and the wiring distance from the charge pump circuit used for internal boosting at the time of writing. Therefore, if the inside of the non-volatile memory is treated as homogeneous, there is a risk that it may deviate from the actual state in the circuit.
  • the present technology has been created in view of such a situation, and has an object of performing power supply voltage control suitable for the internal state of a memory.
  • the present technology has been made to solve the problems described above, and the first aspect of the present technology dynamically changes the power supply voltage of the memory according to the memory interface connected to the memory and the address of the memory.
  • a memory controller comprising a control unit to control, a memory system including the memory controller, and an information processing system. This brings about the effect of dynamically controlling the power supply voltage of the memory according to the address of the memory.
  • a power supply control map for storing a parameter related to the power supply voltage in association with the address of the memory is further provided, and the control unit dynamically controls the power supply voltage of the memory according to the parameter. You may do so. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the parameters stored in the power supply control map.
  • control unit may dynamically control the power supply voltage of the memory in accordance with the address of the memory and the type of access to the memory. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the address of the memory and the type of access to the memory.
  • control unit further includes a power control map for storing a parameter related to a power supply voltage in association with an address of the memory and an access type to the memory, and the control unit May be controlled dynamically. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the parameters stored in the power supply control map.
  • control unit may dynamically control the power supply voltage of the memory in accordance with the address of the memory and the number of times of erasing of the memory. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the address of the memory and the number of erasures of the memory.
  • control unit further includes a power control map for storing a parameter related to a power supply voltage in association with the address of the memory and the number of times of erasing of the memory. May be controlled dynamically. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the parameters stored in the power supply control map.
  • control unit may dynamically control the power supply voltage of the memory according to the address of the memory, the type of access to the memory, and the number of times of erasing of the memory. This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the address of the memory, the type of access to the memory, and the number of times the memory is erased.
  • control unit further includes a power control map for storing a parameter related to a power supply voltage in association with an address of the memory, an access type to the memory, and an erase count of the memory.
  • the power supply voltage of the memory may be controlled dynamically according to This brings about the effect of dynamically controlling the power supply voltage of the memory in accordance with the parameters stored in the power supply control map.
  • the memory includes a plurality of partial memories accessible in parallel
  • the control unit is a power supply voltage determined according to the addresses of the plurality of partial memories accessed in parallel. The highest voltage may be selected to dynamically control the power supply voltage of the memory. This brings about the effect of supplying an appropriate power supply voltage even when a plurality of partial memories operate in parallel.
  • the address of the memory can use at least one of a page address and a block address.
  • a non-volatile memory is assumed as the memory.
  • the memory device further includes an address conversion unit that converts a logical address in an access command to the memory into a physical address of the memory, and the control unit is configured to supply power to the memory according to the physical address.
  • the voltage may be controlled dynamically.
  • the present technology it is possible to achieve an excellent effect that power supply voltage control suitable for the internal state of the memory can be performed.
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • First embodiment example of dynamically controlling the power supply voltage of the memory according to the address of the memory
  • Second embodiment example of control when memory comprises a plurality of memory dies accessible in parallel
  • FIG. 1 is a diagram illustrating an exemplary configuration of an information processing system according to an embodiment of the present technology.
  • the information processing system includes a host computer 100, a memory controller 200, and a memory 300.
  • the memory controller 200 and the memory 300 constitute a memory system 400.
  • the host computer 100 issues a command instructing the memory 300 to perform data read processing and write processing.
  • the host computer 100 includes a processor that executes processing as the host computer 100 and a controller interface for communicating with the memory controller 200.
  • the host computer 100 and the memory controller 200 are connected by a signal line 109.
  • the memory controller 200 performs request control on the memory 300 in accordance with a command from the host computer 100.
  • the memory controller 200 and the memory 300 are connected by a signal line 309.
  • the memory controller 200 hides complicated control on the memory 300 and provides the host computer 100 with a simple access method such as write (read) and read (read) for a logical address.
  • Such a memory controller is incorporated in a general SSD, an embedded Multi Media Card (eMMC), a memory card, and the like.
  • the memory 300 includes a control unit and a memory cell array.
  • the control unit of the memory 300 accesses the memory cell in accordance with a request from the memory controller 200.
  • the memory cell array of the memory 300 is a memory cell array composed of a plurality of memory cells, and stores either a memory cell storing any binary value for each bit or any multivalued value for each plurality of bits. A large number of memory cells are arranged in a two-dimensional form (matrix form).
  • This memory cell array is a non-volatile memory (NVM: Non-Volatile Memory) in which a page having a plurality of byte sizes is used as a read or write access unit and data can be overwritten without erasing.
  • NVM Non-Volatile Memory
  • the NAND flash memory has a plurality of blocks configured by a plurality of pages.
  • writing needs to be performed page by page and erasing needs to be performed block by block.
  • erasing needs to be performed block by block.
  • the basic operation is to temporarily save the data of another page in the block including the page and write the new data to the block together with the new data.
  • the number of times of programming (programming) and erasing (erasing) (hereinafter, referred to as the number of times of erasing or P / E cycle etc.) is also limited.
  • 1-bit cell called SLC (Single Level Cell) approximately 10,000 times
  • 2-bit cell called MLC (Multi-Level Cell) approximately 3,000 times
  • 3-bit cell called TLC (Triple-Level Cell) approximately 300 times It is an extent. Therefore, if only a specific block is repeatedly programmed and erased, only that block will wear out, and a method called wear leveling that uniforms P / E cycles in memory is also generally used. Used.
  • a ferroelectric memory FeRAM
  • MRAM magnetoresistive memory
  • ReRAM resistance change memory
  • CBRAM conductive bridging RAM
  • Phase Change memory Phase Change Memory
  • volatile memory such as DRAM or SRAM may be connected to the memory controller 200 as needed.
  • FIG. 2 is a diagram illustrating an example of a power supply used for the memory system 400 according to the embodiment of this technology.
  • the power supplies assumed here are the core power supply regulator 510, the I / O power supply regulator 520, and the dynamic voltage control regulator 530. These regulators are supplied with a common power supply voltage (for example, 3.3 volts).
  • the core power supply regulator 510 is a circuit that supplies power used inside the memory controller 200.
  • the core power supply regulator 510 converts, for example, a power supply voltage of 3.3 volts into 1.2 volts and supplies it to the memory controller 200.
  • the I / O power supply regulator 520 is a circuit that supplies power used for an I / O (Input / Output) interface of the memory controller 200 and the memory 300.
  • the I / O power supply regulator 520 converts, for example, a power supply voltage of 3.3 volts into 1.8 volts and supplies it to the memory controller 200 and the memory 300.
  • the dynamic voltage control regulator 530 is a circuit that supplies power used in the memory 300.
  • the dynamic voltage control regulator 530 has a dynamic voltage scaling (DVS) function of converting a power supply voltage according to a parameter supplied from the memory controller 200 via the signal line 308 and supplying the converted voltage to the memory 300.
  • the parameters supplied to dynamic voltage control regulator 530 are determined in memory controller 200.
  • the dynamic voltage control regulator 530 may be incorporated in the memory controller 200.
  • FIG. 3 is a diagram showing an example of the internal configuration of the memory controller 200 according to the embodiment of the present technology.
  • the memory controller 200 includes a processor 210, a controller memory 220, a host interface 270, a peripheral interface 280, and a memory interface 290. These units are mutually connected by a system bus 201.
  • the processor 210 is a processing unit that performs processing in the memory controller 200.
  • the controller memory 220 is a memory that stores data, programs, and the like necessary for the processing of the processor 210.
  • the host interface 270 is an interface for connecting to the host computer 100.
  • This host interface 270 for example, SATA (Serial AT Attachment), PCIe (PCI Express), MIPI (Mobile Industry Processor Interface), SD I / F (Secure Digital Interface), memory stick I / F, etc. are assumed.
  • the memory controller 200 receives the access command issued from the host computer via the host interface 270.
  • This memory command includes an access type (read, write, erase, etc.) and a logical address.
  • the processor 210 extracts a logical address for the access command received in this manner. Then, the processor 210 converts the logical address into the physical address of the memory 300 using the address conversion table. Thereafter, in response to the physical address, the processor 210 dynamically controls the power supply voltage of the memory 300.
  • the processor 210 is an example of an address conversion unit described in the claims.
  • the peripheral interface 280 is an interface for connecting to peripheral devices.
  • a dynamic voltage control regulator 530 is connected via a signal line 308 as one of the peripheral devices.
  • an I 2 C (Inter-Integrated Circuit) or GPIO (General Purpose Input / Output) can be used as the peripheral interface 280.
  • the memory interface 290 is an interface for connecting to the memory 300.
  • the memory interface 290 is connected to the memory 300 via a signal line 309.
  • FIG. 4 is a diagram showing an example of the relationship between the memory array and the power supply in the memory 300 according to the embodiment of the present technology.
  • Power is distributed from charge pump circuit 320 to memory cell array 310.
  • the charge pump circuit 320 is a circuit that internally boosts the power supplied from the dynamic voltage control regulator 530.
  • the power supplied from charge pump circuit 320 to memory cell array 310 is greatly affected by the voltage drop due to the wiring resistance according to the wiring distance from charge pump circuit 320.
  • the memory cell array 310 occupies most of the area in the memory 300, a difference occurs between the voltage applied to the memory cell array 310 disposed close to the charge pump circuit 320 and the voltage applied to the memory cell array 310 disposed remotely. That is, the voltage applied to the memory cell array 310 arranged far away is lower than the voltage applied to the memory cell array 310 arranged nearby. Therefore, there is a possibility that the reliability may vary, particularly at the time of writing.
  • the memory cell array 310 is divided into two planes (PL0, PL1). However, since it is assumed that the wiring distances from both charge pump circuits 320 are approximately equal, the variation between planes is considered to be small.
  • FIG. 5 is a diagram showing an example of the relationship between the address in the memory and the bit error rate.
  • a indicates an even block address and b indicates a change in bit error rate (BER), corresponding to an odd block address.
  • BER bit error rate
  • FIG. 6 is a diagram showing an example of a functional configuration of the memory controller 200 according to the embodiment of the present technology.
  • a control unit 211 connected to the peripheral interface 280 and the memory interface 290 and a power control map 221 referred to by the control unit 211 are shown.
  • the power supply control map 221 stores parameters related to the power supply voltage in association with the physical address of the memory 300.
  • the parameter relating to the power supply voltage may store the value of the voltage itself, or may be a numerical value corresponding to the voltage.
  • the power control map 221 can be stored in the controller memory 220.
  • the control unit 211 converts the logical address in the access command issued from the host computer into the physical address of the memory 300. Then, the control unit 211 refers to the power control map 221, and acquires the parameter stored in association with the physical address. The control unit 211 supplies this parameter to the dynamic voltage control regulator 530 via the peripheral interface 280. The dynamic voltage control regulator 530 that has received this parameter supplies the power supply voltage corresponding to this parameter to the memory 300.
  • the function of the control unit 211 can be realized as processing of the processor 210.
  • control unit 211 may perform the process of converting the numerical value corresponding to the voltage into the value of the voltage. May do.
  • the power supply voltage of the memory 300 is dynamically controlled in accordance with the address of the memory 300.
  • FIG. 7 is a diagram showing a first example of the field configuration of the power control map 221 according to the embodiment of the present technology.
  • the power control map 221 stores the value of voltage in association with the physical block address.
  • the physical block 0000H indicates that 3.3 volts is applied (H indicates that the immediately preceding numerical value is hexadecimal). Also, it indicates that 3.0 halts from address 0100H to address FFFDH, and thereafter 2.7 volts from address FFFFH.
  • the value set in the power supply control map 221 may be any value, and for example, different voltages may be set between even addresses and odd addresses. As described above, by evaluating the characteristics of the non-volatile memory in advance, it is possible to select the optimum voltage to be applied to each physical block.
  • FIG. 8 is a diagram illustrating a second example of the field configuration of the power control map 221 according to the embodiment of the present technology.
  • the power control map 221 stores the values of voltages in the case of write and erase and the values of voltage in the case of read in association with the physical block address. Thereby, different values of voltage can be set at the time of writing, erasing and reading. That is, the voltage can be changed according to the type of access to the non-volatile memory by a command from the host computer 100.
  • the charge pump circuit 320 when writing or erasing the NAND flash memory, it is necessary to operate the charge pump circuit 320, and the charge pump circuit 320 normally generates several times the applied voltage. Then, writing or erasing is performed by applying the high voltage generated by the charge pump circuit 320 to the floating gate. At this time, the difference between the applied voltages is also several times, and more sensitive to the applied voltage, so finer control is required. Note that since the read can be performed without using the charge pump circuit 320, separate operations may be performed.
  • FIG. 9 is a diagram illustrating a third example of the field configuration of the power control map 221 according to the embodiment of the present technology.
  • the power supply control map 221 stores the values of voltages in the case of write and erase, the values of voltage in the case of read, and the values of voltages in other cases in association with physical block addresses.
  • the other cases are cases where operations such as internal register operations of the memory controller 200 are performed without access to the memory 300. This is because if only the internal register is operated, smaller voltages may operate normally. That is, the overall power consumption can be reduced by performing control more finely than in the second example.
  • FIG. 10 is a diagram illustrating a fourth example of the field configuration of the power control map 221 according to the embodiment of the present technology.
  • the power control map 221 stores the number of times of erasure and the value of voltage divided into the number of times of erasure in association with the physical block address. For example, the number of times of erasing at address 0001H is 2010, and in this case, a power supply voltage of 3.3 volts is applied.
  • how much P / E cycles are consumed is stored for each physical block as an index for performing wear leveling.
  • the P / E cycle is small, for example, in the floating gate structure used in the NAND flash memory, since the oxide film is less deteriorated, writing can be performed even with a relatively low voltage while ensuring reliability. . Thereafter, as the P / E cycle progresses and the aforementioned deterioration of the oxide film progresses, a relatively high voltage is applied to perform deeper writing in the floating gate.
  • the voltage corresponding to the number of times of erasing is selected regardless of the access type, it may be classified for each access type as in the second and third examples described above. That is, a voltage corresponding to the number of erasures may be stored in the power control map 221 for each access type, and the power supply voltage may be controlled according to the access type in the command from the host computer 100.
  • the parameter related to the power supply voltage is stored in association with the physical page address.
  • control may be performed by combining the two, such as controlling with certain accuracy for a certain area of the memory 300 using physical blocks, and controlling in detail for other areas according to physical pages.
  • parameters related to the power supply voltage may be stored in association with the logical address.
  • the power supply voltage of the memory 300 is dynamically controlled according to the parameters stored in the power control map 221 in association with the physical address of the memory 300.
  • the reliability of the memory 300 can be improved.
  • the memory 300 may be composed of a plurality of memory dies (Die). When multiple memory dies operate in parallel, it may occur that the optimal voltage may be different for each memory die.
  • power supply voltage control in the case where a plurality of memory dies operate in parallel will be described.
  • the configuration as a system is the same as that of the first embodiment described above, and thus detailed description will be omitted.
  • FIG. 11 is a diagram showing an exemplary configuration of a memory 300 assumed in the second embodiment of the present technology. In this example, it is assumed that four memory dies (#A to #D) 301 are provided. These four memory dies 301 are connected to the signal line 309 via the memory bus 302.
  • the optimum voltage differs between the voltage A applied to the address X of the memory die #A and the voltage B applied to the address Y of the memory die #B.
  • FIG. 12 is a diagram showing a control example in the case where the operation of a plurality of memory dies is exclusive in the second embodiment of the present technology.
  • the access to the memory die #A and the access to the memory die #B are performed exclusively, it is possible to supply an optimum power supply voltage to each. That is, the optimum voltage A is supplied to the address during the access to the memory die #A, and the optimum voltage B is supplied to the address during the access to the memory die #B. Do. In this case, the same control as that of the first embodiment described above can be applied without any contradiction.
  • FIG. 13 is a diagram illustrating an example of control when operations of a plurality of memory dies are performed in parallel in the second embodiment of the present technology.
  • the higher voltage is selected from the viewpoint of the stability of the operation. Supply voltage.
  • the power supply voltage is variably controlled dynamically according to the address so as to compensate for the influence.
  • the reliability is improved by improving the bit error rate of the address area located far from the power supply, which may be unreliable due to the influence of the voltage drop.
  • a relatively high voltage is applied to the unreliable address area having a high bit error rate due to the influence of the voltage drop, and the bit error rate is originally low and the area is sufficiently reliable.
  • a relatively low voltage is applied to it.
  • the memory card has a limit on the average power consumption that can be tolerated due to its volume, according to the embodiment of the present technology, higher speed performance can be achieved with the average power consumption unchanged as before. be able to.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (Mini Disc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc) or the like can be used.
  • the present technology can also be configured as follows.
  • a controller configured to dynamically control a power supply voltage of the memory in accordance with an address of the memory.
  • (2) further comprising a power control map for storing parameters related to the power supply voltage in association with the address of the memory;
  • the memory controller according to (1), wherein the control unit dynamically controls a power supply voltage of the memory according to the parameter.
  • (3) The memory controller according to (1), wherein the control unit dynamically controls a power supply voltage of the memory according to an address of the memory and an access type to the memory.
  • a power supply control map is further provided which stores parameters related to the power supply voltage in association with the address of the memory and the type of access to the memory, The memory controller according to (3), wherein the control unit dynamically controls a power supply voltage of the memory according to the parameter.
  • a power supply control map is further provided which stores parameters related to the power supply voltage in association with the address of the memory and the number of times of erasing of the memory, The memory controller according to (5), wherein the control unit dynamically controls a power supply voltage of the memory according to the parameter.
  • the memory controller according to (1) wherein the control unit dynamically controls a power supply voltage of the memory according to an address of the memory, an access type to the memory, and an erase count of the memory.
  • a power supply control map is further provided which stores parameters related to the power supply voltage in association with the address of the memory, the type of access to the memory, and the number of erasures of the memory.
  • the memory comprises a plurality of partial memories accessible in parallel, The control unit selects the highest voltage among the power supply voltages determined in accordance with the addresses of the plurality of partial memories accessed in parallel, and dynamically controls the power supply voltage of the memory.
  • the memory controller according to any one of (8). (10) The memory controller according to any one of (1) to (9), wherein an address of the memory is at least one of a page address and a block address. (11) The memory controller according to any one of (1) to (10), wherein the memory is a non-volatile memory. (12) The memory device further includes an address conversion unit that converts a logical address in the access command to the memory into a physical address of the memory, The memory controller according to any one of (1) to (11), wherein the control unit dynamically controls a power supply voltage of the memory according to the physical address. (13) With memory A memory interface connected to the memory; A control unit which dynamically controls a power supply voltage of the memory according to an address of the memory. (14) With memory A host computer that issues an access command to the memory; An information processing system comprising: a memory controller dynamically controlling a power supply voltage of the memory according to an address of the memory in the access command issued from the host computer;
  • host computer 100 host computer 200 memory controller 201 system bus 210 processor 211 controller 220 controller memory 221 power control map 270 host interface 280 peripheral interface 290 memory interface 300 memory 301 memory die 310 memory cell array 320 charge pump circuit 400 memory system 510 core power regulator 520 I / O Power Regulator 530 Dynamic Voltage Control Regulator

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Abstract

メモリの内部状態に適した電源電圧制御を行う。　メモリコントローラは、メモリインターフェースと、制御部とを備える。メモリインターフェースは、メモリに接続するためのインターフェースである。制御部は、メモリのアドレスに応じて、メモリの電源電圧を動的に制御する機能を有する。メモリおよびメモリコントローラは、メモリシステムを構成する。ホストコンピュータは、メモリシステムに対してメモリアクセスコマンドを発行する。

Description

メモリコントローラ、メモリシステムおよび情報処理システム
　本技術は、メモリコントローラに関する。詳しくは、メモリの電源電圧を制御するメモリコントローラ、メモリシステムおよび情報処理システム、および、これらにおける処理方法ならびに当該方法をコンピュータに実行させるプログラムに関する。
　不揮発性メモリは、メモリカードやＳＳＤ（Solid State Drive）などに広く用いられるようになり、さらなる高速化が求められている。不揮発性メモリには書込みと消去の回数に上限があり、その寿命を延ばすためには電圧を低く抑えることが有用である。一方、不揮発性メモリは、経年劣化により電圧をある程度高く設定することが必要になる。そこで、例えば、フラッシュメモリにおいて、当初は低電圧かつ短期間に電圧をかけ、時間が経過するにつれて高電圧かつ長期間に電圧をかける技術が提案されている（例えば、特許文献１参照。）。
米国特許出願公開第２０１２／０２３９８６８号明細書
　上述の従来技術では、経年劣化を念頭に置いて不揮発性メモリに対する電圧の高低や期間を調整している。しかしながら、不揮発性メモリは、半導体チップとしての面積が比較的大きく、電源端子やライト時の内部昇圧に用いられるチャージポンプ回路からの配線距離によって、配線抵抗に起因する電圧降下の影響は異なる。したがって、不揮発性メモリの内部を均質なものとして扱うと、実際の回路内の状態とは乖離してしまうおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、メモリの内部状態に適した電源電圧制御を行うことを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、メモリに接続するメモリインターフェースと、上記メモリのアドレスに応じて上記メモリの電源電圧を動的に制御する制御部とを具備するメモリコントローラ、そのメモリコントローラを含むメモリシステムおよび情報処理システムである。これにより、メモリのアドレスに応じて、メモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記制御部は、上記メモリのアドレスおよび上記メモリに対するアクセス種別に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレスおよびメモリに対するアクセス種別に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記メモリのアドレスおよび上記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記制御部は、上記メモリのアドレスおよび上記メモリの消去回数に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレスおよびメモリの消去回数に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記メモリのアドレスおよび上記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記制御部は、上記メモリのアドレス、上記メモリに対するアクセス種別および上記メモリの消去回数に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレス、メモリに対するアクセス種別およびメモリの消去回数に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記メモリのアドレス、上記メモリに対するアクセス種別および上記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。
　また、この第１の側面において、上記メモリは、並列にアクセス可能な複数の部分メモリを備え、上記制御部は、並列にアクセスされる上記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、複数の部分メモリが並列に動作する場合にも適正な電源電圧を供給するという作用をもたらす。
　また、この第１の側面において、上記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方を利用することができる。
　また、この第１の側面において、上記メモリとして、不揮発性メモリを想定する。
　また、この第１の側面において、前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御するようにしてもよい。
　本技術によれば、メモリの内部状態に適した電源電圧制御を行うことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における情報処理システムの一構成例を示す図である。 本技術の実施の形態のメモリシステム４００に用いられる電源の例を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の内部構成例を示す図である。 本技術の実施の形態のメモリ３００におけるメモリアレイと電源との関係例を示す図である。 メモリにおけるアドレスとビットエラーレートとの関係例を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の機能構成の一例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第１の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第２の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第３の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第４の例を示す図である。 本技術の第２の実施の形態において想定するメモリ３００の一構成例を示す図である。 本技術の第２の実施の形態において複数のメモリダイの動作が排他的であった場合の制御例を示す図である。 本技術の第２の実施の形態において複数のメモリダイの動作が並列に行われた場合の制御例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（メモリのアドレスに応じてメモリの電源電圧を動的に制御する例）
　２．第２の実施の形態（メモリが並列にアクセス可能な複数のメモリダイからなる場合の制御例）
　＜１．第１の実施の形態＞
　［情報処理システムの構成］
　図１は、本技術の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成される。メモリコントローラ２００およびメモリ３００はメモリシステム４００を構成する。
　ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサと、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェースとを備える。ホストコンピュータ１００とメモリコントローラ２００との間は信号線１０９によって接続される。
　メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。メモリコントローラ２００とメモリ３００との間は信号線３０９によって接続される。このメモリコントローラ２００は、メモリ３００に対する複雑な制御を隠蔽して、論理アドレスに対するライト（書込み）およびリード（読出し）などの簡易なアクセス手法を、ホストコンピュータ１００に提供するものである。一般的なＳＳＤ、ｅＭＭＣ（embedded Multi Media Card）、メモリカード等にも、このようなメモリコントローラが内蔵される。
　メモリ３００は、制御部およびメモリセルアレイを備える。このメモリ３００の制御部は、メモリコントローラ２００からのリクエストに従ってメモリセルへのアクセスを行う。メモリ３００のメモリセルアレイは、複数のメモリセルからなるメモリセルアレイであり、ビット毎に２値の何れかの値を記憶するメモリセル、または、複数ビット毎に多値の何れかの値を記憶するメモリセルが２次元状（マトリクス状）に多数配列されている。このメモリセルアレイは、複数バイトサイズを有するページをリードまたはライトのアクセス単位とし、消去することなくデータの上書きが可能な不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）を想定する。
　不揮発性メモリの一例として、ＮＡＮＤフラッシュメモリは、複数のページにより構成されるブロックを複数有する。ＮＡＮＤフラッシュメモリにおいては、ライトはページ単位で、消去はブロック単位で行う必要がある。また、ページは上書きできないため、あるページを上書きしたい場合には、そのページが含まれるブロックを一度消去してからそのページにあらためてライトを行う必要がある。このとき、そのページを含むブロック内の他のページのデータはいったん退避させておいて、そのブロックに対する新たなデータとともにそのブロックにライトを行うというのが基本的な動作となる。
　また、書込み（プログラム）および消去（イレース）の回数（以下、消去回数、または、Ｐ／Ｅサイクルなどと称する。）にも制限がある。例えば、ＳＬＣ（Single Level Cell）と呼ばれる１ビットセルでは約１万回、ＭＬＣ（Multi-Level Cell）と呼ばれる２ビットセルでは約３千回、ＴＬＣ（Triple－Level Cell）と呼ばれる３ビットセルでは約３００回程度である。したがって、ある特定のブロックだけがプログラムと消去を繰り返されると、そのブロックだけが摩耗（Wear Out）することになり、メモリ内でＰ／Ｅサイクルを均一化するウェア・レベリングという手法も一般的に用いられる。
 メモリ３００の不揮発性メモリとしては、ＮＡＮＤフラッシュの他に、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、ＣＢＲＡＭ（Conductive Bridging RAM）、相変化メモリ（Phase Change Memory）などでもよい。また、異種メモリの組み合わせであってもよい。
　なお、図示されていないが、ＤＲＡＭやＳＲＡＭなどの揮発性メモリを必要に応じてメモリコントローラ２００に接続してもよい。
　図２は、本技術の実施の形態のメモリシステム４００に用いられる電源の例を示す図である。ここで想定する電源は、コア電源レギュレータ５１０、Ｉ／Ｏ電源レギュレータ５２０、および、動的電圧制御レギュレータ５３０である。これらレギュレータには、共通の電源電圧（例えば３．３ボルト）が供給される。
　コア電源レギュレータ５１０は、メモリコントローラ２００の内部に用いられる電源を供給する回路である。このコア電源レギュレータ５１０は、例えば、３．３ボルトの電源電圧を１．２ボルトに変換して、メモリコントローラ２００に供給する。
　Ｉ／Ｏ電源レギュレータ５２０は、メモリコントローラ２００およびメモリ３００のＩ／Ｏ（Input / Output：入出力）インターフェースに用いられる電源を供給する回路である。このＩ／Ｏ電源レギュレータ５２０は、例えば、３．３ボルトの電源電圧を１．８ボルトに変換して、メモリコントローラ２００およびメモリ３００に供給する。
　動的電圧制御レギュレータ５３０は、メモリ３００の内部に用いられる電源を供給する回路である。この動的電圧制御レギュレータ５３０は、メモリコントローラ２００から信号線３０８を介して供給されたパラメータに従って電源電圧を変換して、メモリ３００に供給するＤＶＳ（Dynamic Voltage Scaling）機能を有する。動的電圧制御レギュレータ５３０に供給されるパラメータは、メモリコントローラ２００において決定される。なお、この動的電圧制御レギュレータ５３０は、メモリコントローラ２００に内蔵されていてもよい。
　図３は、本技術の実施の形態におけるメモリコントローラ２００の内部構成例を示す図である。このメモリコントローラ２００は、プロセッサ２１０と、コントローラメモリ２２０と、ホストインターフェース２７０と、周辺インターフェース２８０と、メモリインターフェース２９０とを備える。これら各部は、システムバス２０１によって相互に接続される。
　プロセッサ２１０は、メモリコントローラ２００における処理を行う処理部である。コントローラメモリ２２０は、プロセッサ２１０の処理に必要なデータやプログラム等を記憶するメモリである。
　ホストインターフェース２７０は、ホストコンピュータ１００と接続するためのインターフェースである。このホストインターフェース２７０としては、例えば、ＳＡＴＡ（Serial AT Attachment）、ＰＣＩｅ（PCI Express）、ＭＩＰＩ（Mobile Industry Processor Interface）、ＳＤ　Ｉ／Ｆ（Secure Digital Interface）、メモリスティックＩ／Ｆなどが想定される。メモリコントローラ２００は、このホストインターフェース２７０によって、ホストコンピュータから発行されたアクセスコマンドを受け取る。このメモリコマンドにはアクセス種別（リード、ライト、消去など）と論理アドレスが含まれる。このようにして受け取ったアクセスコマンドについて、プロセッサ２１０は論理アドレスを抽出する。そして、プロセッサ２１０は、アドレス変換テーブルを用いて、その論理アドレスをメモリ３００の物理アドレスに変換する。その後、その物理アドレスに応じて、プロセッサ２１０は、メモリ３００の電源電圧を動的に制御する。なお、プロセッサ２１０は、特許請求の範囲に記載のアドレス変換部の一例である。
　周辺インターフェース２８０は、周辺機器と接続するためのインターフェースである。この例では、周辺機器の一つとして動的電圧制御レギュレータ５３０に、信号線３０８を介して接続している。この周辺インターフェース２８０として、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）やＧＰＩＯ（General Purpose Input / Output）を利用することができる。
　メモリインターフェース２９０は、メモリ３００と接続するためのインターフェースである。このメモリインターフェース２９０は、信号線３０９を介してメモリ３００と接続する。
　［メモリアドレスと電源電圧］
　図４は、本技術の実施の形態のメモリ３００におけるメモリアレイと電源との関係例を示す図である。
　メモリセルアレイ３１０に対してチャージポンプ回路３２０から電源が分配される。チャージポンプ回路３２０は、動的電圧制御レギュレータ５３０から供給された電源を内部昇圧する回路である。チャージポンプ回路３２０からメモリセルアレイ３１０に分配される電源は、チャージポンプ回路３２０からの配線距離に応じて配線抵抗に起因する電圧降下の影響が大きくなる。
　メモリ３００において大半の面積をメモリセルアレイ３１０が占めるため、チャージポンプ回路３２０から近いところに配置されたメモリセルアレイ３１０にかかる電圧と、遠くに配置されたメモリセルアレイ３１０にかかる電圧には差が生じる。すなわち、遠くに配置されたメモリセルアレイ３１０にかかる電圧は、近くに配置されたメモリセルアレイ３１０にかかる電圧より低くなる。そのため、特にライト時において、その信頼性にばらつきが生じるおそれがある。
　なお、この例では、メモリセルアレイ３１０は２つのプレーン（ＰＬ０、ＰＬ１）に分割されているものとしている。ただし、両者のチャージポンプ回路３２０からの配線距離はほぼ等しいと想定されるため、プレーン間のばらつきは少ないものと考えられる。
　図５は、メモリにおけるアドレスとビットエラーレートとの関係例を示す図である。同図におけるａは偶数ブロックアドレス、ｂは奇数ブロックアドレスに対応して、それぞれビットエラーレート（ＢＥＲ）の変化を示している。
　これは、偶数ブロックアドレスではブロックアドレスが大きい程、奇数ブロックアドレスではブロックアドレスが小さい程、ビットエラーレートが上昇するという傾向を示している。これにより、メモリ３００内の電圧降下の影響によりビットエラーレートが変化すると推察できる。
　すなわち、偶数ブロックアドレスが大きくなる程、チャージポンプ回路３２０から遠くなり、電圧降下の影響によってブロック内のメモリセルにかかる印可電圧が小さくなる。また、奇数ブロックのアドレスが小さい程、チャージポンプ回路３２０から遠くなり、電圧降下の影響によってブロック内のメモリセルにかかる印可電圧が小さくなる。その結果、メモリセルへの書き込み（プログラム）が十分に行えていないためビットエラーレートが上昇する。
　つまり、メモリチップ内部を均質として取り扱うよりは、ばらつきを考慮してアドレスに応じてメモリチップにかかる電圧を外部から積極的に制御することにより、信頼性を低下させることなく、より大きな消費電力の低減効果を得られることが期待できる。メモリチップのレイアウトはベンダー毎に様々であり、ブロックアドレスに応じた傾向は必ずしも同じ結果となるとは限らないが、事前にこの傾向を調べておくことによりその傾向を把握することができる。
　以下では、動的電圧制御レギュレータ５３０によるＤＶＳ機能を利用して、メモリ３００に供給する電源電圧を動的に制御する構成例について説明する。
　［機能構成］
　図６は、本技術の実施の形態におけるメモリコントローラ２００の機能構成の一例を示す図である。この例では、周辺インターフェース２８０およびメモリインターフェース２９０に接続する制御部２１１と、この制御部２１１に参照される電源制御マップ２２１とが示されている。
　電源制御マップ２２１は、メモリ３００の物理アドレスに関連付けて電源電圧に関するパラメータを記憶するものである。電源電圧に関するパラメータとしては、電圧の値そのものを記憶してもよく、また、電圧に対応する数値であってもよい。なお、この電源制御マップ２２１は、コントローラメモリ２２０に記憶され得る。
　制御部２１１は、ホストコンピュータから発行されたアクセスコマンドにおける論理アドレスを、メモリ３００の物理アドレスに変換する。そして、制御部２１１は、電源制御マップ２２１を参照して、その物理アドレスに関連付けて記憶されているパラメータを取得する。制御部２１１は、周辺インターフェース２８０を介してこのパラメータを動的電圧制御レギュレータ５３０に供給する。このパラメータを受け取った動的電圧制御レギュレータ５３０は、このパラメータに対応する電源電圧をメモリ３００に供給する。なお、この制御部２１１の機能は、プロセッサ２１０の処理として実現され得る。
　電源制御マップ２２１に記憶されるパラメータが電圧の値そのものではない場合、電圧に対応する数値から電圧の値に変換する処理は、制御部２１１が行ってもよく、また、動的電圧制御レギュレータ５３０が行ってもよい。いずれの場合であっても、メモリ３００のアドレスに応じてメモリ３００の電源電圧が動的に制御されることになる。
　図７は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第１の例を示す図である。
　この第１の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、電圧の値を記憶している。一例として、物理ブロック００００Ｈから００９９Ｈ番地のブロックにアクセスする場合には、３．３ボルトを印可することを示している（Ｈは直前の数値が１６進数であることを示す。）。また、０１００ＨからＦＦＦＤＨ番地までは３．０ホルト、それ以降ＦＦＦＦＨ番地までは２．７ボルトを印可することを示している。
　この電源制御マップ２２１に設定される値は任意の値でよく、例えば、偶数番地と奇数番地で異なる電圧を設定してもよい。上述のように、事前に不揮発性メモリの特性を評価することによって、各物理ブロックに印可すべき最適な電圧を選択することができる。
　図８は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第２の例を示す図である。
　この第２の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、ライトおよび消去の場合の電圧の値と、リードの場合の電圧の値とを記憶している。これにより、ライト時および消去時と、リード時とにおいて、異なる電圧の値を設定することができる。すなわち、ホストコンピュータ１００からのコマンドによる、不揮発性メモリへのアクセス種別に応じて、電圧を変えることができる。
　例えば、ＮＡＮＤフラッシュメモリに対してライトまたは消去する場合には、チャージポンプ回路３２０を動作させる必要があり、通常は印可電圧に対して数倍の電圧がチャージポンプ回路３２０で生成される。そして、チャージポンプ回路３２０によって生成された高電圧をフローティングゲートに印可することによってライトまたは消去を行う。このとき、印可電圧の差異も数倍となり、印可電圧に対してよりセンシティブになるため、より細かい制御が必要になる。なお、リードについては、チャージポンプ回路３２０を用いることなく行うことができるため、別々の動作にしてもよい。
　図９は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第３の例を示す図である。
　この第３の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、ライトおよび消去の場合の電圧の値と、リードの場合の電圧の値と、その他の場合の電圧の値とを記憶している。ここで、その他の場合とは、メモリコントローラ２００の内部レジスタ操作などの、メモリ３００に対するアクセスを伴わない動作を行う場合である。内部レジスタを操作するだけであれば、より小さな電圧でも正常に動作する可能性があるからである。すなわち、第２の例よりもさらに細かい制御を行うことによって、全体の消費電力の低減を図ることができる。
　図１０は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第４の例を示す図である。
　この第４の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、消去回数と、その消去回数に場合分けされた電圧の値とを記憶している。例えば、０００１Ｈ番地の消去回数は２０１０回であり、この場合には３．３ボルトの電源電圧を印加することになる。
　これは、各物理ブロックアドレスに対して、Ｐ／Ｅサイクルに応じて電圧を可変に制御するための制御マップの例である。Ｐ／Ｅサイクルをどれくらい消費したかは、ウェア・レベリングを行うための指標として、物理ブロック毎に記憶しておくことが一般的である。このＰ／Ｅサイクルが少ない場合は、例えばＮＡＮＤフラッシュメモリで用いられているフローティングゲート構造では、酸化膜の劣化が少ないため、比較的低い電圧でも信頼性を確保した状態でも書込みを行うことができる。その後、Ｐ／Ｅサイクルが進行して、前述の酸化膜の劣化が進行するにつれ、フローティングゲートにより深く書込みを行うために比較的高めの電圧を印可する。
　ただし、ＮＡＮＤフラッシュメモリの実際の評価を行って、当初は比較的高い電圧を印可して、Ｐ／Ｅサイクルに応じて徐々に低い電圧を印可した方がよい、といった評価結果が得られたのであれば、そのように制御してもよい。
　この例では、アクセス種別によらず消去回数に対応する電圧を選択するようにしているが、上述の第２および第３の例のように、アクセス種別毎に分類してもよい。すなわち、アクセス種別毎に消去回数に対応する電圧を電源制御マップ２２１に記憶しておき、ホストコンピュータ１００からのコマンドにおけるアクセス種別によって電源電圧を制御してもよい。
　なお、上述の実施の形態では、物理ブロックアドレスに関連付けて電源電圧に関するパラメータを記憶する例について説明したが、これは一例であり、例えば物理ページアドレスに関連付けて電源電圧に関するパラメータを記憶するようにしてもよい。また、メモリ３００のある領域については物理ブロックを用いて粗い精度で制御し、他の領域については物理ページに応じて詳細に制御するなど、両者を組み合わせて制御を行ってもよい。また、物理アドレスに代えて、論理アドレスに関連付けて電源電圧に関するパラメータを記憶するようにしてもよい。
　このように、本技術の第１の実施の形態によれば、メモリ３００の物理アドレスに関連付けて電源制御マップ２２１に記憶されたパラメータに従って、メモリ３００の電源電圧を動的に制御することにより、メモリ３００の信頼性を向上させることができる。
　＜２．第２の実施の形態＞
　メモリ３００は、複数のメモリダイ（Die）から構成される場合がある。複数のメモリダイが並列に動作すると、メモリダイ毎に最適な電圧が異なる場合が生じ得る。この第２の実施の形態では、複数のメモリダイが並列に動作する場合の、電源電圧制御について説明する。なお、システムとしての構成は上述の第１の実施の形態のものと同様であるため、詳細な説明は省略する。
　［メモリ構成］
　図１１は、本技術の第２の実施の形態において想定するメモリ３００の一構成例を示す図である。この例では、４つのメモリダイ（＃Ａ乃至＃Ｄ）３０１を備えることを想定する。これら４つのメモリダイ３０１は、メモリバス３０２を介して信号線３０９に接続される。
　一般的には、不揮発性メモリのメモリダイを２個、４個、８個または１６個、同一のパッケージに積層したものが広く流通している。これらの積層パッケージでは、通常、電源ラインは共通となっているため、積層パッケージ内の各メモリダイの電源電圧を独立に制御することはできない。この例においても、動的電圧制御レギュレータ５３０からの信号線は４つのメモリダイ３０１に共有されている。
　複数のメモリダイを並列に動作させ、性能を向上させることは一般的に行われる。このとき、例えばメモリダイ＃ＡのアドレスＸに印可する電圧Ａと、メモリダイ＃ＢのアドレスＹに印可する電圧Ｂとでは、最適な電圧が異なることになる。
　［制御］
　図１２は、本技術の第２の実施の形態において複数のメモリダイの動作が排他的であった場合の制御例を示す図である。
　この例では、メモリダイ＃Ａへのアクセスとメモリダイ＃Ｂへのアクセスとが排他的に行われているため、それぞれに最適な電源電圧を供給することができる。すなわち、メモリダイ＃Ａへのアクセスが行われている期間にはそのアドレスに最適な電圧Ａを供給し、メモリダイ＃Ｂへのアクセスが行われている期間にはそのアドレスに最適な電圧Ｂを供給する。この場合、特に矛盾することなく、上述の第１の実施の形態と同様の制御を適用することができる。
　図１３は、本技術の第２の実施の形態において複数のメモリダイの動作が並列に行われた場合の制御例を示す図である。
　この例では、メモリダイ＃Ａへのアクセスとメモリダイ＃Ｂへのアクセスとが期間的に重なっているため、何れかにとって最適な電圧を選択する必要がある。この場合、動作の安定性の見地からは、メモリダイ＃Ａへのアクセスのアドレスに最適な電圧Ａと、メモリダイ＃Ｂへのアクセスのアドレスに最適な電圧Ｂとを比較して、高い方の電圧Ｂを印加するように制御することが考えられる。
　このように、本技術の第２の実施の形態によれば、複数のメモリダイ３０１の動作が並列に行われた場合であっても、動作の安定性の見地から、高い方の電圧を選択して電源電圧を供給することができる。
　このように、本技術の実施の形態では、ＬＳＩ内部の電圧降下を考慮して、その影響を補償するようにアドレスに応じて電源電圧を動的に可変制御する。これにより、電圧降下の影響によって信頼性が低くなるおそれのある、電源から遠くに配置されたアドレス領域のビットエラーレートを改善して、メモリ装置としての信頼性を向上させることができる。
　また、本技術の実施の形態では、電圧降下の影響によりビットエラーレートが高い信頼性の低いアドレス領域には比較的高い電圧を印可し、ビットエラーレートがもともと低く、信頼性が十分な領域に対しては比較的低い電圧を印可する。これにより、メモリ装置としての信頼性を落とすことなく、メモリ装置の平均の消費電力を低減させることができる。そして、低消費電力により発熱を減らすことが可能になり、性能を落とすことなくメモリ装置を小型化することが可能になる。
　また、メモリカードはその体積により許容できる平均の消費電力には限界があるが、本技術の実施の形態によれば、従来と変わらない平均的な消費電力のまま、より高速な性能を達成することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）メモリに接続するメモリインターフェースと、
　前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
を具備するメモリコントローラ。
（２）前記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（３）前記制御部は、前記メモリのアドレスおよび前記メモリに対するアクセス種別に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（４）前記メモリのアドレスおよび前記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（３）に記載のメモリコントローラ。
（５）前記制御部は、前記メモリのアドレスおよび前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（６）前記メモリのアドレスおよび前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（５）に記載のメモリコントローラ。
（７）前記制御部は、前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（８）前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（７）に記載のメモリコントローラ。
（９）前記メモリは、並列にアクセス可能な複数の部分メモリを備え、
　前記制御部は、並列にアクセスされる前記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して前記メモリの電源電圧を動的に制御する
前記（１）から（８）のいずれかに記載のメモリコントローラ。
（１０）前記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方である前記（１）から（９）のいずれかに記載のメモリコントローラ。
（１１）前記メモリは、不揮発性メモリである前記（１）から（１０）のいずれかに記載のメモリコントローラ。
（１２）前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、
　前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御する
前記（１）から（１１）のいずれかに記載のメモリコントローラ。
（１３）メモリと、
　前記メモリに接続するメモリインターフェースと、
　前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
を具備するメモリシステム。
（１４）メモリと、
　前記メモリにアクセスコマンドを発行するホストコンピュータと、
　前記ホストコンピュータから発行された前記アクセスコマンドにおける前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御するメモリコントローラと
を具備する情報処理システム。
　１００　ホストコンピュータ
　２００　メモリコントローラ
　２０１　システムバス
　２１０　プロセッサ
　２１１　制御部
　２２０　コントローラメモリ
　２２１　電源制御マップ
　２７０　ホストインターフェース
　２８０　周辺インターフェース
　２９０　メモリインターフェース
　３００　メモリ
　３０１　メモリダイ
　３１０　メモリセルアレイ
　３２０　チャージポンプ回路
　４００　メモリシステム
　５１０　コア電源レギュレータ
　５２０　Ｉ／Ｏ電源レギュレータ
　５３０　動的電圧制御レギュレータ

Claims (14)

  1. 　メモリに接続するメモリインターフェースと、
    　前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
    を具備するメモリコントローラ。
  2. 　前記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
    　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  3. 　前記制御部は、前記メモリのアドレスおよび前記メモリに対するアクセス種別に応じて前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  4. 　前記メモリのアドレスおよび前記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
    　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
    請求項３記載のメモリコントローラ。
  5. 　前記制御部は、前記メモリのアドレスおよび前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  6. 　前記メモリのアドレスおよび前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
    　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
    請求項５記載のメモリコントローラ。
  7. 　前記制御部は、前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  8. 　前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
    　前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
    請求項７記載のメモリコントローラ。
  9. 　前記メモリは、並列にアクセス可能な複数の部分メモリを備え、
    　前記制御部は、並列にアクセスされる前記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  10. 　前記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方である請求項１記載のメモリコントローラ。
  11. 　前記メモリは、不揮発性メモリである請求項１記載のメモリコントローラ。
  12. 　前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、
    　前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
  13. 　メモリと、
    　前記メモリに接続するメモリインターフェースと、
    　前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
    を具備するメモリシステム。
  14. 　メモリと、
    　前記メモリにアクセスコマンドを発行するホストコンピュータと、
    　前記ホストコンピュータから発行された前記アクセスコマンドにおける前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御するメモリコントローラと
    を具備する情報処理システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022522444A (ja) * 2019-05-05 2022-04-19 長江存儲科技有限責任公司 シーケンス処理ユニットを備えたメモリ制御システム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102552A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体記憶装置およびその読み出し方法
JP2001517350A (ja) * 1997-03-31 2001-10-02 インテル・コーポレーション プログラミングの変動性を除去するフラッシュ・メモリｖｄｓ補償技術
JP2004110871A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001517350A (ja) * 1997-03-31 2001-10-02 インテル・コーポレーション プログラミングの変動性を除去するフラッシュ・メモリｖｄｓ補償技術
JP2001102552A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体記憶装置およびその読み出し方法
JP2004110871A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 不揮発性半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022522444A (ja) * 2019-05-05 2022-04-19 長江存儲科技有限責任公司 シーケンス処理ユニットを備えたメモリ制御システム
JP7273176B2 (ja) 2019-05-05 2023-05-12 長江存儲科技有限責任公司 シーケンス処理ユニットを備えたメモリ制御システム

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