KR20240050568A - 메모리 장치 및 그것의 동작 방법 - Google Patents

Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 메모리 셀들, 상기 메모리 셀들에 대한 중간 프로그램 동작 및 최종 프로그램 동작을 수행하는 주변 회로 및 상기 최종 프로그램 동작을 수행한 뒤, 상기 메모리 셀들 중 상기 최종 프로그램 동작에서 이용된 메인 검증 전압보다 낮은 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 그것의 동작 방법에 관한 것이다.

메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.

비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.

프로그램 동작은 비휘발성 메모리 장치에 포함된 메모리 셀들에 데이터를 저장하는 동작이다. 프로그램 동작시 메모리 셀들의 문턱 전압은 저장될 데이터에 따라 문턱 전압이 상승한다. 프로그램 동작에 따라 상승된 메모리 셀들의 문턱 전압은 시간 또는 노이즈 등의 여러 영향에 따라 낮아질 수 있다. 낮아진 메모리 셀들의 문턱 전압을 상승시키기 위해서는 추가적인 프로그램 동작이 수행될 수 있다.

본 발명의 실시 예는 프로그램 동작시 메모리 셀들의 문턱 전압 분포를 개선시킬 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들, 상기 메모리 셀들에 대한 중간 프로그램 동작 및 최종 프로그램 동작을 수행하는 주변 회로 및 상기 최종 프로그램 동작을 수행한 뒤, 상기 메모리 셀들 중 상기 최종 프로그램 동작에서 이용된 메인 검증 전압보다 낮은 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 제1 워드라인에 연결된 제1 메모리 셀들에 대한 중간 프로그램 동작을 수행하는 단계, 제2 워드라인에 연결된 제2 메모리 셀들에 대한 상기 중간 프로그램 동작을 수행하는 단계, 상기 제1 메모리 셀들에 대한 최종 프로그램 동작을 수행하는 단계 및 상기 제1 메모리 셀들 중 상기 최종 프로그램 동작에서 이용된 메인 검증 전압보다 낮은 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행하는 단계를 포함한다.

본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들, 상기 메모리 셀들의 문턱 전압을 중간 프로그램 상태들 중 어느 하나 중간 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 중간 프로그램 동작 및 상기 메모리 셀들의 문턱 전압을 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 최종 프로그램 동작을 수행하는 주변 회로 및 상기 최종 프로그램 동작을 수행한 뒤, 상기 메모리 셀들 중 상기 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압보다 문턱 전압이 낮아진 언더 셀들의 문턱 전압을 상승시키는 추가 프로그램 동작들을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.

본 기술에 따르면 프로그램 동작시 메모리 셀들의 문턱 전압 분포를 개선시킬 수 있는 메모리 장치 및 그것의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 메모리 장치의 중간 프로그램 동작 및 최종 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5는 메모리 장치의 중간 프로그램 동작 및 최종 프로그램 동작을 설명하기 위한 도면이다.
도 6은 최종 프로그램 동작이 수행된 뒤, 변화되는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 7은 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.
도 8은 추가 검증 전압을 이용한 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.
도 9는 추가 검증 전압 및 프리 검증 전압을 이용한 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.
도 10은 메모리 장치의 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작이 수행되는 순서를 설명하기 위한 도면이다.
도 11은 메모리 장치의 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작을 설명하기 위한 순서도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등에 포함된 장치일 수 있다. 메모리 시스템(50)은 메모리 시스템(50)의 외부에 위치한 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.

메모리 시스템(50)은 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.

메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.

메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.

실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.

메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램, 리드 또는 소거할 수 있다.

실시 예에서, 메모리 장치(100)는 프로그램 동작 제어부(140)를 포함할 수 있다. 프로그램 동작 제어부(140)는 메모리 셀들에 대한 프로그램 동작을 제어할 수 있다. 프로그램 동작은 메모리 셀들에 저장될 데이터에 따라 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다.

프로그램 동작은 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작을 포함할 수 있다. 중간 프로그램 동작은 메모리 셀들의 문턱 전압을 중간 프로그램 상태들 중 어느 하나의 중간 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작일 수 있다.

최종 프로그램 동작은 메모리 셀들의 문턱 전압을 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작일 수 있다. 목표 프로그램 상태들은 하나의 메모리 셀이 저장하는 데이터 비트의 개수에 따라 정해질 수 있다. 예를 들어, 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC(Triple Level Cell; TLC)로 프로그램 되는 경우 목표 프로그램 상태들은 소거 상태, 제1 내지 제7 프로그램 상태를 의미할 수 있다. 프로그램 동작이 수행된 뒤 메모리 셀들이 갖는 문턱 전압은 메모리 셀들에 저장될 데이터에 따라 결정될 수 있다. 메모리 셀들의 문턱 전압은 저장될 데이터에 따라 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승할 수 있다.

중간 프로그램 동작 및 최종 프로그램 동작은 워드라인간의 간섭으로 메모리 셀들의 문턱 전압이 변동되는 현상을 감소시키기 위해 서로 다른 워드라인을 번갈아 선택하며 수행되는 동작일 수 있다. 예를 들어, 메모리 장치(100)는 제1 워드라인에 연결된 제1 메모리 셀들에 대한 중간 프로그램 동작을 수행하고, 제1 워드라인과 인접한 제2 워드라인에 연결된 제2 메모리 셀들에 대한 중간 프로그램 동작을 수행한 뒤, 제1 워드라인에 연결된 제1 메모리 셀들에 대한 최종 프로그램 동작을 수행할 수 있다. 제2 워드라인에 연결된 제2 메모리 셀들의 문턱 전압을 상승시키는 동안 제1 워드라인에 연결된 제1 메모리 셀들의 문턱 전압이 변동될 수 있으므로, 제1 워드라인에 연결된 제1 메모리 셀들에 대한 최종 프로그램 동작을 수행하기 전에 제2 워드라인에 연결된 제2 메모리 셀들에 대한 중간 프로그램 동작을 수행함으로써 제1 메모리 셀들의 문턱 전압이 변동되는 현상을 감소시킬 수 있다.

최종 프로그램 동작을 수행한 뒤, 메모리 셀들 중 일부 메모리 셀들의 문턱 전압은 일시적인 시간동안만 목표 프로그램 상태에 대응하는 문턱 전압을 갖고, 목표 프로그램 상태에 대응하는 문턱 전압보다 낮아질 수 있다. 프로그램 동작 제어부(140)는 메모리 셀들 중 목표 프로그램 상태에 대응되는 문턱 전압보다 낮아진 문턱 전압을 갖는 메모리 셀들의 문턱 전압을 상승시키기 위한 추가 프로그램 동작을 제어할 수 있다.

중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작은 각각 복수의 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프는 프로그램 전압 인가 동작 및 검증 동작을 포함할 수 있다. 프로그램 전압 인가 동작은 프로그램 전압을 이용하여 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 검증 동작은 프로그램 전압 인가 동작에 의해 상승된 메모리 셀들의 문턱 전압을 식별하는 동작일 수 있다.

메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.

메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 쓰기 동작, 리드 동작 또는 소거 동작에 따라 커맨드, 어드레스 또는 데이터를 메모리 장치(100)에 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.

실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.

호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.

도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉, 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다. 실시 예에서, 페이지는 데이터를 저장하거나, 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 메모리 셀들을 포함할 수 있다. 더미 메모리 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.

메모리 장치(100)의 메모리 셀들은 각각 한 개 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC), 네 개 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 또는 다섯 개 비트 이상의 데이터를 저장하는 메모리 셀들로 구성될 수 있다.

주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다. 다른 예로, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.

주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.

어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 소스 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신할 수 있다.

어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.

프로그램 동작 시, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 수 있다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 수 있다.

리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 수 있다.

메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.

어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 페이지 버퍼 그룹(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.

전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성될 수 있다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다.

실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다.

실시 예로서, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.

전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 수 있다.

생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.

페이지 버퍼 그룹(123)은 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작할 수 있다.

제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.

프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 수 있다. 선택된 페이지의 메모리 셀들은 전달된 데이터(DATA)에 따라 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 수 있다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다. 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽을 수 있다.

리드 동작 시, 페이지 버퍼 그룹(123)은 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.

소거 동작 시에, 페이지 버퍼 그룹(123)은 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(123)은 열 선택 회로를 포함할 수 있다.

실시 예에서, 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.

데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다.

데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(124)는 리드 동작 시, 페이지 버퍼 그룹(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력할 수 있다.

센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전류(VPB)와 기준 전류를 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다. 예를 들어, 센싱 회로(125)는 센싱 전류(VPB)의 크기가 기준 전류보다 크면 페일 신호를 제어 로직(130)으로 출력할 수 있다. 다른 예로, 센싱 회로(125)는 센싱 전류(VPB)의 크기가 기준 전류보다 작으면 패스 신호를 제어 로직(130)으로 출력할 수 있다.

제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.

제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 페이지 버퍼 제어 신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 페이지 버퍼 제어 신호(PBSIGNALS)는 페이지 버퍼 그룹(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

실시 예에서, 제어 로직(130)은 도 1에 도시된 프로그램 동작 제어부(140)를 포함할 수 있다. 프로그램 동작 제어부(140)는 메모리 셀들에 대한 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작을 수행하도록 주변 회로를 제어할 수 있다. 프로그램 동작 제어부(140)는 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작 각각에서 이용되는 프로그램 전압 및 검증 전압을 워드라인에 인가하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(140)는 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작 각각에서 이용되는 프로그램 허용 전압, 프로그램 제어 전압, 프로그램 금지 전압을 비트라인에 인가하도록 주변 회로(120)를 제어할 수 있다.

도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 블록은 복수의 메모리 셀 스트링들을 포함할 수 있다. 각 메모리 셀 스트링(ST)은 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 복수의 메모리 셀들은 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 하나의 메모리 셀 스트링(ST)에 포함된 각 메모리 셀은 서로 다른 워드라인에 연결될 수 있다. 예를 들어, 하나의 메모리 셀 스트링(ST)에 포함된 제8 메모리 셀(M8)은 제1 워드라인(WL1)에 연결되고, 제16 메모리 셀(M16)은 제2 워드라인(WL2)에 연결되고, 제24 메모리 셀(M24)은 제3 워드라인(WL3)에 연결되고, 제32 메모리 셀(M32)은 제4 워드라인(WL4)에 연결될 수 있다.

각 메모리 셀 스트링(ST)은 공통 소스 라인(CSL)에 연결될 수 있다. 각 메모리 셀 스트링(ST)은 복수의 비트라인(BL1~BL4)들 중 어느 하나의 비트라인에 연결될 수 있다. 각 메모리 셀 스트링(ST)은 드레인 선택 라인(DSL1 or DSL2), 복수의 워드라인들(WL1~WL4) 및 소스 선택 라인(SSL)에 연결될 수 있다. 드레인 선택 라인(DSL1 or DSL2)은 드레인 선택 트랜지스터(DST)의 게이트 전극으로 이용될 수 있다. 복수의 워드라인들(WL1~WL4)은 복수의 메모리 셀들의 게이트 전극으로 이용될 수 있다.

복수의 비트라인들(BL1~BL4) 각각에는 복수의 메모리 셀 스트링들이 연결될 수 있다. 하나의 비트라인에 연결된 복수의 메모리 셀 스트링들 각각은 제1 드레인 선택 라인(DSL1) 또는 제2 드레인 선택 라인(DSL2)에 연결될 수 있다. 실시 예에서, 하나의 비트라인에는 두 개의 메모리 셀 스트링들이 연결될 수 있다.

하나의 워드라인에 연결된 메모리 셀들은 복수의 물리 페이지를 구성할 수 있다. 하나의 워드라인에 포함된 물리 페이지의 개수는 하나의 비트라인에 공통 연결된 메모리 셀 스트링의 개수에 따라 결정될 수 있다. 예를 들어, 하나의 비트라인에 2개의 메모리 셀 스트링들이 공통 연결된 경우 하나의 워드라인은 2개의 물리 페이지를 포함할 수 있다. 구체적으로, 제1 내지 제4 메모리 셀들(M1~M4)이 하나의 물리 페이지를 구성하고, 제5 내지 제8 메모리 셀들(M5~M8)이 하나의 물리 페이지를 구성할 수 있다.

하나의 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 하나의 물리 페이지에 포함된 논리 페이지의 개수는 메모리 셀에 저장될 비트의 개수에 따라 결정될 수 있다. 예를 들어, 메모리 셀이 TLC로 프로그램되는 경우 하나의 물리 페이지는 3개의 논리 페이지들을 포함할 수 있다. 3개의 논리 페이지들은 최하위 비트(Least Significant Bit, LSB) 페이지, 중간 비트(Central Significant Bit, CSB), 최상위 비트(Most Significant Bit, MSB) 페이지를 포함할 수 있다.

도 3에 도시된 워드라인, 메모리 셀 스트링, 비트라인 및 메모리 셀 각각의 개수는 설명의 편의를 위한 것이고, 도 3에 도시된 개수보다 적거나 많을 수 있다.

도 4는 메모리 장치의 중간 프로그램 동작 및 최종 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.

도 4에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.

도 4에서는 하나의 메모리 셀이 세 개 비트의 데이터를 저장하는 TLC로 프로그램되는 경우를 예를 들어 설명하도록 한다.

도 4를 참조하면, 메모리 셀들은 중간 프로그램 동작 및 최종 프로그램 동작에 의해 문턱 전압이 상승할 수 있다. 메모리 셀들의 문턱 전압 분포는 중간 프로그램 동작에 따라 초기 상태(initial state)에서 중간 프로그램 상태들(inter pgm states)로 변화하고, 최종 프로그램 동작에 따라 중간 프로그램 상태들(inter pgm states)에서 목표 프로그램 상태들(target pgm states)로 변화할 수 있다.

초기 상태(initial state)는 프로그램 동작을 수행하지 않은 상태로 메모리 셀들의 문턱 전압 분포는 소거 상태(E)일 수 있다.

중간 프로그램 상태들(inter pgm states)은 중간 프로그램 동작을 수행한 메모리 셀들의 프로그램 상태일 수 있다. 메모리 셀들의 문턱 전압은 중간 프로그램 동작을 통해 소거 상태(E), 제1 내지 제7 중간 프로그램 상태들(IM1~IM7) 중 어느 하나의 상태에 대응되는 문턱 전압을 가질 수 있다. 예를 들어, 최종 프로그램 동작에서 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들은 제1 중간 프로그램 상태(IM1)에 대응되는 문턱 전압으로 상승할 수 있다. 최종 프로그램 동작에서 제2 내지 제7 프로그램 상태들(IM2~IM7)로 각각 프로그램될 메모리 셀들은 제2 내지 제7 중간 프로그램 상태들(PV2~PV7) 각각에 대응되는 문턱 전압으로 상승할 수 있다.

중간 프로그램 동작은 중간 검증 전압들(ivfy1~ivfy7)을 이용하여 메모리 셀들의 문턱 전압이 제1 내지 제7 중간 프로그램 상태들(IM1~IM7)에 대응되는 문턱 전압으로 상승하였는지 식별하는 중간 검증 동작을 포함할 수 있다. 중간 검증 전압들(ivfy1~ivfy7) 각각은 제1 내지 제7 중간 프로그램 상태들(IM1~IM7) 각각에 대응되는 전압일 수 있다.

목표 프로그램 상태들(target pgm states)은 최종 프로그램 동작을 수행한 메모리 셀들의 프로그램 상태일 수 있다. 실시 예에서, 목표 프로그램 상태들은 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)을 의미할 수 있다. 메모리 셀들의 문턱 전압은 최종 프로그램 동작을 통해 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태에 대응되는 문턱 전압을 가질 수 있다. 메모리 셀들의 목표 프로그램 상태는 메모리 셀들 각각에 저장될 데이터에 따라 결정될 수 있다. 최종 프로그램 동작을 수행한 뒤, 메모리 셀들이 갖는 문턱 전압 분포인 목표 프로그램 상태들의 폭은 중간 프로그램 상태들의 폭보다 좁을 수 있다.

최종 프로그램 동작은 메인 검증 전압들(mvfy1~mvfy7)을 이용하여 메모리 셀들의 문턱 전압이 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응되는 문턱 전압으로 상승하였는지 식별하는 메인 검증 동작을 포함할 수 있다. 메인 검증 전압들(mvfy1~mvfy7) 각각은 제1 내지 제7 프로그램 상태들(PV1~PV7) 각각에 대응되는 전압일 수 있다.

도 5는 메모리 장치의 중간 프로그램 동작 및 최종 프로그램 동작을 설명하기 위한 도면이다.

도 5에서, 그래프의 가로축은 시간(Time)을 나타내고, 그래프의 세로축은 워드라인에 인가되는 전압(V)을 나타낸다.

도 5를 참조하면, 메모리 장치는 선택된 메모리 셀들에 대한 중간 프로그램 동작(inter pgm)을 수행한 뒤, 최종 프로그램 동작(final pgm)을 수행할 수 있다. 중간 프로그램 동작(inter pgm)은 복수의 중간 프로그램 루프들(iPL1~iPLn)을 포함할 수 있다.

각 중간 프로그램 루프는 중간 프로그램 전압 인가 동작 및 중간 검증 동작을 포함할 수 있다. 중간 프로그램 전압 인가 동작은 선택된 메모리 셀들에 연결된 선택된 워드라인에 중간 프로그램 전압(ipgm)을 인가하여 선택된 메모리 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 중간 검증 동작은 선택된 워드라인에 중간 검증 전압(ivfy)을 인가하여 선택된 메모리 셀들의 문턱 전압이 중간 프로그램 상태들 중 어느 하나의 중간 프로그램 상태에 대응되는 문턱 전압으로 상승하였는지 식별하는 동작일 수 있다. 실시 예에서, 중간 검증 전압(ivfy)은 도 4에 도시된 중간 검증 전압들(ivfy1~ivfy7) 중 어느 하나의 중간 검증 전압일 수 있다. 중간 검증 전압(ivfy)은 선택된 메모리 셀들이 각각 상승해야할 중간 프로그램 상태들 중 어느 하나의 중간 프로그램 상태에 대응되는 중간 검증 전압일 수 있다.

실시 예에서, 메모리 장치(100)는 제1 중간 프로그램 루프(iPL1)에서 제1 중간 프로그램 전압(ipgm1)을 이용하여 선택된 메모리 셀들의 문턱 전압을 상승 시킨 뒤, 중간 검증 전압(ivfy)을 이용하여 선택된 메모리 셀들의 문턱 전압을 식별할 수 있다.

메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 중간 검증 전압(ivfy)보다 낮으면 제2 중간 프로그램 루프(iPL2)를 수행할 수 있다. 메모리 장치(100)는 제2 중간 프로그램 루프(iPL2)에서 제1 중간 프로그램 전압(ipgm1)보다 중간 스탭 전압(△ipgm)만큼 큰 제2 중간 프로그램 전압(ipgm2)을 이용하여 선택된 메모리 셀들의 문턱 전압을 상승시킨 뒤, 중간 검증 전압(ivfy)을 이용하여 선택된 메모리 셀들의 문턱 전압을 식별할 수 있다. 메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 중간 검증 전압(ivfy)보다 낮으면 제1 내지 제2 중간 프로그램 루프들(iPL1~iPL2)과 동일하게 제3 중간 프로그램 루프(iPL3)를 수행할 수 있다. 실시 예에서, 선택된 메모리 셀들 각각의 문턱 전압이 중간 프로그램 상태들에 대응되는 문턱 전압으로 상승하면 중간 프로그램 동작은 종료될 수 있다.

중간 프로그램 전압의 크기는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식에 따라 결정될 수 있다. 중간 프로그램 전압의 크기는 중간 프로그램 루프가 수행된 횟수에 따라 중간 스텝 전압(△ipgm)만큼 증가할 수 있다.

메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 중간 프로그램 상태들에 대응되는 문턱 전압으로 상승하도록 복수의 중간 프로그램 루프들(iPL1~iPLn)을 수행할 수 있다.

메모리 장치(100)는 선택된 메모리 셀들에 대한 중간 프로그램 동작(inter pgm)을 수행한 뒤, 최종 프로그램 동작(final pgm)을 수행할 수 있다. 최종 프로그램 동작(final pgm)은 복수의 최종 프로그램 루프들(fPL1~fPLn)을 포함할 수 있다.

각 최종 프로그램 루프는 중간 프로그램 루프와 유사하게 선택된 워드라인에 최종 프로그램 전압(fpgm)을 인가하여 선택된 워드라인의 문턱 전압을 상승시키는 최종 프로그램 전압 인가 동작 및 선택된 워드라인에 메인 검증 전압(mvfy)을 인가하여 선택된 메모리 셀들의 문턱 전압이 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승하였는지 식별하는 메인 검증 동작을 포함할 수 있다. 실시 예에서, 메인 검증 전압(mvfy)은 도 4에 도시된 메인 검증 전압들(mvfy1~mvfy7) 중 어느 하나의 검증 전압일 수 있다. 메인 검증 전압(mvfy)은 선택된 메모리 셀들이 각각 상승해야할 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 메인 검증 전압일 수 있다.

실시 예에서, 메모리 장치(100)는 제1 최종 프로그램 루프(fPL1)에서, 제1 최종 프로그램 전압(fpgm1)을 이용하여 선택된 메모리 셀들의 문턱 전압을 상승시킨 뒤, 메인 검증 전압(mvfy)을 이용하여 선택된 메모리 셀들의 문턱 전압을 식별할 수 있다.

메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 메인 검증 전압(mvfy)보다 낮으면 제2 최종 프로그램 루프(fPL2)를 수행할 수 있다. 메모리 장치(100)는 제2 최종 프로그램 루프(fPL2)에서 제1 최종 프로그램 전압(fpgm1)보다 최종 스탭 전압(△fpgm)만큼 큰 제2 최종 프로그램 전압(fpgm2)을 이용하여 선택된 메모리 셀들의 문턱 전압을 상승시킨 뒤, 메인 검증 전압(mvfy)을 이용하여 선택된 메모리 셀들의 문턱 전압을 식별할 수 있다. 메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 메인 검증 전압(mvfy)보다 낮으면 제1 내지 제2 최종 프로그램 루프들(fPL1~fPL2)과 동일하게 제3 최종 프로그램 루프(fPL3)를 수행할 수 있다. 메모리 장치(100)는 선택된 메모리 셀들의 문턱 전압이 목표 프로그램 상태들에 대응되는 문턱 전압으로 상승하도록 복수의 최종 프로그램 루프들(fPL1~fPLn)을 수행할 수 있다. 실시 예에서, 선택된 메모리 셀들 각각의 문턱 전압이 목표 프로그램 상태들에 대응되는 문턱 전압으로 상승하면 최종 프로그램 동작은 종료될 수 있다.

최종 프로그램 전압의 크기는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식에 따라 결정될 수 있다. 최종 프로그램 전압의 크기는 최종 프로그램 루프가 수행된 횟수에 따라 최종 스텝 전압(△fpgm)만큼 증가할 수 있다. 최종 스텝 전압(△fpgm)의 크기는 중간 스텝 전압(△ipgm)보다 작을 수 있다. 즉, 최종 프로그램 동작에서 선택된 메모리 셀들의 문턱 전압이 상승하는 정도는 중간 프로그램 동작에서 선택된 메모리 셀들의 문턱 전압이 상승하는 정도보다 작을 수 있다.

도 6은 최종 프로그램 동작이 수행된 뒤, 변화되는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.

도 6에서, 그래프의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.

도 6을 참조하면, 최종 프로그램 동작을 수행한 뒤, 메모리 셀들의 문턱 전압 분포는 목표프로그램 상태들인 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1~PV7)에서 변화된 프로그램 상태들(var pgm states)인 소거 상태(E), 제1 내지 제7 프로그램 상태들(PV1'~PV7')로 변경될 수 있다.

메모리 셀들이 제1 내지 제7 프로그램 상태들(PV1~PV7) 각각에 대응되는 메인 검증 전압들(mvfy1~mvfy7)보다 높은 문턱 전압을 갖도록 최종 프로그램 동작을 수행하였지만, 일정 시간동안만 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응되는 문턱 전압을 유지하는 메모리 셀들이 상당수 존재할 수 있다. 이에 따라, 최종 프로그램 동작을 수행한 뒤, 메모리 셀들의 문턱 전압 분포는 메인 검증 전압 보다 낮은 문턱 전압을 갖는 메모리 셀들이 존재하는 변화된 프로그램 상태들(var pgm states)로 변경될 수 있다.

그리고, 최종 프로그램 동작을 수행한 뒤, 메모리 셀들의 문턱 전압 분포가 변경되는 정도는 상위 프로그램 상태일수록 클 수 있다. 구체적으로, 변화된 프로그램 상태들의 폭은 상위 프로그램 상태일수록 더 클 수 있다. 예를 들어, 변화된 제1 내지 제7 프로그램 상태들(PV1'~PV7') 중 변화된 제1 프로그램 상태의 폭(W1)이 가장 좁고, 변화된 제7 프로그램 상태의 폭(W2)이 가장 넓을 수 있다.

이에 따라, 메모리 장치(100)는 최종 프로그램 동작을 수행한 뒤, 메모리 셀들 중 목표 프로그램 상태에 대응되는 문턱 전압 또는 메인 검증 전압보다 문턱 전압이 낮아진 메모리 셀들의 문턱 전압을 상승시키기 위해 추가 프로그램 동작을 수행할 수 있다.

도 7은 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.

도 7에서, 그래프의 가로축은 시간(Time)을 나타내고, 그래프의 세로축은 워드라인에 인가되는 전압(V)을 나타낸다.

도 7을 참조하면, 메모리 장치(100)는 선택된 메모리 셀들에 대한 중간 프로그램 동작 및 최종 프로그램 동작을 수행한 뒤, 추가 프로그램 동작(extra pgm)을 수행할 수 있다. 추가 프로그램 동작(extra pgm)은 선택된 메모리 셀들 중 추가 검증 전압(evfy)보다 낮은 문턱 전압을 갖는 언더 셀들의 문턱 전압을 상승시키는 동작일 수 있다. 추가 검증 전압(evfy)의 크기는 최종 프로그램 동작의 메인 검증 동작에서 이용되는 메인 검증 전압과 같거나 낮은 전압일 수 있다.

추가 프로그램 동작(extra pgm)은 복수 회 수행될 수 있다. 실시 예에서, 추가 프로그램 동작이 n회 수행되는 경우 언더 셀들에 대한 제1 내지 제n 추가 프로그램 동작들(extra pgm 1~extra pgm n)이 수행될 수 있다.

제1 내지 제n 추가 프로그램 동작들(extra pgm 1~extra pgm n) 각각은 복수의 추가 프로그램 루프들(ePL1~ePLi)을 포함할 수 있다. 각 추가 프로그램 루프는 선택된 워드라인에 추가 프로그램 전압(epgm)을 인가하여 언더 셀들의 문턱 전압을 상승시키는 추가 프로그램 전압 인가 동작 및 선택된 워드라인에 추가 검증 전압(evfy)을 인가하여 언더 셀들의 문턱 전압을 식별하는 추가 검증 동작을 포함할 수 있다.

실시 예에서, 메모리 장치(100)는 제1 추가 프로그램 루프(ePL1)에서, 선택된 워드라인에 제1 추가 프로그램 전압(epgm1)을 인가한 뒤, 추가 검증 전압(evfy)을 인가하여 언더 셀들의 문턱 전압을 식별할 수 있다. 메모리 장치(100)는 언더 셀들의 문턱 전압이 추가 검증 전압(evfy)보다 낮으면 제2 추가 프로그램 루프(ePL2)를 수행할 수 있다.

메모리 장치는 제2 추가 프로그램 루프(ePL2)에서, 선택된 워드라인에 제1 추가 프로그램 전압(epgm1)보다 추가 스텝 전압(△epgm)만큼 큰 제2 추가 프로그램 전압(epgm2)을 인가한 뒤, 추가 검증 전압(evfy)을 인가하여 언더 셀들의 문턱 전압을 식별할 수 있다. 메모리 장치는 언더 셀들의 문턱 전압이 추가 검증 전압보다 낮으면 제1 내지 제2 추가 프로그램 루프들(ePL1~ePL2)과 동일하게 제3 추가 프로그램 루프(ePL3)를 수행할 수 있다.

추가 프로그램 전압의 크기는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP) 방식에 따라 결정될 수 있다. 추가 프로그램 전압의 크기는 추가 프로그램 루프가 수행된 횟수에 따라 추가 스텝 전압(△epgm)만큼 단계적으로 증가할 수 있다. 추가 스텝 전압(△epgm)의 크기는 도 5에 도시된 최종 스텝 전압(△fpgm) 및 중간 스텝 전압(△ipgm)보다 클 수 있다.

메모리 장치(100)는 최종 프로그램 동작을 수행 한 뒤, 최종 스텝 전압(△fpgm) 및 중간 스텝 전압(△ipgm)보다 큰 추가 스텝 전압(△epgm)에 따라 상승되는 추가 프로그램 전압으로 언더 셀들의 문턱 전압을 빠르게 상승시킬 수 있다.

실시 예에서, 메모리 장치(100)는 i회의 추가 프로그램 루프들을 포함하는 제1 추가 프로그램 동작(extra pgm 1)을 수행할 수 있다. 추가 프로그램 동작에서 추가 스텝 전압(△epgm)의 크기는 최종 스텝 전압(△fpgm) 및 중간 스텝 전압(△ipgm)보다 크므로 추가 프로그램 동작에 포함된 추가 프로그램 루프들의 수는 중간 프로그램 동작에 포함된 중간 프로그램 루프들의 수 및 최종 프로그램 동작에 포함된 최종 프로그램 루프들의 수보다 적을 수 있다.

메모리 장치(100)는 언더 셀들의 문턱 전압이 추가 검증 전압(evfy)보다 높아지도록 제1 추가 프로그램 동작(extra pgm 1)과 동일하게 제2 내지 제n 추가 프로그램 동작들(extra pgm 2 ~ extra pgm n)을 수행할 수 있다.

도 8은 추가 검증 전압을 이용한 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.

도 8에 도시된 그래프들의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.

도 8의 그래프들에 도시된 메모리 셀들의 문턱 전압 분포는 도 6에서 변화된 제1 내지 제7 프로그램 상태들(PV1'~PV7') 중 어느 하나의 변화된 프로그램 상태(PV')를 나타낸다. 도 8의 상단 그래프는 최종 프로그램 동작을 수행한 뒤, 변화된 메모리 셀들의 문턱 전압 분포일 수 있다. 도 8의 중단 그래프는 추가 프로그램 동작을 i회 수행한 메모리 셀들의 문턱 전압 분포일 수 있다. 도 8의 하단 그래프는 추가 프로그램 동작을 n회 수행한 메모리 셀들의 문턱 전압 분포일 수 있다.

도 8을 참조하면, 메모리 장치(100)는 최종 프로그램 동작에서 이용된 메인 검증 전압(mvfy)보다 낮은 추가 검증 전압(evfy)을 이용하여 추가 검증 전압(evfy)보다 문턱 전압이 낮은 언더 셀들에 대한 추가 프로그램 동작을 수행할 수 있다. 실시 예에서, 메인 검증 전압(mvfy)은 각 변화된 프로그램 상태에 대응되는 메인 검증 전압일 수 있다. 예를 들어, 변화된 프로그램 상태(PV')가 제7 프로그램 상태(PV7')인 경우 메인 검증 전압(mvfy)은 제7 메인 검증 전압(mvfy7)일 수 있고, 추가 검증 전압(evfy)은 제7 메인 검증 전압(mvfy7)보다 작은 전압일 수 있다.

실시 예에서, 도 8의 왼쪽 상단 그래프를 참조하면, 메모리 장치(100)는 언더 셀들의 문턱 전압이 추가 검증 전압(efvy)보다 높아지도록 언더 셀들에 대한 추가 프로그램 동작을 수행할 수 있다. 구체적으로, 메모리 장치(100)는 추가 프로그램 동작시 선택된 워드라인에 추가 프로그램 전압을 인가하는 동안 추가 검증 전압(efvy)보다 낮은 문턱 전압을 갖는 언더 셀들에 연결된 비트라인들에는 프로그램 허용 전압을 인가하고, 추가 검증 전압(efvy)보다 높은 문턱 전압을 갖는 메모리 셀들에 연결된 비트라인들에는 프로그램 금지 전압을 인가할 수 있다. 실시 예에서, 메모리 장치(100)는 언더 셀들에 대한 추가 프로그램 동작을 i회 수행할 수 있다.

실시 예에서, 도 8의 왼쪽 중단 그래프를 참조하면, 추가 프로그램 동작을 i회를 수행한 뒤에도 추가 검증 전압(evfy)보다 낮은 문턱 전압을 갖는 언더 셀들이 아직 존재할 수 있다. 이후, 메모리 장치(100)는 추가 프로그램 동작을 추가적으로 수행할 수 있다.

실시 예에서, 도 8의 왼쪽 하단 그래프를 참조하면, 추가 프로그램 동작을 n회 수행한 뒤에는 추가 검증 전압(evfy)보다 낮은 문턱 전압을 갖는 언더 셀들이 존재하지 않을 수 있다. 이에 따라, 메모리 장치(100)는 추가 프로그램 동작의 수행을 종료할 수 있다.

실시 예에서, 도 8의 오른쪽 상단, 중단 및 하단 그래프를 참조하면, 메모리 장치(100)는 추가 프로그램 동작이 수행된 횟수가 증가함에 따라 추가 검증 전압(evfy)의 크기를 증가시킬 수 있다. 실시 예에서, 추가 프로그램 동작이 n회 수행되는 경우 제n 추가 프로그램 동작(extra pgm n)에서 이용되는 추가 검증 전압(evfy'')의 크기는 메인 검증 전압(mvfy)의 크기와 같아질 수 있다.

메모리 장치(100)는 각 추가 프로그램 동작마다 메모리 셀들 중 일정 비율의 메모리 셀들을 언더 셀들로 식별하고, 언더 셀들에 대한 추가 프로그램 동작을 수행하도록 추가 검증 전압의 크기를 증가시킬 수 있다. 구체적으로, 도 8의 오른쪽 상단 그래프에서 추가 검증 전압(evfy)보다 낮은 문턱 전압을 갖는 언더 셀의 개수, 도 8의 오른쪽 중단 그래프에서 추가 검증 전압(evfy')보다 낮은 문턱 전압을 갖는 언더 셀의 개수 및 도 8의 오른쪽 하단 그래프에서 추가 검증 전압(evfy'')보다 낮은 문턱 전압을 갖는 언더 셀의 개수는 동일할 수 있다.

실시 예에서, 메모리 장치(100)는 언더 셀들이 속하는 프로그램 상태들 중 임계 프로그램 상태보다 높은 프로그램 상태를 목표 프로그램 상태로 갖는 언더 셀들에 대해서만 추가 프로그램 동작을 수행할 수 있다. 최종 프로그램 동작을 수행한 뒤, 메모리 셀들의 문턱 전압 분포가 변화되는 정도는 상위 프로그램 상태일수록 증가하므로, 메모리 장치(100)는 임계 프로그램 상태인 상위 프로그램 상태들에 속하는 언더 셀들에 대해서만 추가 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)는 임계 프로그램 상태가 제4 프로그램 상태인 경우 제5 내지 제7 프로그램 상태에 속하는 언더 셀들에 대해서만 추가 프로그램 동작을 수행할 수 있다.

도 9는 추가 검증 전압 및 프리 검증 전압을 이용한 메모리 장치의 추가 프로그램 동작을 설명하기 위한 도면이다.

도 9에 도시된 그래프들의 가로축은 메모리 셀들의 문턱 전압(Vth)을 나타내고, 그래프의 세로축은 메모리 셀들의 개수(# of cells)를 나타낸다.

도 9의 그래프들에 도시된 메모리 셀들의 문턱 전압 분포는 도 6에서 변화된 제1 내지 제7 프로그램 상태들(PV1'~PV7') 중 어느 하나의 변화된 프로그램 상태(PV')를 나타낸다.

도 9를 참조하면, 메모리 장치(100)는 추가 프로그램 동작시 메인 검증 전압(mvfy), 추가 검증 전압(evfy) 및 추가 검증 전압보다 낮은 프리 검증 전압(fvfy)을 이용하여 식별된 언더 셀들의 문턱 전압에 따라 언더 셀들의 문턱 전압이 상승하는 정도를 조절할 수 있다.

도 9의 상단 그래프를 참조하면, 제1 셀(cell1)의 문턱 전압은 프리 검증 전압(fvfy)보다 낮을 수 있다. 제2 셀(cell2)의 문턱 전압은 프리 검증 전압(fvfy)보다 높고 추가 검증 전압(evfy)보다 낮을 수 있다. 제3 셀(cell3)의 문턱 전압은 추가 검증 전압(evfy)보다 높고 메인 검증 전압(mvfy)보다 낮을 수 있다.

실시 예에서, 제1 셀(cell1) 및 제2 셀(cell2)은 추가 검증 전압(evfy)보다 문턱 전압이 낮으므로 추가 프로그램 동작을 수행해야할 언더 셀일 수 있다. 제1 셀(cell1)은 제2 셀(cell2)보다 문턱 전압이 낮으므로, 추가 프로그램 동작시 제2 셀(cell2)보다 문턱 전압이 많이 상승해야 할 수 있다. 이에 따라, 메모리 장치(100)는 추가 프로그램 동작시 제2 셀(cell2)에 연결된 비트라인에 프로그램 허용 전압을 인가할 수 있다. 실시 예에서, 프로그램 허용 전압은 접지 전압일 수 있다.

실시 예에서, 제2 셀(cell2)은 제1 셀(cell1)보다 문턱 전압이 높으므로, 추가 프로그램 동작시 제1 셀(cell1)보다 문턱 전압이 적게 상승해야할 수 있다. 이에 따라, 메모리 장치(100)는 추가 프로그램 동작시 제2 셀(cell2)에 연결된 비트라인에 프로그램 제어 전압을 인가할 수 있다. 실시 예에서, 프로그램 제어 전압은 접지 전압보다 크고 전원 전압보다 작을 수 있다.

실시 예에서, 제3 셀(cell3)은 추가 검증 전압보다 문턱 전압이 높으므로 언더 셀이 아닐 수 있다. 즉, 제3 셀(cell3)은 언더 셀이 아니므로 추가 프로그램 동작시 문턱 전압이 상승하지 않아야 할 수 있다. 이에 따라, 메모리 장치(100)는 추가 프로그램 동작시 제3 셀(cell3)에 연결된 비트라인에는 프로그램 금지 전압을 인가할 수 있다. 실시 예에서, 프로그램 금지 전압은 전원 전압일 수 있다.

메모리 장치(100)는 추가 프로그램 동작시 추가 검증 전압(evfy) 및 프리 검증 전압(fvfy)을 기초로 식별된 언더 셀들의 문턱 전압에 따라 비트라인에 인가하는 전압을 다르게 설정할 수 있다. 메모리 장치(100)는 추가 검증 전압(evfy) 및 프리 검증 전압(fvfy)을 이용하여 추가 프로그램 동작을 복수 회 수행할 수 있다. 실시 예에서, 추가 프로그램 동작을 n회 수행한 뒤, 추가 검증 전압(evfy)보다 낮은 문턱 전압을 갖는 언더 셀들이 존재하지 않으면 추가 프로그램 동작은 종료될 수 있다.

도 10은 메모리 장치의 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작이 수행되는 순서를 설명하기 위한 도면이다.

도 10에서는 도 3을 참조하여 설명하도록 한다. 메모리 장치(100)는 도 10에 도시된 순서에 따라 중간 프로그램 동작(inter pgm), 최종 프로그램 동작(final pgm) 및 추가 프로그램 동작(extra pgm)을 수행할 수 있다.

도 3 및 도 10을 참조하면, 하나의 워드라인에 연결된 메모리 셀들 중 서로 다른 드레인 선택 라인에 의해 선택되는 메모리 셀들은 서로 다른 물리 페이지를 구성할 수 있다. 예를 들어, 제1 워드라인(WL1)에 연결되고, 제1 드레인 선택 라인(DSL1)에 의해 선택되는 제1 내지 제4 메모리 셀들은 제1 물리 페이지(PG1)를 구성할 수 있다. 그리고, 제1 워드라인(WL1)에 연결되고, 제2 드레인 선택 라인(DSL2)에 의해 선택되는 제5 내지 제8 메모리 셀들은 제2 물리 페이지(PG2)를 구성할 수 있다. 이와 동일하게, 제2 내지 제4 워드라인들(WL2~WL4)에 연결된 메모리 셀들은 드레인 선택 라인에 의해 서로 다른 물리 페이지로 구분될 수 있다.

먼저, 메모리 장치(100)는 제1 워드라인(WL1)에 포함된 제1 내지 제2 물리 페이지들(PG1~PG2)에 대한 중간 프로그램 동작 및 제2 워드라인(WL2)에 포함된 제3 내지 제4 물리 페이지들(PG3~PG4)에 대한 중간 프로그램 동작을 순차적으로 수행할 수 있다. 이후, 메모리 장치(100)는 제1 물리 페이지(PG1)에 대한 최종 프로그램 동작 및 추가 프로그램 동작과 제2 물리 페이지(PG2)에 대한 최종 프로그램 동작 및 추가 프로그램 동작을 순차적으로 수행할 수 있다. 실시 예에서, 추가 프로그램 동작은 복수 회 수행될 수 있다. 중간 프로그램 동작 및 최종 프로그램 동작은 워드라인간의 간섭으로 메모리 셀들의 문턱 전압이 변동되는 것을 최소화하기 위해 제1 내지 제2 워드라인들(WL1~WL2)이 번갈아 선택되면서 수행될 수 있다.

이후, 메모리 장치는 제3 워드라인(WL3)에 포함된 제5 내지 제6 물리 페이지들(PG5~PG6)에 대한 중간 프로그램 동작을 순차적으로 수행한 뒤, 제2 워드라인(WL2)에 포함된 제3 물리 페이지(PG3)에 대한 최종 프로그램 동작 및 추가 프로그램 동작을 수행하고, 제4 물리 페이지(PG4)에 대한 최종 프로그램 동작 및 추가 프로그램 동작을 순차적으로 수행할 수 있다.

이와 동일하게, 메모리 장치(100)는 제4 워드라인(WL4)에 포함된 제7 내지 제8 물리 페이지들(PG7~PG8)에 대한 중간 프로그램 동작을 수행한 뒤, 제3 워드라인(WL3)에 포함된 제5 내지 제6 물리 페이지들(PG5~PG6)에 대한 최종 프로그램 동작 및 추가 프로그램 동작이 각각 수행될 수 있다.

이후, 모든 물리 페이지들에 대한 중간 프로그램 동작이 수행되면 마지막 워드라인인 제4 워드라인(WL4)에 포함된 제7 내지 제8 물리 페이지들에(PG7~PG8) 대한 최종 프로그램 동작 및 추가 프로그램 동작이 각각 수행될 수 있다.

도 11은 메모리 장치의 중간 프로그램 동작, 최종 프로그램 동작 및 추가 프로그램 동작을 설명하기 위한 순서도이다.

도 11을 참조하면, 단계 S1101에서, 메모리 장치(100)는 제1 워드라인에 연결된 제1 메모리 셀들에 대한 중간 프로그램 동작을 수행할 수 있다. 중간 프로그램 동작은 메모리 셀들의 문턱 전압을 중간 프로그램 상태들 중 어느 하나의 중간 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작일 수 있다.

단계 S1103에서, 메모리 장치(100)는 제2 워드라인에 연결된 제2 메모리 셀들에 대한 중간 프로그램 동작을 수행할 수 있다.

단계 S1105에서, 메모리 장치(100)는 제1 워드라인에 연결된 제1 메모리 셀들에 대한 최종 프로그램 동작을 수행할 수 있다. 최종 프로그램 동작은 메모리 셀들의 문턱 전압을 저장될 데이터에 따라 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작일 수 있다.

단계 S1107에서, 메모리 장치(100)는 제1 메모리 셀들 중 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행할 수 있다. 추가 검증 전압의 크기는 최종 프로그램 동작에서 이용된 메인 검증 전압과 같거나 작은 전압일 수 있다. 실시 예에서, 추가 프로그램 동작은 복수 회 수행될 수 있다.

50: 메모리 시스템
100: 메모리 장치
140: 프로그램 동작 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (22)

1. 메모리 셀들;
   상기 메모리 셀들에 대한 중간 프로그램 동작 및 최종 프로그램 동작을 수행하는 주변 회로; 및
   상기 최종 프로그램 동작을 수행한 뒤, 상기 메모리 셀들 중 상기 최종 프로그램 동작에서 이용된 메인 검증 전압보다 낮은 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
2. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
   상기 메모리 셀들에 대한 상기 최종 프로그램 동작을 수행하기 전에 상기 메모리 셀들과 다른 워드라인에 연결된 메모리 셀들에 대한 상기 중간 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 메모리 장치.
3. 제1 항에 있어서, 상기 추가 프로그램 동작은,
   복수의 추가 프로그램 루프들을 포함하고,
   상기 복수의 추가 프로그램 루프들 각각은,
   추가 프로그램 전압을 이용하여 상기 언더 셀들의 문턱 전압을 상승시키는 추가 프로그램 전압 인가 동작 및 상기 추가 검증 전압을 이용하여 상기 언더 셀들의 문턱 전압을 식별하는 추가 검증 동작을 포함하는 메모리 장치.
4. 제3 항에 있어서, 상기 추가 검증 전압의 크기는,
   상기 추가 프로그램 동작이 수행된 횟수를 기초로 증가하는 메모리 장치.
5. 제3 항에 있어서, 상기 추가 프로그램 전압의 크기는,
   상기 복수의 추가 프로그램 루프들이 수행된 횟수를 기초로 추가 스텝 전압만큼 증가하는 메모리 장치.
6. 제4 항에 있어서, 상기 추가 스텝 전압의 크기는,
   상기 최종 프로그램 동작에서 이용되는 최종 프로그램 전압이 증가하는 크기보다 큰 메모리 장치.
7. 제1 항에 있어서, 상기 중간 프로그램 동작은,
   상기 메모리 셀들의 문턱 전압을 중간 프로그램 상태들 중 어느 하나의 중간 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작인 메모리 장치.
8. 제1 항에 있어서, 상기 최종 프로그램 동작은,
   상기 메모리 셀들의 문턱 전압을 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 동작인 메모리 장치.
9. 제8 항에 있어서, 상기 언더 셀들은,
   상기 목표 프로그램 상태들 중 임계 프로그램 상태보다 높은 프로그램 상태를 목표 프로그램 상태로 갖는 메모리 셀들인 메모리 장치.
10. 제1 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 추가 프로그램 동작시 상기 언더 셀들에 연결된 워드라인에 추가 프로그램 전압을 인가하는 동안 상기 언더 셀들 중 상기 추가 검증 전압보다 낮은 프리 검증 전압보다 높은 문턱 전압을 갖는 제1 메모리 셀에 연결된 비트라인에 접지 전압보다 큰 프로그램 제어 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
11. 제10 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 워드라인에 상기 추가 프로그램 전압을 인가하는 동안 상기 언더 셀들 중 상기 프리 검증 전압보다 낮은 문턱 전압을 갖는 제2 메모리 셀에 연결된 비트라인에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
12. 제1 항에 있어서, 상기 추가 프로그램 동작은,
    상기 언더 셀들의 문턱 전압이 상기 추가 검증 전압보다 높아지도록 복수 회 수행되는 메모리 장치.
13. 제1 워드라인에 연결된 제1 메모리 셀들에 대한 중간 프로그램 동작을 수행하는 단계;
    제2 워드라인에 연결된 제2 메모리 셀들에 대한 상기 중간 프로그램 동작을 수행하는 단계;
    상기 제1 메모리 셀들에 대한 최종 프로그램 동작을 수행하는 단계; 및
    상기 제1 메모리 셀들 중 상기 최종 프로그램 동작에서 이용된 메인 검증 전압보다 낮은 추가 검증 전압보다 낮은 문턱 전압을 갖는 언더 셀들에 대한 추가 프로그램 동작을 수행하는 단계;를 포함하는 메모리 장치의 동작 방법.
14. 제13 항에 있어서, 상기 추가 프로그램 동작은,
    복수의 추가 프로그램 루프들을 포함하고,
    상기 복수의 추가 프로그램 루프들 각각은,
    추가 프로그램 전압을 이용하여 상기 언더 셀들의 문턱 전압을 상승시키는 추가 프로그램 전압 인가 동작 및 상기 추가 검증 전압을 이용하여 상기 언더 셀들의 문턱 전압을 식별하는 추가 검증 동작을 포함하는 메모리 장치의 동작 방법.
15. 제14 항에 있어서, 상기 추가 프로그램 전압의 크기는,
    상기 복수의 추가 프로그램 루프들이 수행된 횟수를 기초로 추가 스텝 전압만큼 증가하는 메모리 장치의 동작 방법.
16. 제15 항에 있어서, 상기 중간 프로그램 동작은,
    복수의 중간 프로그램 루프들을 포함하고,
    상기 중간 프로그램 동작에서 이용되는 중간 프로그램 전압의 크기는,
    상기 복수의 중간 프로그램 루프들이 수행된 횟수를 기초로 중간 스텝 전압만큼 증가하는 메모리 장치의 동작 방법.
17. 제16 항에 있어서, 상기 추가 스텝 전압의 크기는,
    상기 중간 스텝 전압보다 큰 메모리 장치의 동작 방법.
18. 제16 항에 있어서, 상기 복수의 추가 프로그램 루프들이 수행되는 횟수는,
    상기 복수의 중간 프로그램 루프들이 수행되는 횟수보다 적은 메모리 장치의 동작 방법.
19. 메모리 셀들;
    상기 메모리 셀들의 문턱 전압을 중간 프로그램 상태들 중 어느 하나 중간 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 중간 프로그램 동작 및 상기 메모리 셀들의 문턱 전압을 목표 프로그램 상태들 중 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압으로 상승시키는 최종 프로그램 동작을 수행하는 주변 회로; 및
    상기 최종 프로그램 동작을 수행한 뒤, 상기 메모리 셀들 중 상기 어느 하나의 목표 프로그램 상태에 대응되는 문턱 전압보다 문턱 전압이 낮아진 언더 셀들의 문턱 전압을 상승시키는 추가 프로그램 동작들을 수행하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부;를 포함하는 메모리 장치.
20. 제19 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 추가 프로그램 동작시 상기 메모리 셀들에 연결된 워드라인에 추가 프로그램 전압을 인가하는 동안 상기 언더 셀들에 각각 연결된 비트라인들에 프로그램 허용 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
21. 제19 항에 있어서, 상기 프로그램 동작 제어부는,
    상기 추가 프로그램 동작시 상기 메모리 셀들에 연결된 워드라인에 추가 프로그램 전압을 인가하는 동안 상기 메모리 셀들 중 상기 언더 셀들을 제외한 메모리 셀들에 각각 연결된 비트라인들에 프로그램 금지 전압을 인가하도록 상기 주변 회로를 제어하는 메모리 장치.
22. 제19 항에 있어서,
    상기 추가 프로그램 동작들 각각에서 문턱 전압이 상승하는 상기 언더 셀들의 개수는 동일한 메모리 장치.

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