CN116844610A - 存储器设备及其操作方法 - Google Patents

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Abstract

本文提供了存储器设备及其操作方法。该存储器设备可以包括：存储器单元串，包括与多条字线耦合的多个存储器单元；外围电路，被配置为执行将操作电压施加到被选择的字线的操作，并且将通过电压施加到多条字线之中的未被选择的字线的操作；以及操作控制器，被配置为控制外围电路以在操作已被执行之后执行放电操作，该放电操作从相对于存储器单元串位于中心部分的至少一条中心字线，到多条字线之中相对于存储器单元串而位于最外部分、与选择线相邻的字线，依次降低多条字线的电压。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2022年3月25日在韩国知识产权局提交的韩国专利申请号10-2022-0037659的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开的各种实施例涉及电子设备，并且更具体地涉及存储器设备和操作该存储器设备的方法。
背景技术
存储器设备是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储设备。存储器设备被大体上分类为易失性存储器设备和非易失性存储器设备。
易失性存储器设备是其中所存储的数据在电源中断时丢失的存储器设备。易失性存储器设备的代表性示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器设备是即使在电源中断时也保留所存储的数据的存储器设备。非易失性存储器设备的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变式RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。快闪存储器被大致分类为NOR型和NAND型。
发明内容
本公开的一个实施例可以提供一种存储器设备。该存储器设备可以包括：存储器单元串，包括与多条字线耦合的多个存储器单元；外围电路，被配置为执行将操作电压施加到多条字线之中的被选择的字线的操作，以及将通过电压施加到多条字线之中的未被选择的字线的操作；以及操作控制器，被配置为控制外围电路以在操作已被执行之后执行放电操作，放电操作从多条字线之中相对于存储器单元串而位于中心部分的至少一条中心字线，到多条字线之中相对于存储器单元串而位于最外部分、与选择线相邻的字线，依次降低多条字线的电压。
本公开的一个实施例可以提供一种操作存储器设备的方法。该方法可以包括：将操作电压施加到与存储器单元串中包括的多个存储器单元耦合的多条字线之中的被选择的字线；执行将通过电压施加到多条字线之中的未被选择的字线的操作；以及在操作已被执行之后，执行放电操作，放电操作从多条字线之中相对于存储器单元串而位于中心部分的至少一条中心字线，到多条字线之中相对于存储器单元串而位于最外部分、与选择线相邻的字线，依次降低多条字线的电压。
附图说明
图1是图示了包括根据本公开的一个实施例的存储器设备的存储器系统的图。
图2是图示了图1的存储器设备的结构的图。
图3是图示了图2的多个存储器块BLK1至BLKz中的任一个存储器块的结构的图。
图4是图示了基于存储器设备的编程操作的存储器单元的阈值电压分布的图。
图5是图示了存储器设备的读取操作的图。
图6是图示了在编程操作和读取操作中改变的通道电位的图。
图7是图示了根据本公开的一个实施例的放电操作的图。
图8是图示了根据本公开的一个实施例的放电操作的第一实施例的图。
图9是图示了根据本公开的一个实施例的放电操作的第二实施例的图。
图10是图示了根据本公开的一个实施例的放电操作的第三实施例的图。
图11是图示了根据本公开的一个实施例的放电操作的流程图。
图12是图示了应用了根据本公开的一个实施例的存储器系统的存储器卡系统的框图。
图13是图示了应用了根据本公开的一个实施例的存储器系统的固态驱动(SSD)系统的框图。
图14是图示了应用了根据本公开的一个实施例的存储器系统的用户系统的框图。
具体实施方式
在本说明书或本申请中介绍的本公开的实施例中的具体结构或功能描述被例示以描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式来实现，并且不应被解释为限于说明书或申请中描述的实施例。
本公开的各种实施例涉及能够在字线放电操作期间改进负升压的存储器设备，以及操作该存储器设备的方法。
图1是图示了包括根据本公开的一个实施例的存储器设备的存储器系统的图。
参考图1，存储器系统50可以包括存储器设备100和存储器控制器200。存储器系统50可以是在主机300的控制下存储数据的设备，主机300诸如为移动电话、智能电话、MP3播放器、笔记本计算机、台式计算机、游戏机、电视、平板计算机或车载信息娱乐系统。
存储器系统50可以基于用于与主机300通信的方案的主机接口而被制造为各种类型的存储设备中的任一种存储设备。例如，存储器系统50可以被实现为各种类型的存储设备中的任一种存储设备，例如，固态磁盘(SSD)、多媒体卡(诸如，MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或micro-MMC、安全数字卡(诸如SD、mini-SD或micro-SD)、通用串行总线(USB)存储设备、通用快闪存储(UFS)设备、个人计算机存储器卡国际协会(PCMCIA)卡型存储设备、外围组件互连(PCI)卡型存储设备、PCI express(PCI-E)卡型存储设备、紧凑型快闪(CF)卡、智能媒体卡和记忆棒。
存储器系统50可以被制造为各种类型的封装形式中的任一种封装形式。例如，存储器系统50可以被制造为各种封装形式中的任一种封装形式，诸如叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100可以基于存储器控制器200来操作。存储器设备100可以包括存储器单元阵列(未图示)，存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每个存储器单元可以被实现为能够存储一位数据的单级单元(SLC)、能够存储两位数据的多级单元(MLC)、能够存储三位数据的三级单元(TLC)或者能够存储四位数据的四级单元(QLC)。
存储器单元阵列(未图示)可以包括多个存储器块。每个存储器块可以包括多个存储器单元。单个存储器块可以包括多个页。在一个实施例中，页可以是数据被存储在存储器设备100中或者被存储在存储器设备100中的数据被读取的单位。存储器块可以是擦除数据的单位。
在一个实施例中，存储器设备100可以被实现为双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND快闪存储器、垂直NAND快闪存储器、NOR快闪存储器设备、电阻式RAM(RRAM)、相变式RAM(PRAM)、磁阻式RAM(MRAM)、铁电式RAM(FRAM)或自旋转移矩RAM(STT-RAM)。在本说明书中，为了便于描述，基于存储器设备100是NAND快闪存储器的假设而进行描述。
存储器设备100可以从存储器控制器200接收命令和地址，并且可以访问通过地址选择的存储器单元阵列的区域。存储器设备100可以在通过地址选择的区域上执行通过命令指示的操作。例如，存储器设备100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在写入操作期间，存储器设备100可以将数据编程到通过地址选择的区域。在读取操作期间，存储器设备100可以从通过地址选择的区域读取数据。在擦除操作期间，存储器设备100可以擦除通过地址选择的区域中所存储的数据。
在一个实施例中，存储器设备100可以包括操作控制器140。
操作控制器140可以控制对存储器单元执行的编程操作和读取操作。编程操作可以是将数据存储在存储器单元中的操作。详细地，编程操作可以是基于待被存储在存储器单元中的数据来增加存储器单元的阈值电压的操作。当编程操作被执行时，存储器单元中的每个存储器单元可以具有与多个编程状态中的任一个编程状态相对应的阈值电压。多个编程状态可以基于一个存储器单元中所存储的数据位的数目来指定。例如，当数据根据三位数据被存储在一个存储器单元中的三级单元(TLC)方案来编程时，多个编程状态可以指示擦除状态和第一至第七编程状态。在编程操作已被执行之后，存储器单元的阈值电压可以基于待被存储在存储器单元中的数据来确定。基于待被存储在对应存储器单元中的数据，存储器单元中的每个存储器单元可以将多个编程状态中的任一个编程状态作为目标编程状态。
在一个实施例中，编程操作可以包括多个编程循环。每个编程循环可以包括编程电压施加操作和验证操作。编程电压施加操作可以是通过使用编程电压来增加存储器单元的阈值电压的操作。验证操作可以是通过使用验证电压来识别每个存储器单元的阈值电压是否已达到与目标编程状态相对应的阈值电压的操作。
在一个实施例中，读取操作可以是将读取电压施加到与存储器单元耦合的字线，并且感测存储器单元中所存储的数据的操作。读取操作可以是获取存储器单元中所存储的数据的操作。由于存储器单元的阈值电压是基于所存储的数据来确定的，因此读取操作可以是在多个编程状态之中识别与存储器单元的阈值电压相对应的编程状态的操作。例如，当存储器单元根据TLC方案而被编程时，七个读取电压可以被施加以识别擦除状态和第一至第七编程状态中的哪一个状态对应于存储器单元的阈值电压中的每个阈值电压。
在一个实施例中，操作控制器140可以控制编程操作和读取操作中的每个操作中包括的放电操作。放电操作可以是降低字线电压的操作。例如，操作控制器140可以在编程操作和读取操作期间执行将施加到多条字线的电压降低到接地电压的放电操作。详细地，操作控制器140可以在编程操作期间将施加到多条字线的编程电压、验证电压、验证通过电压和编程通过电压降低到接地电压。操作控制器140可以在读取操作期间将施加到多条字线的读取电压和读取通过电压降低到接地电压。
存储器控制器200可以控制存储器系统50的整体操作。
当电力被施加到存储器系统50时，存储器控制器200可以运行固件(FW)。当存储器设备100是快闪存储器设备时，固件(FW)可以包括：主机接口层(HIL)，控制与主机300的通信；快闪转译层(FTL)，控制主机300和存储器设备100之间的通信；以及快闪接口层(FIL)，控制与存储器设备100的通信。
在一个实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转译为物理块地址(PBA)，物理块地址指示被包括在存储器设备100中并且待存储数据的存储器单元的地址。在本说明书中，术语“逻辑块地址(LBA)”和“逻辑地址”可以互换使用。在本说明书中，术语“物理块地址(PBA)”和“物理地址”可以互换使用。
存储器控制器200可以控制存储器设备100，以便响应于从主机300接收的请求而执行写入操作、读取操作或擦除操作。在写入操作期间，存储器控制器200可以向存储器设备100提供写入命令、物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器设备100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器设备100提供擦除命令和物理块地址。
在一个实施例中，不论是否接收到来自主机300的请求，存储器控制器200可以自主地生成命令、地址和数据，并且存储器控制器200可以将命令、地址和数据发送到存储器设备100。例如，存储器控制器200可以向存储器设备100提供执行损耗均衡、读取回收、垃圾收集等所涉及的读取操作和写入操作所需的命令、地址和数据。
在一个实施例中，存储器控制器200可以控制至少两个存储器设备100。在这种情况下，存储器控制器200可以通过交错方案来控制存储器设备100，以改进操作性能。交错方案可以是用于控制存储器设备100以使至少两个存储器设备100的操作彼此重叠的方案。
主机300可以通过使用各种通信方法中的至少一种通信方法来与存储器系统50通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行连接式SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI Express(PCIe)、非易失性存储器express(NVMe)、通用快闪存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
图2是图示了图1的存储器设备的结构的图。
参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可以包括多个存储器块BLKl至BLKz。多个存储器块BLK1至BLKz可以通过行线RL而被耦合到地址解码器121。存储器块BLK1至BLKz可以通过位线BL1至BLm而被耦合到页缓冲器组123。存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。在多个存储器单元之中，与同一字线耦合的存储器单元被定义为一个页。换言之，存储器单元阵列110可以包括多个页。在本公开的一个实施例中，存储器单元阵列110中包括的存储器块BLK1至BLKz中的每个存储器块可以包括多个虚设单元。对于虚设单元，一个或多个虚设单元可以被串联耦合在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器设备100的存储器单元中的每个存储器单元可以被实现为能够存储一位数据的单级单元(SLC)、能够存储两位数据的多级单元(MLC)、能够存储三位数据的三级单元(TLC)或者能够存储四位数据的四级单元(QLC)。
外围电路120可以驱动存储器单元阵列110。在一个示例中，外围电路120可以驱动存储器单元阵列110，以便在控制逻辑130的控制下执行编程操作、读取操作和擦除操作。在其他示例中，外围电路120可以将各种驱动电压Vop施加到行线RL和位线BL1至BLm，或者可以在控制逻辑130的控制下将所施加的电压放电。
外围电路120可以包括地址解码器121、电压生成器122、页缓冲器组123、数据输入/输出电路124和感测电路125。
地址解码器121可以通过行线RL而被耦合到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一个实施例，字线可以包括普通字线和伪字线。根据一个实施例，行线RL还可以包括管道选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收地址。
地址解码器121可以对所接收的地址之中的块地址进行解码。地址解码器121可以根据经解码的块地址来选择存储器块BLK1至BLKz中的至少一个。地址解码器121可以对所接收的地址之中的行地址RADD进行解码。地址解码器121可以通过根据所解码的行地址RADD而将电压生成器122提供的电压施加到至少一条字线的方式选择被选择的存储器块的至少一条字线。
在编程操作期间，地址解码器121可以将编程电压施加到被选择的字线，并且可以将具有比编程电压更低的电压电平的通过电压施加到未被选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选择的字线，并且可以将具有比验证电压更高的电压电平的验证通过电压施加到未被选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到被选择的字线，并且可以将具有比读取电压更高的电压电平的读取通过电压施加到未被选择的字线。
存储器设备100的擦除操作可以以存储器块单位执行。在擦除操作期间，输入到存储器设备100的地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并且根据经解码的块地址来选择一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到与被选择的存储器块耦合的字线。
地址解码器121可以对所接收的地址ADDR之中的列地址进行解码。经解码的列地址可以被传送到页缓冲器组123。在一个实施例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
电压生成器122可以通过使用提供给存储器设备100的外部电源电压来生成多个驱动电压Vop。电压生成器122可以在控制逻辑130的控制下操作。
在一个实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压可以被用作存储器设备100的驱动电压。
在一个实施例中，电压生成器122可以响应于操作信号OPSIG而生成用于编程、读取和擦除操作的各种驱动电压Vop。电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个驱动电压Vop。电压生成器122可以生成存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个编程通过电压、多个读取电压以及多个读取通过电压。
电压生成器122可以包括多个泵浦电容器，多个泵浦电容器接收内部电源电压来生成具有各种电压电平的多个驱动电压Vop，并且可以通过在控制逻辑130的控制下选择性地启用多个泵浦电容器的方式生成多个驱动电压Vop。
所生成的驱动电压Vop可以通过地址解码器121提供给存储器单元阵列110。
页缓冲器组123包括第一至第m页缓冲器PBl至PBm。第一至第m页缓冲器PB1至PBm分别通过第一至第m位线BL1至BLm耦合到存储器单元阵列110。第一至第m页缓冲器PB1至PBm在控制逻辑130的控制下操作。
第一至第m页缓冲器PBl至PBm可以向数据输入/输出电路124发送数据DATA，从数据输入/输出电路124接收数据DATA。在编程操作期间，第一至第m页缓冲器PBl至PBm可以通过数据输入/输出电路124和数据线DL接收待存储的数据DATA。
在编程操作期间，当编程脉冲被施加到被选择的字线时，第一至第m页缓冲器PBl至PBm可以通过位线BL1至BLm，将要被存储的、通过数据输入/输出电路124所接收的DATA传送到被选择的存储器单元。被选择的页中的存储器单元可以基于所接收的数据DATA进行编程。与施加了编程使能电压(例如，接地电压)的位线耦合的存储器单元可以具有增加的阈值电压。与施加了编程禁止电压(例如，电源电压)的位线耦合的存储器单元的阈值电压可以被维持。在编程验证操作期间，第一至第m页缓冲器PB1至PBm可以通过位线BL1至BLm，从被选择的存储器单元读取被选择的存储器单元中存储的数据DATA。
在读取操作期间，页缓冲器组123可以通过位线BLl至BLm从被选择的页中的存储器单元读取数据DATA，并且可以将所读取的数据DATA存储在第一至第m页缓冲器PBl至PBm中。
在擦除操作期间，页缓冲器组123可以允许位线BLl至BLm浮置。在一个实施例中，页缓冲器组123可以包括列选择电路。
在一个实施例中，当页缓冲器组123中包括的多个页缓冲器中的一些页缓冲器中存储的数据片段被编程到存储器单元阵列110时，剩余的页缓冲器可以从存储器控制器200接收新数据，并且接下来可以存储新数据。
数据输入/输出电路124可以通过数据线DL耦合到第一至第m页缓冲器PBl至PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未图示)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未图示)接收待被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从页缓冲器组123中包括的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出到外部控制器。
在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的使能位信号VRYBIT而生成参考电流，并且可以通过将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较而向控制逻辑130输出通过信号或失败信号。在一个示例中，当感测电压VPB的大小小于参考电压的大小时，感测电路125可以向控制逻辑130输出通过信号。在一个示例中，当感测电压VPB的大小小于参考电压的大小时，感测电路125可以向控制逻辑130输出失败信号。
控制逻辑130可以被耦合到地址解码器121、电压生成器122、页缓冲器组123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器设备100的整体操作。控制逻辑130可以响应于从外部设备传送的命令CMD而进行操作。
控制电路130可以通过响应于命令CMD和地址ADDR而生成各种类型的信号的方式控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和使能位VRYBIT。控制逻辑130可以将操作信号OPSIG输出至电压生成器122，将行地址RADD输出至地址解码器121，将页缓冲器控制信号PBSIGNALS输出至页缓冲器组123，并且将使能位VRYBIT输出至感测电路125。附加地，控制逻辑130可以响应于从感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是通过还是失败。
图1所示的操作控制器140可以被包括在图2所示的控制逻辑130中。
操作控制器140可以控制外围电路120向行线RL和位线BLl至BLm施加待在编程操作和读取操作中使用的驱动电压Vop。在一个示例中，在编程操作期间，操作控制器140可以控制外围电路120以将编程电压、验证电压、编程通过电压和验证通过电压施加到多条字线。在一个示例中，在读取操作期间，操作控制器140可以控制外围电路120以将读取电压和读取通过电压施加到多条字线。在一个实施例中，在编程操作和读取操作期间，操作控制器140可以控制外围电路120以改变多条字线的电压的大小。例如，在验证电压、验证通过电压、读取电压和读取通过电压被施加到多条字线之后，操作控制器140可以控制外围电路120以将接地电压施加到多条字线。
更具体地，操作控制器140可以控制电压生成器122以生成用于编程操作和读取操作的驱动电压Vop。此后，电压生成器122可以将所生成的驱动电压Vop提供给地址解码器121。地址解码器121可以将驱动电压Vop传送到多条字线。在编程操作和读取操作期间，多条字线的电压的大小可以基于由地址解码器121提供的驱动电压Vop的大小而改变。详细地，多条字线的电压的大小可以基于在编程操作和读取操作中施加的驱动电压Vop来改变。
图3是图示了图2的多个存储器块BLK1至BLKz中的任一个存储器块的结构的图。
存储器块BLKi可以指示如图2所示的存储器块BLKl至BLKz之中的任一存储器块BLKi。
参考图3，彼此平行布置的多条字线可以被耦合在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。详细地，存储器块BLKi可以包括耦合在位线BL1至BLn与源极线SL之间的多个存储器单元串ST。位线BL1至BLn可以被分别耦合到存储器单元串ST，并且源极线SL可以被公共地耦合到存储器单元串ST。串ST可以被相同地配置，并且因此，将通过示例的方式详细描述与第一位线BL1耦合的存储器单元串ST。
存储器单元串ST可以包括在源极线SL和第一位线BLl之间彼此串联耦合的源极选择晶体管SST、多个存储器单元MC1至MC16和漏极选择晶体管DST。单个存储器单元串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以包括比图中所示的存储器单元MC1至MC16更多的存储器单元。
源极选择晶体管SST的源极可以被耦合到源极线SL，并且漏极选择晶体管DST的漏极可以被耦合到第一位线BLl。存储器单元MC1至MC16可以被串联耦合在源极选择晶体管SST和漏极选择晶体管DST之间。不同存储器单元串ST中包括的源极选择晶体管SST的栅极可以被耦合到源极选择线SSL，不同存储器单元串ST中包括的漏极选择晶体管DST的栅极可以被耦合到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以被分别耦合到多条字线WL1至WL16。在不同存储器单元串ST中包括的存储器单元之中，与相同字线耦合的存储器单元组可以被称为“物理页(PG)”。因此，存储器块BLKi可以包括与字线WL1至WL16的数目相同的数目的物理页(PG)。
一个存储器单元可以存储一位数据。该单元通常被称为“单级单元(SLC)”。在这种情况下，一个物理页(PG)可以存储与一个逻辑页(LPG)相对应的数据。与一个逻辑页(LPG)相对应的数据可以包括与一个物理页(PG)中包括的单元的数目相同的数目的数据位。
一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页(PG)可以存储与两个或更多个逻辑页(LPG)相对应的数据。
图4是图示了基于存储器设备的编程操作的存储器单元的阈值电压分布的图。
在图4中，曲线图的水平轴指示存储器单元的阈值电压Vth，并且曲线图的竖直轴指示存储器单元的数目(单元的数目)。
参考图4，存储器单元的阈值电压分布可以基于编程操作而从初始状态改变到最终编程状态。
在图4中，基于数据是根据一个存储器单元存储三位数据的TLC方案而编程的假设来进行描述。
初始状态可以是不执行编程操作并且存储器单元的阈值电压分布处于擦除状态E的状态。
最终编程状态可以是被执行编程操作的存储器单元的阈值电压分布。被执行编程操作的存储器单元中的每个存储器单元可以具有与多个编程状态中的任一个编程状态相对应的阈值电压。例如，在数据是根据在一个存储器单元中存储三位数据的三级单元(TLC)方案而编程的情况下，多个编程状态可以指示擦除状态E和第一至第七编程状态PV1至PV7。在一个实施例中，被执行编程操作的存储器单元中的每个存储器单元可以具有与擦除状态E或第一至第七编程状态PV1至PV7中的任一个编程状态相对应的阈值电压。通过编程操作，初始状态中的每个存储器单元的阈值电压可以增加到与擦除状态E或第一至第七编程状态PV1至PV7中的任一个编程状态相对应的阈值电压。
每个存储器单元可以将擦除状态E或编程状态PV1至PV7中的任一个编程状态作为目标编程状态。目标编程状态可以基于待被存储在对应存储器单元中的数据来确定。通过对应的编程操作，每个存储器单元可以具有与最终编程状态之中的目标编程状态相对应的阈值电压。
在一个实施例中，存储器设备100可以执行识别存储器单元的阈值电压是否已达到与目标编程状态相对应的阈值电压的验证操作。当验证电压被施加到与存储器单元耦合的字线时，存储器设备100可以通过感测流过与存储器单元耦合的位线的电流来识别存储器单元的阈值电压。例如，存储器设备100可以通过将第一验证电压Vvfy1施加到目标编程状态为第一编程状态PV1的存储器单元来执行验证操作。第一验证电压Vvfy1可以是与第一编程状态PV1相对应的阈值电压。当目标编程状态为第一编程状态PV1的存储器单元的阈值电压大于第一验证电压Vvfy1时，验证操作可以通过。当目标编程状态为第一编程状态PV1的存储器单元的阈值电压小于第一验证电压Vvfy1时，验证操作可能失败。类似地，存储器设备100可以通过将第二至第七验证电压Vvfy2至Vvfy7施加到目标编程状态为第二至第七编程状态PV2至PV7的存储器单元来执行验证操作。
图5是图示了存储器设备的读取操作的图。
在图5中，基于数据是根据一个存储器单元存储三位数据的TLC方案而编程的假设来进行描述。参考图5，多个存储器单元中的每个存储器单元的阈值电压可以通过编程操作而增加至与擦除状态E和第一至第七编程状态PV1至PV7中的任一个状态相对应的阈值电压。此后，存储器设备100可以执行获取存储器单元中存储的数据的读取操作。详细地，当读取电压被施加到与多个存储器单元之中的被选择的存储器单元耦合的字线时，存储器设备100可以通过检测与被选择的存储器单元耦合的位线上改变的电流的方式感测被选择的存储器单元中存储的数据。存储器单元中存储的数据可以基于存储器单元的编程状态而变化。详细地，不同的数据片段可以基于每个存储器单元的阈值电压所对应的擦除状态E和第一至第七编程状态PV1至PV7中的任一个状态来存储。因此，存储器设备100可以通过将第一读取电压Vr1施加到存储有与第一编程状态PV1相对应的数据的存储器单元来获取数据。第一读取电压Vr1可以是用于区分擦除状态E和第一编程状态PV1的电压。类似地，存储器设备100可以通过使用第二至第七读取电压Vr2至Vr7来获取多个存储器单元中存储的数据片段。存储器设备100可以在读取操作期间基于与多个存储器单元的阈值电压所对应的编程状态而将具有不同大小的读取电压Vr1至Vr7施加到多个存储器单元。
图6是图示了在编程操作和读取操作中改变的通道电位的图。
在图6中，水平轴表示耦合在源极线SL和位线BL之间的晶体管的位置，并且竖直轴表示通道电位。
在图6中，为了描述方便，将基于七条字线WL1至WL7被耦合到一个存储器单元串的假设来进行描述。然而，实施例不限于此，并且可以具有更多的字线或更少的字线。
图6中所示的通道电位可以是在编程电压施加操作、验证操作和读取操作终止之后已改变的通道电位。编程电压施加操作可以是将编程电压施加到被选择的字线，并且将编程通过电压施加到未被选择的字线的操作。验证操作可以是将验证电压施加到被选择的字线，并且将验证通过电压施加到未被选择的字线的操作。读取操作可以是将读取电压施加到被选择的字线，并且将读取通过电压施加到未被选择的字线的操作。
在编程电压施加操作、验证操作和读取操作已终止之后，存储器设备100可以执行降低多条字线的电压的放电操作。例如，存储器设备100可以在编程电压施加操作、验证操作和读取操作已终止之后，执行将接地电压施加到多条字线的放电操作。在放电操作期间，与源极选择线SSL和漏极选择线DSL耦合的晶体管可以被关断。在放电操作期间，与处于编程状态的存储器单元耦合的字线的电压可以首先被放电到接地电压。此外，与多个编程状态之中的更高编程状态相对应的存储器单元可以具有更高的阈值电压。例如，当一个存储器单元根据TLC方案被编程时，被编程到第七编程状态PV7的存储器单元可以具有最高阈值电压。此外，随着字线的电压在放电操作期间降低，具有较高阈值电压的存储器单元首先被降低到低于阈值电压的电压，并且因此，与具有较高阈值电压的存储器单元相对应的通道可能首先被截止。例如，如图6所示，当与多条字线WL1到WL7之中相对于存储器单元串而位于最外部的第一字线WL1和第七字线WL7分别耦合的第一存储器单元和第二存储器单元被编程到第七编程状态PV7时，与第一存储器单元和第二存储器单元相对应的通道可以在放电操作期间首先被截止。此后，截止通道间隔中的电荷可能经历负向下耦合，并且因此，与存储器单元串耦合的通道的所有电位可能被降低到负状态。在放电操作期间，与存储器单元串耦合的每个通道的电位降低到负状态的现象被称为“负升压”。也就是说，由于在放电操作期间，与存储器单元串耦合的每个通道的电位保持在负状态，可能会发生存储器单元的阈值电压变化的干扰。当与多条字线WL1到WL7之中相对于存储器单元串位于最外部的第一字线WL1和第七字线WL7分别耦合的第一存储器单元和第二存储器单元被编程到最高编程状态时，这样的干扰可能会变得严重。
图7是图示了根据本公开的一个实施例的放电操作的图。
在图7所示的放电操作(Discharge)中，将以示例的方式来描述图6中所示的多条字线WL1至WL7。
参考图7，存储器设备100可以执行字线设置操作(WL setup)和放电操作(Discharge)。字线设置操作(WL setup)可以是编程电压施加操作、验证操作和读取操作中的任一个操作。在一个实施例中，当字线设置操作(WL setup)是编程电压施加操作时，验证操作可以在放电操作已终止之后执行。在一个实施例中，当字线设置操作(WL setup)是验证操作时，编程电压施加操作可以在放电操作已终止之后执行。在一个实施例中，当字线设置操作(WL setup)是读取操作时，后续读取操作可以在放电操作已终止之后，使用与先前读取电压相比具有不同电压电平的读取电压来执行。
在从t1到t2的时段期间，存储器设备100可以执行字线设置操作(WL setup)。存储器设备100可以将操作电压Vs施加到被选择的字线Sel_WL。操作电压Vs可以是编程电压、验证电压和读取电压中的任一个电压。在一个实施例中，存储器设备100可以通过将编程电压施加到多条字线之中的被选择的字线Sel_WL来增加与被选择的字线Sel_WL耦合的存储器单元的阈值电压。在一个实施例中，存储器设备100可以通过将验证电压施加到被选择的字线Sel_WL来识别与被选择的字线Sel_WL耦合的存储器单元的阈值电压是否已达到与目标编程状态相对应的阈值电压。在一个实施例中，存储器设备100可以通过将读取电压施加到被选择的字线Sel_WL来感测与被选择的字线Sel_WL耦合的存储器单元中存储的数据。
在从t1到t2的时段期间，存储器设备100可以将通过电压Vpass施加到多条字线之中除被选择的字线Sel_WL之外的未被选择的字线。未被选择的字线可以包括中心字线Center_WL、第一相邻字线adj1_WL、第二相邻字线adj2_WL和第三相邻字线adj3_WL。在一个实施例中，当操作电压Vs为编程电压时，通过电压Vpass的电压可以低于操作电压Vs的电压。在一个实施例中，当操作电压Vs为验证电压或读取电压时，通过电压Vpass的电压可以高于操作电压Vs的电压。通过电压Vpass可以是编程通过电压、验证通过电压和读取通过电压中的任一个电压。在一个实施例中，当将编程电压施加到被选择的字线Sel_WL时，存储器设备100可以将编程通过电压施加到未被选择的字线。在一个实施例中，当将验证电压施加到被选择的字线Sel_WL时，存储器设备100可以将验证通过电压施加到未被选择的字线。在一个实施例中，当将读取电压施加到被选择的字线Sel_WL时，存储器设备100可以将读取通过电压施加到未被选择的字线。
在从t1到t2的时段期间，存储器设备100可以将导通电压Von施加到漏极选择线DSL和源极选择线SSL。导通电压Von的电压可以高于与漏极选择线DSL和源极选择线SSL耦合的晶体管的阈值电压。
在从t2到t3的时段期间，存储器设备100可以执行放电操作。多条字线Sel_WL、Center_WL、adj1_WL、adj2_WL和adj3_WL的电压可以通过放电操作降低到接地电压Gnd。
详细地，在从t2到t2-1的时段期间，存储器设备100可以将接地电压Gnd施加到中心字线Center_WL。中心字线Center_WL可以是多条字线Sel_WL、Center_WL、adj1_WL、adj2_WL和adj3_WL之中位于最中心的字线。例如，在图6中，中心字线Center_WL可以是第四字线WL4。然而，在其他实施例中，中心字线的数目可以不同。例如，在图3中，中心字线Center_WL可以对应于两条字线，第八和第九字线WL8和WL9。在放电操作期间，存储器设备100可以首先将接地电压Gnd施加到中心字线Center_WL，从而使得中心字线Center_WL的电压首先被放电。
在从t2到t2-1的时段期间，存储器设备100可以将接地电压Gnd施加到漏极选择线DSL和源极选择线SSL。
在从t2-1到t2-2的时段期间，存储器设备100可以将接地电压Gnd施加到第一相邻字线adj1_WL。第一相邻字线adj1_WL可以是与中心字线Center_WL的两侧直接相邻的字线。例如，在图6中，中心字线Center_WL可以是第四字线WL4，并且因此，第一相邻字线adj1_WL可以对应于第三字线WL3和第五字线WL5。也就是说，在将接地电压Gnd施加到中心字线Center_WL之后，存储器设备100可以将接地电压Gnd施加到第一相邻字线adj1_WL。
在从t2-2到t2-3的时段期间，存储器设备100可以将接地电压Gnd施加到第二相邻字线adj2_WL。第二相邻字线adj2_WL可以是与第一相邻字线adj1_WL直接相邻、与中心字线Center_WL相对的字线。例如，在图6中，第一相邻字线adj1_WL可以对应于第三和第五字线WL3和WL5，并且因此，第二相邻字线adj2_WL可以对应于第二字线WL2和第六字线WL6。此外，在从t2-2到t2-3的时段期间，如图6所示，当第六字线WL6是被选择的字线Sel_WL时，接地电压Gnd可以被施加到被选择的字线Sel_WL。然而，与该示例不同，存储器设备100可以在接地电压被施加到中心字线的从t2到t2-1的时段期间，将接地电压施加到被选择的字线Sel_WL。即，被选择的字线的放电操作可以与中心字线Center_WL的放电操作一起执行，或者可以基于被选择的字线Sel_WL与中心字线Center_WL相邻的程度而在不同的时间点执行。在将接地电压Gnd施加到第一相邻字线adj1_WL之后，存储器设备100可以将接地电压Gnd施加到第二相邻字线adj2_WL。
在从t2-3到t3的时段期间，存储器设备100可以将接地电压Gnd施加到第三相邻字线adj3_WL。第三相邻字线adj3_WL可以是与第二相邻字线adj2_WL直接相邻、与第一相邻字线adj1_WL相对的字线。例如，在图6中，第二相邻字线adj2_WL可以对应于第二字线WL2和第六字线WL6，并且因此，第三相邻字线adj3_WL可以对应于第一字线WL1和第七字线WL7。在将接地电压Gnd施加到第二字线adj2_WL之后，存储器设备100可以将接地电压Gnd施加到第三相邻字线adj3_WL。第三相邻字线adj3_WL可以是与选择线SSL和DSL直接相邻的字线。也就是说，接地电压Gnd可以最后被施加到与选择线SSL和DSL直接相邻的第三相邻字线adj3_WL。
多条字线的电压可以通过字线设置操作(WL setup)增加，并且可以通过放电操作降低。在放电操作期间，存储器设备100可以从中心字线Center_WL到与选择线直接相邻的第三相邻字线adj3_WL，依次降低多条字线的电压。详细地，在放电操作期间，存储器设备100可以将接地电压依次施加到从中心字线Center_WL到与选择线直接相邻的第三相邻字线adj3_WL的多条字线。该选择线可以是漏极选择线DSL或源极选择线SSL。
在一个实施例中，存储器设备100可以将多条字线划分为多个字线组。在放电操作期间，存储器设备100可以将接地电压依次施加到从多个字线组之中相对于存储器单元串而位于中心部分的中心子线组，到多个字线组之中与选择线相邻，并且相对于存储器单元串而位于最外部分的字线组的字线组。每个字线组可以包括两条或更多条字线。例如，在图3中，位于中心部分的字线组可以包括第七至第九字线WL7至WL9。
根据本公开的一个实施例，在放电操作期间，与选择线直接相邻的字线的电压可以最后被放电到接地电压。因此，即使耦合到与选择线直接相邻的字线的存储器单元的阈值电压高，也可以防止在放电操作期间通道首先被截止的现象。此外，由于在放电操作期间，耦合到与选择线直接相邻的字线的存储器单元相对应的通道不首先被截止，因此可以解决出现负升压的现象。
图8是图示了根据本公开的一个实施例的放电操作的第一实施例的图。
在图8中将省略对与图7相同的配置的重复描述。参考图8，存储器设备100可以执行字线设置操作(WL setup)和放电操作(Discharge)。
在从t1到t2的时段期间，存储器设备100可以执行字线设置操作(WL setup)。存储器设备100可以将操作电压Vs施加到被选择的字线Sel_WL。
在从t1到t2的时段期间，存储器设备100可以将通过电压Vpass施加到多条字线之中除被选择的字线Sel_WL之外的未被选择的字线。
在从t2到t3的时段期间，存储器设备100可以执行放电操作(Discharge)。详细地，在从t2到t2-1的时段期间，存储器设备100可以将中间电压Vm施加到中心字线Center_WL。中间电压Vm可以是低于通过电压Vpass的电压。
在从t2-1到t2-2的时段期间，存储器设备100可以将接地电压Gnd施加到中心字线Center_WL。此外，存储器设备100可以将中间电压Vm施加到第一相邻字线adj1_WL。
在从t2-2到t2-3的时段期间，存储器设备100可以将接地电压Gnd施加到第一相邻字线adj1_WL。此外，存储器设备100可以将中间电压Vm施加到第二相邻字线adj2_WL和被选择的字线Sel_WL。
在从t2-3到t3的时段期间，存储器设备100可以将接地电压Gnd施加到第二相邻字线adj2_WL和被选择的字线Sel_WL。此外，存储器设备100可以将中间电压Vm施加到第三相邻字线adj3_WL。
在t3之后的时段期间，存储器设备100可以将接地电压Gnd施加到第三相邻字线adj3_WL。
在放电操作期间，根据本公开的实施例的存储器设备100可以将中间电压Vm依次施加到从中心字线Center_WL到与选择线SSL和DSL直接相邻的第三相邻字线adj3_WL的字线，并且此后可以向其施加接地电压Gnd。
图9是图示了根据本公开的一个实施例的放电操作的第二实施例的图。
在图9中将省略对与图7相同的配置的重复描述。参考图9，存储器设备100可以执行字线设置操作(WL setup)和放电操作(Discharge)。
在从t1到t2的时段期间，存储器设备100可以执行字线设置操作(WL setup)。存储器设备100可以将操作电压Vs施加到被选择的字线Sel_WL。
在从t1到t2的时段期间，存储器设备100可以将通过电压Vpass施加到多条字线之中除被选择的字线Sel_WL之外的未被选择的字线。
在从t2到t3的时段期间，存储器设备100可以执行放电操作(Discharge)。详细地，在从t2到t2-1的时段期间，存储器设备100可以将接地电压Gnd施加到中心字线Center_WL。当中心字线Center_WL的电压在放电操作期间从通过电压Vpass下降到接地电压Gnd时，电压的大小之间的差异可以是第0放电大小△Vdis0。
在从t2到t3的时段期间，存储器设备100还可以将第一放电电压Vdisl施加到第一相邻字线adjl_WL。第一放电电压Vdis1的电压可以高于接地电压Gnd的电压。当第一相邻字线adj1_WL的电压在放电操作期间从通过电压Vpass下降到第一放电电压Vdis1时，电压的大小之间的差异可以是第一放电大小ΔVdis1。第一放电大小△Vdis1可以小于第0放电大小△Vdis0。
在从t2到t3的时段期间，存储器设备100还可以将第二放电电压Vdis2施加到第二相邻字线adj2_WL和被选择的字线Sel_WL。第二放电电压Vdis2的电压可以高于第一放电电压Vdis1的电压。当在放电操作期间，每个第二相邻字线adj2_WL的电压从通过电压Vpass降低到第二放电电压Vdis2时，电压的大小之间的差异可以是第二放电大小ΔVdis2。第二放电大小△Vdis2可以小于第一放电大小△Vdis1。当在放电操作期间，被选择的字线Sel_WL的电压从操作电压Vs降低到第二放电电压Vdis2时，电压的大小之间的差异可以是第四放电大小ΔVdis4。当操作电压Vs是验证电压或读取电压时，第四放电大小△Vdis4可以小于第二放电大小△Vdis2。当操作电压Vs是编程电压时，第四放电大小△Vdis4可以大于第二放电大小△Vdis2。
在从t2到t3的时段期间，存储器设备100还可以将第三放电电压Vdis3施加到第三相邻字线adj3_WL。第三放电电压Vdis3的电压可以高于第二放电电压Vdis2的电压。当第三相邻字线adj3_WL的电压在放电操作期间从通过电压Vpass下降到第三放电电压Vdis3时，电压的大小之间的差异可以是第三放电大小ΔVdis3。第三放电大小△Vdis3可以小于第二放电大小△Vdis2。
根据本公开的实施例的存储器设备100可以在放电操作期间，向多条字线施加具有不同大小的放电电压。详细地，存储器设备100可以在放电操作期间，将具有较小大小的放电电压施加到相对于存储器单元串更靠近中心部分的字线。在放电操作期间，施加到每条字线的放电电压的大小可以随着字线更接近选择线而更大。
图10是图示了根据本公开的一个实施例的放电操作的第三实施例的图。
在图10中将省略对与图7和图9相同的配置的重复描述。参考图10，存储器设备100可以执行字线设置操作(WL setup)和放电操作(Discharge)。
在从t1到t2的时段期间，存储器设备100可以执行字线设置操作(WL setup)。存储器设备100可以将操作电压Vs施加到被选择的字线Sel_WL。
在从t1到t2的时段期间，存储器设备100可以将通过电压Vpass施加到多条字线之中除被选择的字线Sel_WL之外的未被选择的字线。
在从t2到t3的时段期间，存储器设备100可以执行放电操作(Discharge)。详细地，在从t2到t2-1的时段期间，存储器设备100可以将接地电压Gnd施加到中心字线Center_WL。
在从t2-1到t2-2的时段期间，存储器设备100可以将第一放电电压Vdisl施加到第一相邻字线adjl_WL。
在从t2-2到t2-3的时段期间，存储器设备100可以将第二放电电压Vdis2施加到第二相邻字线adj2_WL和被选择的字线Sel_WL。
在从t2-3到t3的时段期间，存储器设备100可以将第三放电电压Vdis3施加到第三相邻字线adj3_WL。第一至第三放电电压Vdis1至Vdis3的大小可以被设置为与参考图9描述的方式相同的方式，使得第三放电电压Vdis3最高，并且第一放电电压Vdis1最低。第一放电电压Vdis1的电压可以高于接地电压Gnd的电压。
根据本公开的一个实施例的存储器设备100可以按照从相对于存储器单元串位于中心部分的至少一条中心字线开始，以相对于存储器单元串而位于最外部分的、与选择线相邻的字线结束的顺序，依次执行放电操作。在这种情况下，施加到多条字线的放电电压的大小可以被设置为使得施加到中心字线的电压最低，并且施加到与选择线直接相邻的字线的电压最高。
图11是图示了根据本公开的一个实施例的放电操作的流程图。
参考图11，在步骤S1101处，存储器设备100可以将操作电压施加到多条字线之中的被选择的字线。操作电压可以是编程电压、验证电压和读取电压中的任一个电压。
在步骤S1103处，存储器设备可以将通过电压施加到多条字线之中的未被选择的字线。通过电压可以是编程通过电压、验证通过电压和读取通过电压中的任一个电压。通过电压可以是低于操作电压的电压。
在步骤S1105处，存储器设备100可以执行放电操作，该放电操作从多条字线之中相对于存储器单元串而位于中心部分的至少一条中心字线，到多条字线之中相对于存储器单元串而位于最外部分、与选择线直接相邻的字线，依次降低多条字线的电压。在一个实施例中，在放电操作期间，存储器设备100可以将接地电压依次施加到从相对于存储器单元串位于中心部分的至少一条中心字线，到相对于存储器单元串位于最外部分、与选择线直接相邻的字线。
图12是图示了应用了根据本公开的一个实施例的存储器系统的存储器卡系统的框图。
参考图12，存储器卡系统2000可以包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100可以被耦合到存储器设备2200。存储器控制器2100可以访问存储器设备2200。例如，存储器控制器2100可以控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100可以提供存储器设备2200和主机之间的接口。存储器控制器2100可以运行用于控制存储器设备2200的固件。存储器控制器2100可以以与以上参考图1描述的存储器控制器200相同的方式来实现。存储器设备2200可以以与以上参考图1描述的存储器设备100相同的方式来实现。
在一个实施例中，存储器控制器2100可以包括诸如RAM、处理器、主机接口、存储器接口和纠错电路的组件。
存储器控制器2100可以通过连接器2300与外部设备通信。存储器控制器2100可以基于特定通信标准或协议来与外部设备(例如，主机)通信。在一个实施例中，存储器控制器2100可以通过各种通信标准或协议中的至少一种来与外部设备通信，诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用快闪存储(UFS)、Wi-Fi、蓝牙和非易失性存储器express(NVMe)。在一个实施例中，连接器2300可以由上述各种通信标准或协议中的至少一种来限定。
在一个实施例中，存储器设备2200可以被实现为各种非易失性存储器设备中的任一种非易失性存储器设备，诸如电可擦除可编程ROM(EEPROM)、NAND快闪存储器、NOR快闪存储器、相变式RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)、自旋转移矩磁阻式RAM(STT-MRAM)。
存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中来配置存储器卡。例如，存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中来配置存储器卡，诸如PC卡(个人计算机存储器卡国际协会：PCMCIA)、紧凑型快闪(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)或通用快闪存储(UFS)。
图13是图示了应用了根据本公开的一个实施例的存储器系统的固态驱动(SSD)系统的框图。
参考图13，SSD系统3000可以包括主机3100和SSD 3200。SSD3200可以通过信号连接器3001与主机3100交换信号，并且可以通过电源连接器3002接收电力。SSD 3200可以包括SSD控制器3210、多个快闪存储器3221至322n、辅助电源3230和缓冲存储器3240。
根据本公开的一个实施例，SSD控制器3210可以执行以上参考图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号来控制多个快闪存储器3221至322n。在一个实施例中，信号可以是基于主机3100和SSD 3200的接口的信号。例如，信号可以是由各种接口中的至少一种接口限定的信号，诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用快闪存储(UFS)、Wi-Fi、蓝牙和非易失性存储器express(NVMe)接口。
辅助电源3230可以通过电源连接器3002耦合到主机3100。辅助电源3230可以被供应来自主机3100的电力，并且可以被充电。当来自主机3100的电力供应没有顺利执行时，辅助电源3230可以供应SSD 3200的电力。在一个实施例中，辅助电源3230可以位于SSD 3200内部或位于SSD 3200外部。例如，辅助电源3230可以被设置在主板中，并且可以向SSD 3200提供辅助电力。
缓冲存储器3240可以用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个快闪存储器3221至322n接收的数据，或者可以临时存储快闪存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图14是图示了应用了根据本公开的一个实施例的存储器系统的用户系统的框图。
参考图14，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行用户系统4000、操作系统(OS)或用户程序中包括的组件。在一个实施例中，应用处理器4100可以包括控制器、接口、图形引擎等来控制用户系统4000中包括的组件。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性RAM，诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3SDRAM或者存储器模块4200可以包括非易失性RAM，诸如PRAM、ReRAM、MRAM和FRAM。在一个实施例中，应用处理器4100和存储器模块4200可以基于叠层封装(POP)被封装，并且接下来可以被提供为单个半导体封装件。
网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在一个实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储模块4400中存储的数据发送到应用处理器4100。在一个实施例中，存储模块4400可以被实现为非易失性半导体存储器设备，诸如相变式RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(RRAM)、NAND快闪存储器、NOR快闪存储器或者具有三维(3D)结构的NAND快闪存储器。在一个实施例中，存储模块4400可以被提供为可移动存储介质(即，可移动驱动装置)，诸如用户系统4000的存储器卡或外部驱动装置。
在一个实施例中，存储模块4400可以包括多个非易失性存储器设备，非易失性存储器设备中的每个非易失性存储器设备可以以与以上参考图1描述的存储器设备100相同的方式操作。存储模块4400可以以与以上参考图1描述的存储系统50相同的方式操作。
用户接口4500可以包括将数据或指令输入到应用处理器4100或者将数据输出到外部设备的接口。在一个实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和显示器。
根据本公开，提供了能够在字线放电操作期间改进负升压的存储器设备以及操作存储器设备的方法。

Claims (20)

1.一种存储器设备，包括：
存储器单元串，包括与多条字线分别耦合的多个存储器单元；
外围电路，被配置为执行将操作电压施加到所述多条字线之中的被选择的字线的操作，以及将通过电压施加到所述多条字线之中的未被选择的字线的操作；以及
操作控制器，被配置为控制所述外围电路以在所述操作已被执行之后执行放电操作，所述放电操作从所述多条字线之中相对于所述存储器单元串而位于中心部分的至少一条中心字线，到所述多条字线之中相对于所述存储器单元串而位于最外部分、与选择线相邻的字线，依次降低所述多条字线的电压。
2.根据权利要求1所述的存储器设备，其中所述操作控制器被配置为控制所述外围电路以在所述放电操作期间，向所述选择线施加接地电压。
3.根据权利要求2所述的存储器设备，其中所述多个存储器单元之中与相对于所述存储器单元串而位于所述最外部分、与所述选择线相邻的所述字线耦合的存储器单元的阈值电压高于所述多个存储器单元之中与相对于所述存储器单元串而位于所述中心部分的所述至少一条中心字线耦合的存储器单元的阈值电压。
4.根据权利要求3所述的存储器设备，其中所述操作控制器被配置为控制所述外围电路以在所述放电操作期间，将所述接地电压施加到所述多条字线。
5.根据权利要求4所述的存储器设备，其中所述操作控制器被配置为控制所述外围电路以在低于所述通过电压的放电电压已被施加到所述多条字线达预设时间之后，将所述接地电压施加到所述多条字线。
6.根据权利要求3所述的存储器设备，其中所述操作控制器被配置为控制所述外围电路以在所述放电操作期间将第一放电电压施加到所述至少一条中心字线，并且将高于所述第一放电电压的第二放电电压施加到与所述至少一条中心字线直接相邻的第一字线。
7.根据权利要求6所述的存储器设备，其中所述操作控制器被配置为控制所述外围电路以将高于所述第二放电电压的第三放电电压施加到与所述第一字线直接相邻、与所述至少一条中心字线相对的第二字线。
8.根据权利要求7所述的存储器设备，其中所述多条字线中的每条字线距离所述至少一条中心字线越远，施加到所述多条字线中的每条字线的所述放电电压越高。
9.根据权利要求1所述的存储器设备，其中：
所述操作电压是低于所述通过电压的感测电压，并且
所述操作是识别与所述被选择的字线耦合的被选择的存储器单元的阈值电压的感测操作。
10.根据权利要求1所述的存储器设备，其中：
所述操作电压是高于所述通过电压的编程电压，并且
所述操作是增加所述多个存储器单元的阈值电压的编程电压施加操作。
11.一种操作存储器设备的方法，包括：
将操作电压施加到与存储器单元串中包括的多个存储器单元耦合的多条字线之中的被选择的字线；
执行将通过电压施加到所述多条字线之中的未被选择的字线的操作；以及
在所述操作已被执行之后，执行放电操作，所述放电操作从所述多条字线之中相对于所述存储器单元串而位于中心部分的至少一条中心字线，到所述多条字线之中相对于所述存储器单元串而位于最外部分、与选择线相邻的字线，依次降低所述多条字线的电压。
12.根据权利要求11所述的方法，其中接地电压在所述放电操作期间被施加到所述选择线。
13.根据权利要求12所述的方法，其中所述多个存储器单元之中与相对于所述存储器单元串而位于所述最外部分、与所述选择线相邻的所述字线耦合的存储器单元的阈值电压高于所述多个存储器单元之中与相对于所述存储器单元串而位于所述中心部分的所述至少一条中心字线耦合的存储器单元的阈值电压。
14.根据权利要求13所述的方法，其中执行所述放电操作包括：
将所述接地电压施加到所述多条字线。
15.根据权利要求14所述的方法，其中执行所述放电操作还包括：
在向所述多条字线施加低于所述通过电压的放电电压达预设时间之后，向所述多条字线施加所述接地电压。
16.根据权利要求13所述的方法，其中执行所述放电操作还包括：
将第一放电电压施加到所述至少一条中心字线，以及
将高于所述第一放电电压的第二放电电压施加到与所述至少一条中心字线直接相邻的第一字线。
17.根据权利要求16所述的方法，其中执行所述放电操作还包括：
将高于所述第二放电电压的第三放电电压施加到与所述第一字线直接相邻、与所述至少一条中心字线相对的第二字线。
18.根据权利要求17所述的方法，其中所述多条字线中的每条字线距离所述至少一条中心字线越远，施加到所述多条字线中的每条字线的所述放电电压越高。
19.根据权利要求11所述的方法，其中：
所述操作电压是低于所述通过电压的感测电压，并且
所述操作是识别与所述被选择的字线耦合的被选择的存储器单元的阈值电压的感测操作。
20.根据权利要求11所述的方法，其中：
所述操作电压是高于所述通过电压的编程电压，并且
所述操作是增加所述多个存储器单元的阈值电压的编程电压施加操作。
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