JP2001102552A - 半導体記憶装置およびその読み出し方法 - Google Patents

Abstract

(57)【要約】 【課題】ＡＮＤ型メモリセルアレイにおいて、ソース抵
抗のバラツキが読み出し電流を変化させ、誤動作しやす
くなる。 【解決手段】複数のメモリトランジスタＭ１１〜Ｍ２ｎ
と、このメモリトランジスタ群に接続された基準電位線
とを有する。基準電位線が、所定数のメモリトランジス
タＭ１１〜Ｍ１ｎまたはＭ２１〜Ｍ２ｎごとに設けられ
た複数の副線ＳＳＬ１またはＳＳＬ２と、主線ＭＳＬと
に階層化されている。読み出し駆動手段（ワード線駆動
回路ＷＤ）が、メモリトランジスタの制御電極（ワード
線ＷＬ１〜ＷＬｎ）に接続されている。読み出し駆動手
段ＷＤは、主線ＭＳＬと副線ＳＳＬ１またはＳＳＬ２と
の接続箇所からメモリトランジスタの距離が遠いほど読
み出し時の制御電圧を高く設定する。副線ＳＳＬ１また
はＳＳＬ２は、半導体に不純物を導入して形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリトランジス
タのソースまたはドレインをそれぞれ接続する共通線の
うち、少なくとも基準電位線が階層化されたＮＯＲ型の
半導体記憶装置と、その読み出し方法に関する。

【０００２】

【従来の技術】ＮＯＲ型メモリセルの一種である、いわ
ゆるＡＮＤ型メモリセルでは、メモリセルアレイ内のソ
ース線とビット線を階層化し、メモリトランジスタに直
接接続される副ソース線および副ビット線を半導体基板
表面の不純物領域で形成することにより、ＮＯＲ型であ
りながらセルごとにはコンタクトを有しない疑似コンタ
クトレス構造を実現し、１ビット当たりのセル面積を小
さくして高集積化を達成している。

【０００３】図８に、ソース線およびビット線が階層化
されたＮＯＲ型（ＡＮＤ型）メモリセルアレイの回路図
を示す。このメモリセルアレイにおいて、たとえば、図
８の左側のＡＮＤ列では、ビット線が主ビット線ＭＢＬ
１と副ビット線ＳＢＬ１に階層化され、ソース線が主ソ
ース線ＭＳＬと副ソース線ＳＳＬ１とに階層化されてい
る。主ビット線ＭＢＬ１と副ビット線ＳＢＬ１との間に
選択トランジスタＳ１１が接続され、主ソース線ＭＳＬ
と副ソース線ＳＳＬ１との間に選択トランジスタＳ１２
が接続されている。また、副ビット線ＳＢＬ１と副ソー
ス線ＳＳＬ１との間に、所定数（ｎ個）のメモリトラン
ジスタＭ１１，Ｍ１２，…，Ｍ１ｎが並列接続されてい
る。

【０００４】とくに図示しないが、たとえばメモリトラ
ンジスタがＦＧ型の場合では、半導体基板またはウエル
の表面領域であるチャネル形成領域上に、酸化シリコン
からなるゲート絶縁膜、ポリシリコンからなるフローテ
ィングゲート、ＯＮＯ(Oxide-Nitride-Oxide) 膜からな
るゲート間絶縁膜、ポリシリコンからなるコントロール
ゲートが順に積層されている。その積層膜の両側の半導
体基板またはウエル表面に、ソース不純物領域とドレイ
ン不純物領域が形成されている。このソース不純物領域
は、副ソース線ＳＳＬ１としてＡＮＤ列内のメモリトラ
ンジスタ間で共通に設けられている。また、ドレイン不
純物領域は、副ビット線ＳＢＬ１としてＡＮＤ列内のメ
モリトランジスタ間で共通に設けられている。

【０００５】メモリセルアレイ全体では、このような構
成のＡＮＤ列が、図８と同様に相互接続されながらマト
リックス状に多数配置されている。

【０００６】このような構成のメモリセルアレイにおい
て、たとえばメモリトランジスタＭＴ１２の記憶データ
を読み出すとする。この場合、たとえば、読み出し対象
である選択メモリトランジスタＭ１２を含むＡＮＤ列内
の２つの選択トランジスタＳ１１およびＳ１２をオンさ
せた状態で、当該ＡＮＤ列に接続された主ビット線ＭＢ
Ｌ１に１〜２Ｖ程度の読み出しドレイン電圧が印加さ
れ、また、選択メモリトランジスタＭ１２が接続された
ワード線ＷＬ２に２〜５Ｖ程度の読み出しゲート電圧が
印加される。このとき、他の主ビット線ＭＢＬ２および
ワード線ＷＬ１，ＷＬ３〜ＷＬｎは、０Ｖで保持され
る。これにより、選択メモリトランジスタＭ１２が、そ
のしきい値電圧に応じてオンまたはオフする。

【０００７】つまり、フローティングゲートなどの電荷
蓄積手段から電荷が引き抜かれた状態にある場合に、当
該メモリトランジスタＭ１２は、そのしきい値電圧が低
い分布に属することからオンし、読み出し電流が主ビッ
ト線ＭＢＬ１から、副ビット線ＳＢＬ１、トランジスタ
チャネル、副ソース線ＳＳＬ１を通って主ソース線ＭＳ
Ｌに流れ、主ビット線ＭＢＬ１の電位が低下する。一
方、電荷蓄積手段に電荷が十分注入された状態にある場
合は、当該メモリトランジスタＭ１２は、そのしきい値
電圧が高い分布に属することからオフのままとなり、読
み出し電流は流れない。したがって、主ビット線ＭＢＬ
１の電位変化もない。この主ビット線ＭＢＬの電位変化
を、これに接続されたセンスアンプで増幅しデータ判別
を行うことで、選択メモリトランジスタＭ１２の記憶デ
ータを外部に読み出すことができる。

【０００８】

【発明が解決しようとする課題】ところが、このような
構成のメモリセルアレイでは、副ビット線ＳＢＬ１，Ｓ
ＢＬ２および副ソース線ＳＳＬ１，ＳＳＬ２が半導体不
純物領域から形成されていることから、読み出し時にお
ける、これら半導体不純物領域の内部抵抗が大きいこと
が問題となる。

【０００９】とくに、副ソース線ＳＳＬ１，ＳＳＬ２に
おける大きな内部抵抗は、ＡＮＤ列内でメモリトランジ
スタのゲートとソース間にかかる電圧を変化させ、その
結果、メモリトランジスタのＡＮＤ列内の位置によって
読み出し電流値をばらつかせる要因となる。たとえば、
主ソース線ＭＳＬに最も遠いメモリトランジスタＭ１１
は、最も近いメモリトランジスタＭ１ｎに比べソース配
線抵抗値が桁違いに大きくなり、その結果、導通状態の
ソース電位が０Ｖより大きな正の値をとる。このため、
当該メモリトランジスタＭ１１のゲートとソース間の電
圧は、ソース電位の上昇分だけ小さくなるため、読み出
し電流が減少してしまう。この読み出し電流の減少幅
は、メモリトランジスタＭ１１が一番大きく、主ソース
線ＭＳＬに近づくほど低下する。

【００１０】ソース配線抵抗値が大きいとビット線電位
変化が遅れることから、ソース配線抵抗値の最大値を考
慮して読み出し時間が規定される。したがって、ソース
抵抗のバラツキが読み出し時間を長くする要因の一つと
なる。また、ソース配線抵抗に基づく読み出し電流のバ
ラツキは、低電圧化および素子微細化が進み、また、Ａ
ＮＤ列内のメモリトランジスタ数が多い場合にノイズマ
ージンを低下させ、誤読み出しの原因となる。

【００１１】本発明の目的は、ソース抵抗のバラツキが
読み出し電流の大小に影響しないようにした半導体記憶
装置と、その読み出し方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、複数のメモリトランジスタと、当該複数のメモ
リトランジスタに接続された基準電位線とを有し、上記
基準電位線が、所定数のメモリトランジスタごとに設け
られた複数の副線と、当該複数の副線の一端に接続され
た主線とに階層化され、読み出し対象となるメモリトラ
ンジスタの上記副線に対する接続位置に応じて読み出し
時の制御電圧を設定し印加する読み出し駆動手段が、上
記複数のメモリトランジスタの制御電極に接続されてい
る。

【００１３】本発明は、基準電位線が階層化されたメモ
リセル構造、たとえば、いわゆる仮想接地線型またはＡ
ＮＤ型に適用可能である。ＡＮＤ型の場合、メモリトラ
ンジスタのソースを接続するソース線、ドレインを接続
するビット線、ゲートを接続するワード線を有し、上記
ソース線が副ソース線と主ソース線とに階層化され、上
記ビット線が副ビット線と主ビット線とに階層化され、
上記副ソース線の一端が第１選択トランジスタを介して
上記主ソース線に接続され、上記副ビット線の他端が第
２選択トランジスタを介して上記主ビット線に接続さ
れ、上記副ソース線と上記副ビット線との間に所定数の
メモリトランジスタが並列接続され、読み出し対象とな
るメモリトランジスタの上記副ソース線に対する接続位
置に応じて読み出し時のゲート電圧を設定し印加する読
み出し駆動手段が、上記ワード線に接続されている。

【００１４】好適に、上記読み出し駆動手段は、上記基
準電位線の主線と副線（主ソース線と副ソース線）との
接続箇所からメモリトランジスタの距離が遠いほど高い
電圧を設定する。また、上記副線は、半導体に不純物を
導入して形成されている。

【００１５】本発明に係る半導体記憶装置の読み出し方
法は、複数のメモリトランジスタと、当該複数のメモリ
トランジスタを接続する基準電位線とを有し、上記基準
電位線が、所定数のメモリトランジスタごとに設けられ
た複数の副線と、当該複数の副線の一端に接続する主線
とに階層化された半導体記憶装置の読み出し方法であっ
て、読み出し時に、対象となるメモリトランジスタの上
記副線に対する接続位置に応じた電圧値の読み出しゲー
ト電圧を、当該メモリトランジスタのゲートに印加す
る。

【００１６】ＡＮＤ型の場合、メモリトランジスタのソ
ースを接続するソース線、ドレインを接続するビット
線、ゲートを接続するワード線を有し、上記ソース線が
副ソース線と主ソース線とに階層化され、上記ビット線
が副ビット線と主ビット線とに階層化され、上記副ソー
ス線の一端が第１選択トランジスタを介して上記主ソー
ス線に接続され、上記副ビット線の他端が第２選択トラ
ンジスタを介して上記主ビット線に接続され、上記副ソ
ース線と上記副ビット線との間に所定数のメモリトラン
ジスタが並列接続された半導体装置の読み出し方法であ
って、読み出し時に、その対象となるメモリトランジス
タの上記副ソース線に対する接続位置に応じた電圧値の
読み出しゲート電圧を、当該メモリトランジスタのゲー
トにワード線を介して印加する。

【００１７】このような構成の半導体記憶装置およびそ
の読み出し方法では、読み出し時に、たとえば、読み出
し対象となるメモリトランジスタを含むＡＮＤ列の２つ
の選択トランジスタをオンさせた状態で、当該ＡＮＤ列
に接続された主ビット線に読み出しドレイン電圧が印加
され、読み出し対象となるメモリトランジスタが接続さ
れたワード線に読み出し駆動手段によって所定の読み出
しゲート電圧が設定される。このとき読み出し駆動手段
は、読み出し対象となるメモリトランジスタの副ソース
線と主ソース線との接続箇所からの距離が遠いほど高い
読み出しゲート電圧を設定する。具体的に、読み出し駆
動手段は、ＡＮＤ列内でどのメモリトランジスタが選択
されても、副ソース線の配線抵抗の違いによって読み出
し電流がばらつかないように、メモリトランジスタのＡ
ＮＤ列内での位置によって電圧設定値を適宜変える。こ
のため、主ビット線から副ビット線、トランジスタチャ
ネル、副ソース線を通って主ソース線に流れる読み出し
電流は、異なる読み出しサイクル間で一定に維持され
る。したがって、ビット線電位変化も一定となる。

【００１８】

【発明の実施の形態】図１に、本発明の実施形態に係る
不揮発性メモリ装置の要部回路構成を示す。図２にＮＯ
Ｒ型メモリセルアレイの平面図を、図３に図２のＢ−
Ｂ’線に沿った断面側から見た鳥瞰図を示す。また、図
４にメモリトランジスタのワード線方向の拡大断面図を
示す。

【００１９】このＮＯＲ型メモリセルアレイでは、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れている。また、主ソース線ＭＳＬ（図３では、ＭＳＬ
１およびＭＳＬ２に分割）に対し、選択トランジスタＳ
１２を介して副ソース線ＳＳＬ１が接続され、選択トラ
ンジスタＳ２２を介して副ソース線ＳＳＬ２が接続され
ている。

【００２０】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続さ
れている。この互いに並列に接続されたｎ個のメモリト
ランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１
２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレ
イを構成する単位ブロック（ＡＮＤ列）が構成される。

【００２１】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，Ｓ２１，…は選択ゲート線Ｓ
Ｇ１により制御され、選択トランジスタＳ１２，Ｓ２
２，…は選択ゲート線ＳＧ２により制御される。

【００２２】この微細ＮＯＲ型セルアレイでは、図３に
示すように、半導体基板ＳＵＢの表面にｐウエルＰＷが
形成されている。ｐウエルＰＷは、トレンチに絶縁物を
埋め込んでなり平行ストライプ状に配置された素子分離
絶縁層ＩＳＯにより、ワード線方向に絶縁分離されてい
る。

【００２３】素子分離絶縁層ＩＳＯにより分離された各
ｐウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いに距離をおいた平
行ストライプ状にｎ型不純物が高濃度に導入され、これ
により、副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬ
と表記）および副ソース線ＳＳＬ１，ＳＳＬ２（以下、
ＳＳＬと表記）が形成されている。副ビット線ＳＢＬお
よび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔
に配線されている。また、これらのワード線は、内部に
電荷蓄積手段を含む絶縁膜を介してｐウエルＰＷ上およ
び素子分離絶縁層ＳＯＩ上に接している。

【００２４】図４に拡大して示すように、副ビット線Ｓ
ＢＬと副ソース線ＳＳＬとの間のｐウエル部分と、各ワ
ード線との交差部分がメモリトランジスタのチャネル形
成領域となる。チャネル形成領域に接する副ビット線Ｓ
ＢＬ部分がドレイン、副ソース線ＳＳＬ部分がソースと
して機能する。なお、副ビット線ＳＢＬおよび副ソース
線ＳＳＬのチャネル形成領域に臨む基板表面位置に、Ｌ
ＤＤ(Lightly Doped Drain) と称する低濃度領域を具備
させてもよい。

【００２５】チャネル形成領域上に、トンネル絶縁膜１
０、フローティングゲートＦＧ、ゲート間絶縁膜１２、
コントロールゲートＣＧ（ワード線ＷＬ）が順に積層さ
れている。トンネル絶縁膜１０として、ウエル表面を熱
酸化して形成した、８〜１０数ｎｍ程度の膜厚の酸化シ
リコン膜を用いる。また、熱酸化シリコン膜の一部また
は全部を窒化処理して用いてもよい。フローティングゲ
ートＦＧ、および、ワード線ＷＬとなるコントロールゲ
ートＣＧは、ｐ型またはｎ型の不純物が高濃度に導入さ
れて導電化されたポリシリコン(doped poly-Si) からな
る。ワード線ＷＬは、doped poly-Si と高融点金属シリ
サイドとの積層膜から構成してもよい。ゲート間絶縁膜
１２として、総膜厚が１０数ｎｍ程度のＯＮＯ膜を用い
る。

【００２６】図３に示すように、ワード線ＷＬの上部に
オフセット絶縁層が形成されている。また、図４の断面
方向と直交するワード線の幅方向の側壁に、サイドウォ
ール絶縁層（通常の層間絶縁層でも可）が形成されてい
る。これら絶縁層には、所定間隔で副ビット線ＳＢＬに
達するビットコンタクトＢＣと、副ソース線ＳＳＬに達
するソースコンタクトＳＣとが形成されている。これら
のコンタクトＢＣ，ＳＣは、たとえば、ビット線方向の
メモリトランジスタが１２８個程度ごとに設けられてい
る。また、絶縁層上を、ビットコンタクトＢＣ上に接触
する主ビット線ＭＢＬ１，ＢＬ２，…と、ソースコンタ
クトＳＣ上に接触する主ソース線ＭＳＬ１，ＢＬ２，…
が交互に、平行ストライプ状に形成されている。

【００２７】この微細ＮＯＲ型セルアレイは、ビット線
およびソース線が階層化され、メモリセルごとにビット
コンタクトＢＣおよびソースコンタクトＳＣを形成する
必要がない。したがって、コンタクト抵抗自体のバラツ
キは基本的にない。ビットコンタクトＢＣおよびソース
コンタクトＳＣは、たとえば、１２８個のメモリセルご
とに設けられるが、このコンタクト形成を自己整合的に
行わないときは、オフセット絶縁層およびサイドウォー
ル絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚
く堆積してメモリトランジスタを埋め込んだ後、通常の
フォトリソグラフィとエッチングによりコンタクトを開
口する。

【００２８】副線（副ビット線，副ソース線）を不純物
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ² に近い非常に小さ
いセル面積で製造できる。また、ビット線とソース線が
階層化されており、選択トランジスタＳ１１又はＳ２１
が非選択のＡＮＤ列における並列メモリトランジスタ群
を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、選択トランジスタＳ１２
またはＳ２２の働きで、副ソース線を主ソース線から切
り離して、低容量化することができる。

【００２９】本実施形態の不揮発性メモリ装置では、こ
のような構成のメモリセルアレイの周辺回路内、たとえ
ばロウデコーダ内に、図１に示すように、本発明の“読
み出し駆動手段”としてワード線駆動回路ＷＤが設けら
れている。ワード線駆動回路ＷＤは、全てのワード線Ｗ
Ｌ１，ＷＬ２，…，ＷＬｎに接続されている。ワード線
駆動回路ＷＤは、読み出し時に選択されたメモリトラン
ジスタが接続されたワード線（選択ワード線）に読み出
しゲート電圧を印加する。このとき、ワード線ＷＬ１，
ＷＬ２，…，ＷＬｎごとに、ＡＮＤ列内の位置に応じて
異なる電圧を印加する。

【００３０】以下、このワード線駆動回路ＷＤの読み出
し時における動作を説明する。

【００３１】読み出し時に、たとえばメモリトランジス
タＭＴ１１が選択される場合、選択ゲート線ＳＧ１およ
びＳＧ２にたとえば電源電圧Ｖ_CCが印加され、選択メモ
リトランジスタＭ１１を含むＡＮＤ列内の２つの選択ト
ランジスタＳ１１およびＳ１２がオンする。この状態
で、当該ＡＮＤ列に接続された主ビット線ＭＢＬ１に１
〜２Ｖ程度の読み出しドレイン電圧が印加され、また、
選択メモリトランジスタＭ１１が接続されたワード線Ｗ
Ｌ１に２〜５Ｖ程度の読み出しゲート電圧が印加され
る。このとき、他の主ビット線ＭＢＬ２およびワード線
ＷＬ２〜ＷＬｎは、０Ｖで保持される。これにより、選
択メモリトランジスタＭ１１が、そのしきい値電圧に応
じてオンまたはオフする。

【００３２】フローティングゲートＦＧ（電荷蓄積手
段）から電荷が引き抜かれた状態にある場合に、当該メ
モリトランジスタＭ１１は、そのしきい値電圧が低い分
布に属することからオンし、読み出し電流が主ビット線
ＭＢＬ１から、副ビット線ＳＢＬ１、トランジスタチャ
ネル、副ソース線ＳＳＬ１を通って主ソース線ＭＳＬに
流れ、主ビット線ＭＢＬ１の電位が低下する。一方、電
荷蓄積手段に電荷が十分注入された状態にある場合は、
当該メモリトランジスタＭ１１は、そのしきい値電圧が
高い分布に属することからオフのままとなり、読み出し
電流は流れない。したがって、主ビット線ＭＢＬ１の電
位変化もない。この主ビット線ＭＢＬ１の電位変化を、
これに接続されたセンスアンプで増幅しデータ判別を行
うことで、選択メモリトランジスタＭ１１の記憶データ
を外部に読み出すことができる。

【００３３】本実施形態では、ワード線駆動回路ＷＤ
が、読み出し対象となるメモリトランジスタの副ソース
線と主ソース線との接続箇所（ソースコンタクトＳＣ）
からの距離が遠いほど高い読み出しゲート電圧を設定す
る。具体的に、メモリトランジスタＭ１１が選択された
場合の読み出しワード電圧が最も高く、当該電圧を印加
するワード線がソースコンタクトＳＣに近づくにつれて
順次、低く設定される。

【００３４】たとえば、副ソース線ＳＳＬ１を構成する
不純物領域のシート抵抗が２ｋΩ／□、その長さと幅の
比がｎ：１（ｎ：ＡＮＤ列内のメモリトランジスタ数）
とする。このとき、ソースコンタクトＳＣから最も遠い
メモリトランジスタＭ１１に、読み出し電流が単位ゲー
ト幅当たり５０μＡ／μｍで流れると仮定すると、ゲー
ト幅が０．１μｍの場合、メモリトランジスタＭ１１の
ソース端の電位が（１０×ｎ）ｍＶとなる。いま、ｎ＝
１２８とすると、メモリトランジスタＭ１１のソース端
の電位上昇値は、約１．２８Ｖにも達する。この場合、
メモリトランジスタＭ１１の読み出しゲート電圧を、た
とえば、ソース電位０として所定の読み出し電流を得る
ためのゲート電圧より１．２８Ｖ大きく設定する。そし
て、選択されるメモリトランジスタがソースコンタクト
ＳＣに近づくにつれて、たとえば、１０ｍＶステップで
読み出しゲート電圧を下げて設定する。

【００３５】このような読み出しゲート電圧の設定を行
うと、主ビット線から副ビット線、トランジスタチャネ
ル、副ソース線を通って主ソース線に流れる読み出し電
流は、異なる読み出しサイクル間でほぼ一定に維持され
る。したがって、ビット線電位変化もほぼ一定となり、
その結果として、従来より読み出し時間を高速化しても
誤動作しにくくなる。

【００３６】なお、本実施形態では、ＦＧ型に限定され
ることなく、種々のメモリトランジスタを有する半導体
メモリ装置に対し本発明が適用可能である。図５〜図７
に、本発明が適用可能なメモリトランジスタ構造を３
例、断面図で示す。

【００３７】図５に示すメモリトランジスタはＭＯＮＯ
Ｓ型であり、チャネル形成領域とワード線ＷＬとの間の
絶縁膜が、下層から順に、トンネル絶縁膜１０、窒化膜
２１、トップ絶縁膜２２から構成されている。本例にお
けるトンネル絶縁膜１０は、膜厚が２〜５ｎｍとＦＧ型
より薄膜化されている。窒化膜２１は、例えば５〜８ｎ
ｍの窒化シリコン膜から構成されている。この窒化膜２
１は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製
され、膜中にキャリアトラップが多く含まれ、プールフ
レンケル型（ＰＦ型）の電気伝導特性を示す。トップ絶
縁膜２２は、窒化膜２１との界面近傍に深いキャリアト
ラップを高密度に形成する必要があり、このため、例え
ば熱酸化法またはＨＴＯ（High Temperature chemical
vapor deposited Oxide)法により形成する。

【００３８】図６に示すメモリトランジスタは、いわゆ
るＳｉナノ結晶型と称され、チャネル形成領域とワード
線ＷＬとの間の絶縁膜がトンネル絶縁膜１０と厚い酸化
膜３１とからなり、その間に、電荷蓄積手段としてのＳ
ｉナノ結晶３０が多数、離散化して埋め込まれている。
Ｓｉナノ結晶３０は、そのサイズ（直径）がたとえば
４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化
膜３１で空間的に、例えば４ｎｍ程度の間隔で分離され
ている。

【００３９】図７に示すメモリトランジスタは、いわゆ
る微細分割ＦＧ型と称され、チャネル形成領域とワード
線ＷＬとの間の絶縁膜がトンネル絶縁膜１０と厚い酸化
膜４３とからなり、その間に、電荷蓄積手段としての微
細分割型フローティングゲート４２が多数、離散化して
埋め込まれている。微細分割フローティングゲート４２
は、通常のＦＧ型のフローティングゲートを、その高さ
が例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの
微細なポリＳｉドットに電子線露光などを用いて加工し
たものである。

【００４０】なお、図７では、メモリトランジスタがＳ
ＯＩ基板に形成されている。ＳＯＩ基板の形成にはＳＩ
ＭＯＸ（Separation by Implanted Oxygen）法または基
板張り合せ法などが用いられる。ＳＯＩ基板は、半導体
基板ＳＵＢ、分離酸化膜４０およびｐ型のシリコン層４
１とから構成され、シリコン層４１内に、チャネル形成
領域および副線（副ビット線ＳＢＬおよび副ソース線Ｓ
ＳＬ）が設けられている。半導体基板ＳＵＢに代えて、
ガラス基板、プラスチック基板、サファイア基板等を用
いてもよい。このようなＳＯＩ基板を用いることは、図
４〜図６の他のメモリトランジスタ構造の何れにも適用
できる。

【００４１】また、特に図示しないが、メモリトランジ
スタをＭＮＯＳ型としてもよい。

【００４２】

【発明の効果】本発明に係る半導体装置およびその読み
出し方法によれば、たとえば、基準電位が供給される側
の不純物領域の電位上昇分だけ読み出しワード電圧を上
げて読み出しを行うことにより、異なる読み出しサイク
ル間で読み出し電流を一定にして、高速読み出ししても
誤動作しない高性能、高信頼性の半導体装置と、その読
み出し方法を提供することができる。

【図面の簡単な説明】

【図１】実施形態に係る不揮発性メモリ装置の要部構成
を示す回路図である。

【図２】実施形態に係るＮＯＲ型メモリセルアレイの平
面図である。

【図３】実施形態に係るＮＯＲ型メモリセルアレイの、
図２のＢ−Ｂ’線に沿った断面側から見た鳥瞰図であ
る。

【図４】実施形態に係るメモリトランジスタのワード線
方向の拡大断面図である。

【図５】本発明が適用可能なＭＯＮＯＳ型メモリトラン
ジスタの断面図である。

【図６】本発明が適用可能なＳｉナノ結晶型メモリトラ
ンジスタの断面図である。

【図７】本発明が適用可能な微細分割ＦＧ型メモリトラ
ンジスタの断面図である。

【図８】ソース線およびビット線が階層化された従来の
ＮＯＲ型（ＡＮＤ型）メモリセルアレイの回路図であ
る。

【符号の説明】

１０…トンネル絶縁膜、１２…ゲート間絶縁膜、２１…
窒化膜、２２…トップ絶縁膜、３０…Ｓｉナノ結晶、３
１，４３…酸化膜、４０…分離酸化膜、４１…シリコン
層、４２…微細分割型フローティングゲート、ＳＵＢ…
半導体基板、ＰＷ…ｐウエル、ＩＳＯ…素子分離絶縁
層、ＦＧ…フローティングゲート、ＣＧ…コントロール
ゲート、ＢＣ…ビットコンタクト・プラグ、ＳＣ…ソー
スコンタクト・プラグ、ＷＤ…ワード線駆動回路（読み
出し駆動手段）、Ｍ１１等…メモリトランジスタ、Ｓ１
１等…選択トランジスタ、ＭＢ１，ＭＢ２…主ビット
線、ＳＢＬ，ＳＢＬ１，ＳＢＬ２…副ビット線、ＭＳＬ
…主ソース線、ＳＳＬ，ＳＳＬ１，ＳＳＬ２…副ソース
線、ＷＬ，ＷＬ１等…ワード線、ＳＧ１，ＳＧ２…選択
ゲート線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AC01 AD03 AE08 5F001 AA01 AB02 AD13 AD17 AD70 AG02 AG21 5F083 EP02 EP22 EP27 EP62 EP67 EP77 EP79 ER21 GA09 JA04 KA05 KA06 KA11 KA12 LA12 LA20 PR12 PR21 5F101 BA01 BB02 BD03 BD07 BD30 BH02 BH03

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のメモリトランジスタと、 当該複数のメモリトランジスタに接続された基準電位線
   とを有し、 上記基準電位線が、所定数のメモリトランジスタごとに
   設けられた複数の副線と、当該複数の副線の一端に接続
   された主線とに階層化され、 読み出し対象となるメモリトランジスタの上記副線に対
   する接続位置に応じて読み出し時の制御電圧を設定し印
   加する読み出し駆動手段が、上記複数のメモリトランジ
   スタの制御電極に接続されている半導体記憶装置。
2. 【請求項２】上記読み出し駆動手段は、上記基準電位線
   の主線と副線との接続箇所からメモリトランジスタの距
   離が遠いほど高い電圧を設定する請求項１に記載の半導
   体記憶装置。
3. 【請求項３】上記副線は、半導体に不純物を導入して形
   成されている請求項１に記載の半導体記憶装置。
4. 【請求項４】メモリトランジスタのソースを接続するソ
   ース線、ドレインを接続するビット線、ゲートを接続す
   るワード線を有し、 上記ソース線が副ソース線と主ソース線とに階層化さ
   れ、 上記ビット線が副ビット線と主ビット線とに階層化さ
   れ、 上記副ソース線の一端が第１選択トランジスタを介して
   上記主ソース線に接続され、 上記副ビット線の他端が第２選択トランジスタを介して
   上記主ビット線に接続され、 上記副ソース線と上記副ビット線との間に所定数のメモ
   リトランジスタが並列接続され、 読み出し対象となるメモリトランジスタの上記副ソース
   線に対する接続位置に応じて読み出し時のゲート電圧を
   設定し印加する読み出し駆動手段が、上記ワード線に接
   続されている半導体記憶装置。
5. 【請求項５】上記読み出し駆動手段は、上記副ソース線
   と主ソース線との接続箇所からメモリトランジスタの距
   離が遠いほど高い電圧を設定する請求項４に記載の半導
   体記憶装置。
6. 【請求項６】複数のメモリトランジスタと、 当該複数のメモリトランジスタを接続する基準電位線と
   を有し、 上記基準電位線が、所定数のメモリトランジスタごとに
   設けられた複数の副線と、当該複数の副線の一端に接続
   する主線とに階層化された半導体記憶装置の読み出し方
   法であって、 読み出し時に、対象となるメモリトランジスタの上記副
   線に対する接続位置に応じた電圧値の読み出しゲート電
   圧を、当該メモリトランジスタのゲートに印加する半導
   体記憶装置の読み出し方法。
7. 【請求項７】上記読み出しゲート電圧は、上記基準電位
   線の主線と副線との接続箇所からメモリトランジスタの
   距離が遠いほど高い電圧値に設定される請求項６に記載
   の半導体記憶装置の読み出し方法。
8. 【請求項８】メモリトランジスタのソースを接続するソ
   ース線、ドレインを接続するビット線、ゲートを接続す
   るワード線を有し、 上記ソース線が副ソース線と主ソース線とに階層化さ
   れ、 上記ビット線が副ビット線と主ビット線とに階層化さ
   れ、 上記副ソース線の一端が第１選択トランジスタを介して
   上記主ソース線に接続され、 上記副ビット線の他端が第２選択トランジスタを介して
   上記主ビット線に接続され、 上記副ソース線と上記副ビット線との間に所定数のメモ
   リトランジスタが並列接続された半導体装置の読み出し
   方法であって、 読み出し時に、その対象となるメモリトランジスタの上
   記副ソース線に対する接続位置に応じた電圧値の読み出
   しゲート電圧を、当該メモリトランジスタのゲートにワ
   ード線を介して印加する半導体記憶装置の読み出し方
   法。
9. 【請求項９】上記読み出しゲート電圧は、上記読み出し
   対象となるメモリトランジスタの、上記副ソース線と主
   ソース線との接続箇所からの距離が遠いほど高い電圧値
   に設定される請求項８に記載の半導体記憶装置の読み出
   し方法。