JP2008524772A - アドレス‐依存条件を使用するメモリオペレーション用の装置及び方法 - Google Patents

アドレス‐依存条件を使用するメモリオペレーション用の装置及び方法 Download PDF

Info

Publication number
JP2008524772A
JP2008524772A JP2007546708A JP2007546708A JP2008524772A JP 2008524772 A JP2008524772 A JP 2008524772A JP 2007546708 A JP2007546708 A JP 2007546708A JP 2007546708 A JP2007546708 A JP 2007546708A JP 2008524772 A JP2008524772 A JP 2008524772A
Authority
JP
Japan
Prior art keywords
memory cell
line driver
memory cells
word line
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007546708A
Other languages
English (en)
Other versions
JP2008524772A5 (ja
JP5285277B2 (ja
Inventor
ソー，ケネス，ケー．
ファゾーリ，ルカ，ジー．
ショイヤァライン，ロイ，イー．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk 3D LLC
Original Assignee
SanDisk 3D LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk 3D LLC filed Critical SanDisk 3D LLC
Publication of JP2008524772A publication Critical patent/JP2008524772A/ja
Publication of JP2008524772A5 publication Critical patent/JP2008524772A5/ja
Application granted granted Critical
Publication of JP5285277B2 publication Critical patent/JP5285277B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1677—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Transceivers (AREA)
  • Debugging And Monitoring (AREA)

Abstract

【解決手段】 開示する装置は、複数のワード線及びワード線ドライバ、複数のビット線及びビット線ドライバ、及びそれぞれのワード線とビット線の間に接続された複数のメモリセルを含む。装置はさらに、ワード線ドライバ及びビット線ドライバのうちの一方または両方に関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するように作動する回路を含む。装置は、さらに、ワード線及び／又はビット線ドライバに関するメモリセルの位置に基づき、並行してプログラムすべき幾つかのメモリセルを選択するように作動する回路を含むことができる。

Description

メモリセルをプログラムするのに、そのメモリセルに関連するワード線及びビット線のドライバを、それぞれ、印加されたワード線電圧及びビット線電圧でドライブできる。メモリセル両端の電圧が閾値電圧より大きい場合に、メモリセルがプログラムされる。メモリセルを読み出すために、そのメモリセルに関するワード線とビット線のドライバを、印加されたワード線電圧とビット線電圧それぞれでドライブすることができる。そしてそのメモリセルに関するセンス増幅器は、メモリセルから流れ出る電流と基準電流を比較する。もしメモリセルがプログラムされていれば、電流は基準電流より大きくなるが、そうでなければ、電流は基準電流より低くなる。ワード線及びビット線を通る抵抗が原因で、メモリセルが受け取る実際の電圧（そして、従ってメモリセルを通過する電流）が低下する場合、書き込み及び読み出しエラーが起こり得る。
本発明は以下の請求項によって定義され、この項のいずれの事項もこれらの請求項に対する制限として解釈してはならない。
はじめに、下記の好ましい態様が、アドレス‐依存条件を使用するメモリオペレーション用の装置及び方法を提供する。一つの好ましい態様は、複数のワード線及びワード線ドライバ、複数のビット線及びビット線ドライバ、及びそれぞれのワード線とビット線の間に接続された複数のメモリセルを含む装置を提供する。本装置はさらに、ワード線ドライバ及びビット線ドライバのうちの一方または両方に関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するように作動する回路を含む。他の好ましい態様は、さらに、ワード線及び／又はビット線ドライバに関するメモリセルの位置に基づき、並行してプログラムすべき幾つかのメモリセルを選択するように作動する回路を提供する。他の好ましい態様が提供され、また、ここに記述された好ましい態様は、各々、単独であるいは互いに組み合わせて使用することができる。
次に、図面に注目すると、第１図は、好ましい態様のメモリ装置５示す。装置５は、限定される分けではないが、例えばディジタルカメラ、携帯情報端末、携帯電話、ディジタルオーディオプレイヤー、或いはパソコンのような家電製品で使用されているメモリーカード又はスティックのようなモジュールでコンパクトな携帯型の部品でもよい。装置５は複数のワード線（WL[0], WL[1]...WL[Y-2], WL[Y-1]）、複数のビット線（BL[0], BL[1]...BL[X-2], BL[X-1]）、及びそれぞれのワード線とビット線の間に接続された複数のメモリセル１０を含むメモリ配列を含む。この態様では、メモリ配列は比較的長いビット線及び比較的短いワード線を含む。メモリセル１０は、どんな適切な形式でもよく、限定される分けではないが、一回書き込み（つまり一回プログラム可能）メモリセル、多数回書込みメモリセル、数回プログラム可能メモリセル（二回以上プログラム可能であるが、多数回書込みメモリセル程ではない。）、あるいはこれらの任意の組み合わせを含む。メモリセルは単一の層（つまり二次元配列）中に、あるいは米国特許番号6,034,882及び米国特許番号6,420,215に記述されているように、一枚の基板上、垂直に互いの上に積み重ねられた複数の層（つまり三次元の配列）中に作り上げることができる。なお、両特許は本発明の譲受人に譲渡済で、参照によってここに組込む。ここに記述された態様では、メモリセルは、プログラムされた時にその誘電体が破壊される半導体アンチヒューズの形式をとる。他の形式のメモリセルを使用することもできる。
装置５は、さらにそれぞれワード線及びビット線と接続される列デコーダ１５及び行デコーダ２０を含む。ここで使用する場合、「と接続された」という語句は、一つ以上の指名または無指名のコンポーネントを通じて直接的に接続されているか、間接的に接続されているかを意味する。列デコーダ１５も行デコーダ２０もメモリ配列の相対する側に分割されている。列デコーダ１５は、各ワード線について一つずつある複数のワード線ドライバ２５を含む。同様に、行デコーダ２０は、各ビット線について一つずつある複数のビット線ドライバ２（図示されていない）を含む。装置５は、さらに、行デコーダ２０に接続された複数のセンス増幅器３０及び、更に詳細に以下論ずるように、ワード線ドライバ及びビット線ドライバのうちの一方または両方に関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するアドレス‐依存電圧と電流発生装置３５を含む。
操作において、書き込みまたは読み出し操作用にメモリセルを選ぶのに、列アドレスを列デコーダ１５に供与し、行アドレスを行デコーダ２０に供与する。列デコーダ１５及び行デコーダ２０は、どのワード線及びビット線が、それぞれ供与された列及び行アドレスに該当するかを決定し、装置５は選択されたメモリセルに、書き込み条件あるいは読み出し条件を適用する。ここに使用の場合、用語「書き込み条件」及び「読み出し条件」は、強制機能（forcing function）及び基準のうちの、一つあるいは両者を意味することができる。強制機能は、例えば電圧ソース、電流ソース、発生波形（例えば高インピーダンスあるいは低インピーダンス）、チャージパケット、あるいは他の駆動刺激でもよい。基準は、例えば電流基準値あるいは電圧基準値でもよい。他のタイプの書き込み及び読み出し条件を使用することもできる。
メモリセルをプログラムするのに、該メモリセルに関連したワード線及びビット線のドライバを、それぞれ、印加ワード線電圧（VＷL）及び印加ビット線電圧（VBL）で駆動する（印加電圧は接地でも可。）。メモリセル両端の電圧が閾値電圧より大きい場合、メモリセルがプログラムされる。この例では、供与されたワード線及びビット線の電圧が「書き込み条件」である。プログラム中センシング（あるいはスマートライト）技術を使用する時、「書込み条件」は、供与されたワード線及びビット線電圧両者並びに基準電流である。スマートライトは、メモリセルがプログラムされている間にメモリセルから出る電流を基準電流と比較する。メモリセルからの電流が基準電流を超過する場合に、メモリセルはプログラムされる。また、メモリセルのプログラミングは停止することができる。これで、一定時間の間にメモリセルの両端に電圧を印加するプログラム技術に比べて、プログラムする帯域幅が増加する。好ましい、プログラム中センシング技術についてのさらなる詳細は、米国特許番号6,574,145で知ることが出来るが、この特許は本発明の譲受人に譲渡されており、参照によってここに組込む。
同様に、メモリセルを読み出すには、該メモリセルに関連するワード線及びビット線のドライバを、それぞれ印加されたワード線電圧（VＷL）及びビット線電圧（VBL）で駆動し、該メモリセルに付随するセンス増幅器３０は、メモリセルから出る電流を基準電流と比較する。メモリセルがプログラムされていれば、その電流は基準電流より大きいが、そうでなければ、電流は基準電流より低くなる。この例では、「読み出し条件」は、印加されたワード線電圧（VＷL）及びビット線電圧（VBL）、並びに基準電流である。上記に述べたように、書き込み及び読み出し条件は、他の形式をとることもできる。
ワード線及びビット線を通る抵抗のために、メモリセルが実際に受け取る電圧は、ワード線及びビット線のドライバに関するメモリセルの位置の関数となる。第２図は、メモリセル両端の電圧の、ワード線及びビット線抵抗への依存を示す回路図である。この図示通り、数個の抵抗（R）の為、メモリセル両端の電圧（Vdiode）は、印加書き込み電圧とは異なるが、これは、ビット線印加電圧とワード線印加電圧の間の差（VWR = VBL-VWL）である。等価抵抗（R）の合計は、行デコーダ２０のプルアップ抵抗（Rpu）、行デコーダ２０のプルダウン抵抗（Rpd）、ビット線抵抗（Rbl）及びワード線抵抗（Rwl）から成る。メモリセル両端間の電圧（Vdiode）低下は、さらにメモリセル電流（ID）を低下させる。従って、メモリセルが、ビット線及びワード線に沿ってそれぞれ遠くに位置するにつれて、ビット線及びワード線の抵抗が増加するので、メモリセルに印加された電圧及びメモリセルから読み出された電流は、ワード線ドライバ及びビット線ドライバの一方または両方についてのメモリセルの位置に依存する。
第１図を再び参照すると、ワード線及びビット線ドライバに関するメモリセルの位置を特徴づけるために、この好ましい態様では四つのカテゴリー、遠‐遠、遠‐近、近‐遠、近‐近が使用される。遠‐遠ビットは、一つのメモリ配列内で、ワード線ドライバから最も遠く、ビット線ドライバから最も遠いメモリセルである。遠‐近ビットは、一つのメモリ配列内で、ワード線ドライバから最も遠く、ビット線ドライバに最も近いメモリセルである。近‐遠ビットは、一つのメモリ配列内で、ワード線ドライバに最も近く、ビット線ドライバから最も遠いメモリセルである。近‐近ビットは、一つのメモリ配列内で、ワード線ドライバに最も近く、ビット線ドライバに最も近いメモリセルである。もちろん、他のカテゴリーを使用することもできる。
メモリセルは、ワード線及びビット線が選択する回路（つまりドライバ）に関するメモリセルの位置によって異なる条件（例えば抵抗）にさらされるので、配列中のすべてのメモリセルに、同じ書き込み、読み出し条件を適用すると、プログラミング及び読み出しエラーが起こり得る。例えば、正常な読み取りまたはプログラミング作動では、よく制御された電圧をワード線とビット線ドライバ出力に印加する。メモリセル両端間の実際の電圧は、遠‐遠ビットの場合なら近‐近ビットの場合より低くなるが、これは、ワード線及びビット線を通る抵抗のために電圧が低下するからである。メモリセル両端間の実際の電圧の変動は、読み出しマージンの減少、プログラミングマージンの減少、及び書き込みセンシングマージンの減少を引き起こすはずである。さて、これらの減少を各々について論ずることとする。
先ず読み出しマージンの減少に注目すると、メモリセルの両端間の電圧が低い程、セルが伝導する電流が低い。この関係は第３図に示されているが、この図は、プログラムされた及びプログラムされなかった両方の状態で、近‐近と遠‐遠の領域にある、順バイアスをかけた一回プログラム可能のメモリセルの電流‐電圧曲線のグラフである。各タイプのメモリセルに対して示されている２本の曲線は、例えば、製造工程での変動が引き起こす下限と上限の分布を表わす。このグラフで示すように、与えられた読み出し電圧２ボルトに対してプログラムされた近‐近ビットは、プログラムされた遠‐遠ビットよりも大きなメモリセル電流を発生する。プログラムされなかったビットについても同じことが言える。読み出しマージン（つまり、読み出しセンシングウィンドウ）は、正しい読み出しにとって受理可能な電圧及び電流の許される全変動における許容範囲である。
プログラムされた遠‐遠ビットが、プログラムされたメモリセルとして読み出され得るよう十分な電流の発生を確保するために、遠‐遠ビットで見られる高い抵抗に対応するように、全面的な読み出し電圧を高めることができる。しかしながら、電圧を上げるとリークしやすい、プログラムされなかった近‐近ビットは、基準電流より多くの電流を伝導する可能性があり、それが起これば、プログラムされなかった近‐近のメモリセルが、プログラムされた状態にあると誤解されることになる。読み出し電圧が変動する場合も同じ問題が生じる。読み出し電圧が２ボルト未満に下がる場合、弱くプログラムされた遠‐遠ビットが伝導する電流は、読み出しウィンドウ以内に収まる。すなわち、２ボルトで存在した読み出しウィンドウはもはや存在しない。従って、基準電流が読み出しマージンの上限と同じくらい高くに変動する場合には、弱くプログラムされた遠‐遠ビットは、プログラムされなかったメモリセルとして読み出される。同様に、読み出し電圧が２ボルトを超過する場合、強くプログラムされなかった近‐近ビットによって導かれた電流（プログラムされなかった近‐近ビットのための上部曲線で表わされている）は、読み出しウィンドウ以内に収まる。従って、基準電流が読み出しマージンの下限と同じくらいに低く変わる場合には、強くプログラムされなかった近‐近ビットは、プログラムされたメモリセルとして読み出される。
この問題を克服するために、装置５は、ワード線ドライバ及びビット線ドライバのうちの一方または両方に関するメモリセルの位置に基づいて、メモリセルに適用すべき読み出し条件（例えば電圧または基準電流）を選択する回路を含むことができる。これは、その問題点を補償するよう、アドレス依存‐メモリセルに適用すべき条件を選択することで達成できる。言い換えれば、操作ウィンドウの欠如／不足は、ワード線及び／又はビット線ドライバに関して選択されたメモリセルの位置の関数であるから、ウィンドウはアドレス依存‐読み出し条件の適用により作成することができる。操作ウィンドウが存在していても、アドレス依存‐読み出し条件の使用で、読み出しマージンを増やすことによって設計の構造安定性を改善できる。
第４図及び第５図は、それぞれ印加電圧及び基準電流を調節することで、回路がメモリセルの位置／アドレスに基づいてどのように電圧及び電流の低下を補うことができるかを示す。第４図で示すように、遠‐遠ビットに対するより、近‐近ビットに対して、より低い読み出し電圧（Vread）を印加することで、より広い読み出しマージンが存在する。第５図では、読み出し電圧は一定にするが、読み出し中のメモリセルが近‐近ビットまたは遠‐遠ビットであるかどうかに依存して、基準電流を変える。電圧を変えるのと同様に、アドレスに基づいて基準電流を変えることで、第３図に示す補償されなかった場合よりも大きな読み出しマージンが提供される。第４図及び第５図は、電圧及び基準電流のうちの一つを固定して、他方を変えている場合を示しているが、電圧及び基準電流の両方をともに変えられることに留意することが重要である。
読み出しマージン問題に類似して、プログラム中センシング（“スマートライト”）技術を使用する際、書き込みセンシング問題がある。上記のように、スマートライト技術は、メモリセルがプログラムされている間に、メモリセルから出る電流を基準電流と比較する。一旦電流が基準電流を超過すると（メモリセルがプログラムされていたことを示す）、そのメモリセルへの書き込みサイクルは終了し、別のメモリセルへの書き込みサイクルが始まる。メモリセルのグループが、同じ物理的ワード線に沿って並行してプログラムされる場合、この技術はプログラムする帯域幅を著しく増加する。しかしながら、書き込み電流はこの状況で制限でき、この電流限度もメモリセルのプログラミングをセンスバックするための基準電流として使用される。ある状況では、このために書き込みセンシング用ウィンドウがない結果になることがある。第６図はこの問題を説明するグラフである。書き込みセンスウィンドウが欠如しているために、弱くプログラムされた遠‐遠ビットを通過する電流は、基準電流より少なくなり、その結果、プログラムされたメモリセルは、プログラムされなかったビットとして読み出される。従って、プログラムされたセルがすべて電流基準より上にあり、プログラムされなかったセルはすべて電流基準未満であるように基準電流をセットすることが望まれる。しかしながら、電流基準が近‐近ビットに対応するようにセットされると、同じ電流基準のセッティングは、第６図に示すようにプログラムされた遠‐遠ビットより高くなることがある。これは、プログラムされた遠‐遠ビットに書き込み時間切れを起こす。反対に、電流基準を遠‐遠ビットに対応するようにセットすると、同じ電流基準のセッティングは、プログラムされなかった近‐近ビットより低くなることがある。これは、「スマートライト」回路にプログラムされなかった近‐近ビットがプログラムされていたと思わせ、時期尚早に次のビットのセットに移動させるであろう。
この問題を克服するために、装置５は、メモリセルの位置（例えば、アドレス依存‐読み出し条件である）に依存するメモリセルに適用すべき書き込み条件（例えば電圧あるいは基準電流）を選択する回路を含むことができる。（センシングは読み出しに似ているが、スマートライト技術では、センシングが書き込みサイクル中に起こるので、用語「書き込み条件」を「読み出し条件」の代わりに使用する。）第７図及び第８図は、メモリセルの位置／アドレスに基づいて、印加電圧及び基準電流をそれぞれ調節することで、この回路がどのように電圧及び電流の低下を補償できるかを示す。第７図で示すように、遠‐遠ビットに対するよりも近‐近ビットに対して、より低い書き込み電圧（Vwrite）を印加することで、より広い書き込み−センシングマージンが存在する。第８図では、書き込み電圧は一定にするが、読み出されているメモリセルが、近‐近ビットか遠‐遠ビットかどうかによって基準電流は変えられる。電圧を変える場合と同様に、アドレスに基づいて基準電流を変えると、第６図の中で示す補償されなかった場合よりも大きな書き込み−センシングマージンが得られる。第７図及び第８図は、電圧及び基準電流のうちの一つを固定して、他方を変える場合を示しているが、電圧及び基準電流は、両方とも変わることができることに留意することは重要である。
上のパラグラフでは、アドレス依存‐書き込み条件は、適切な書き込みセンシングウィンドウを提供するように調整された。適切な書き込み−センシングマージンを提供する書き込み条件の調整に加えて、あるいは、その代わりとして、プログラムマージンの減少を相殺するのに、アドレス依存‐書き込み条件を使用できる。背景の説明として、メモリ配列の両端間で一定のプログラミング電圧を使用した場合、プログラムされるべき近‐近ビットは、過度の電力が運ばれるのを経験することがある。この結果、一回プログラム可能なアンチヒューズダイオードでは、メモリセルが過度のストレスを受け、アンチヒューズが破壊され、ショートの代わりに開路を生成する。さらに、メモリ線上のより高い抵抗のせいで、遠‐遠メモリセルにはより少ない電力が運ばれるので、近‐近ビットより遠‐遠ビットをプログラムする方が難しい。アドレス依存‐書き込み条件を適用して、メモリセルのアドレスに基づいてメモリセル両端間の電圧を低下させることにより、近‐近ビットに運ばれる電力を減少できる。反対に、遠‐遠ビットに運ばれる電力は、メモリセルのアドレスに基づいて、メモリセル両端間の電圧を増加させることにより増加させることができる。
以上論じたように、メモリ装置は、ワード線ドライバ及びビット線ドライバのうちの一方または両方に関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択するように作動する回路を含むことができる。次のパラグラフは、この機能性を実行するために使用できる回路設計の例について記述する。「回路」はどんな適切な形式もとることができ、例としてだけだが、ハードウェアコンポーネントその物（例えば抵抗器、コンデンサー、電圧源など）、コンピュータ実行可能なプログラムコードを実行する汎用のプロセッサー、特定用途向け集積回路及びプログラム可能なロジックコントローラーを含むことができる。他の回路設計及びコンポーネントが使用可能であることと、請求項中の用語「回路」は、図面で示し以下に記載する回路の例に制限してはならないことに留意するのは重要である。
第１図に戻ると、その装置５の回路は、アドレス依存‐電圧及び電流発生装置３５の形式をとる。この設計では、アドレス依存‐電圧及び電流発生装置３５は、ワード線ドライバではなく、ビット線ドライバに関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択する。以下に論ずるように、メモリセルのビット線ドライバではなく、ワード線ドライバに関する位置に基づくか、あるいはワード線ドライバ及びビット線ドライバ両者に関するメモリセルの位置に基づいて、メモリセルに適用すべき書き込み及び／又は読み出し条件を選択する他の回路の設計を使用できる。第１図の回路デザインでは、メモリセルは、複数のワード線から成る複数のゾーンへ組織化される。ここに、N個の「ゾーン」があり、メモリ配列アドレスビットのサブセットが一個の特定ゾーンを選択する。選択されたゾーン内では、予め定義した読み取り／書き込み電圧及び電流が決められ、メモリオペレーション用に使用される。このように、メモリオペレーション用に生成された電圧及び電流は、個別的にアドレスビットによって調整される。「N」が大きいほど、電圧及び電流の調整に対する分解能は大きい。
アドレス依存‐電圧及び電流発生装置３５は、与えられたメモリセルがどのゾーンに属するかを、メモリセルの列及び行アドレスに基づいて決定し、そのゾーンに適切な書き込み及び／又は読み出し条件を適用する（つまり適切なワード線電圧（VWL）、ビット線電圧（VBL）、センス増幅器の上部セット用基準電流（IREF_TOP）、及びセンス増幅器の下部セット用基準電流（IREF_BOT））。このように、異なったゾーンには異なった書き込み及び／又は読み出し条件が適用される。
表１は、ゾーン位置に基づいて異なる電圧及び基準電流の両方を印加する、本出願の好ましい態様のゾーン組織スキームを示す。
Figure 2008524772
表２は、読み出し及び書き込み両方のシナリオに対応するこのスキームの一例を示す。
Figure 2008524772
これらの表に示すように、アドレス依存‐電圧と電流発生装置３５は、ビット線ドライバからより遠くのメモリセルより、ビット線ドライバに近いメモリセルにより小さい電圧を印加し、ビット線ドライバからより遠いメモリセルより、ビット線ドライバに近いメモリセルに印加すべきより大きな基準電流を選択する。
第１図の設計では、メモリセルは、ワード線と平行するゾーンに組織化された。この組織化の結果、書き込み及び／又は読み出し条件は、メモリセルのビット線ドライバ（ワード線ドライバではない）に関しての位置によって変ったが、これは、メモリセルのビット線ドライバに関しての位置が、どのゾーンにメモリセルが属しているか、従って、どの書き込み及び／又は読み出し条件がそのセルに適用されるのかを決めるからである。言い換えれば、与えられたゾーンでのワード線に沿ったメモリセルすべてに、ワード線に沿ったメモリセルの位置に関係なく、同じワード線電圧が印加された。別の設計（第９図に示す）では、異なった作動条件ゾーンは、複数のビット線（つまり、ゾーンは複数のビット線を含む）と平行になり、従って、書き込み及び／又は読み出し条件は、メモリセルのワード線ドライバ（ビット線ドライバではない）に関する位置によって変えられる。書き込みオペレーション中に幾つかのビットが並行して選択されている場合、この設計は有用である。プログラムするために並行してビット数を動的に選択することは、第１図に示したゾーンの場合と同様に達成することができる。選択されたゾーン内では、予め決めた数のビットを並行してプログラムするように選択されている。正常なページ書き込みオペレーションでは、ゾーンは順番に選択される。ページがプログラムされるにつれて、並行して選択されたビットの数はダイナミックに変わる。
背景として述べると、メモリ配列中の任意のダイオードに同じ電力が供給されていれば、遠‐遠ビットをプログラムする方がより難しい。その結果、同時に選択し、プログラムできる遠‐遠ビットの数が、プログラムする帯域幅に制限を設ける。例えば、遠‐遠ビットを８個、同一のワード線上で同時にプログラムするために選択する場合、もし７個を最初にプログラムし、それらがスーパーダイオード（つまり、高いダイオード電流を伝導するメモリセル）である場合、ワード線に沿った電流の合計はかなり高くなり、ワード線上の全電圧（ＩＲ）降下のために、８番目のメモリセルをプログラムするのが制限される可能性がある。従って、ビットのうち、少なくとも一つがプログラムされるのを制限しない幾つかのビットだけを並行してプログラムすることができる。これは、第１０図に図式で示されている。この図面では、Rは等価抵抗の合計であり、行デコーダ１２０のプルアップ抵抗（Rpu）、行デコーダ１２０のプルダウン抵抗（Rpd）、及びワード線抵抗（Rwl）よりなる。IDはメモリセル電流、Vdiodeはメモリセル両端間の電圧、VWRは印加書き込み電圧、VBLは印加ビット線電圧、また、VWLは印加ワード線電圧である。VWR = VBL
- VWL であり、VEQは、隣接のプログラムされたメモリセルによる等価な電圧である。全体の書き込み帯域幅は、選択されたメモリセルのアドレス位置が定まっていると、並行してプログラムされるビットの数を変更することで増加できる。例えば、これらのビットが、書き込みドライバに近い方が、遠い場合より、より多くのビットを並行してプログラムするために選択することができる。その為VEQは、選択したビットが書き込みドライバに近い方が、選択ビットがより遠い方より高い。従って、すべてのメモリセルにもたらされる電力は、ワード線に沿って同一である。メモリセルが、選択されたワード線に沿ってプログラムされるにつれて、プログラムされるビットの数は、ダイナミックに切り替えることができる。
表３は、本出願の好ましい一態様のゾーン組織スキームを示すが、このスキームでは、アドレスが並行してプログラムするように選択されたビットの数を決定する。
Figure 2008524772
また、表４は、このスキームの例を示す。
Figure 2008524772
これらの好ましい態様と共に使用できる代案が幾つかある。例えば、第１図及び第９図は、「水平」ゾーンスキームが「垂直」ゾーンスキームから別個に使用されていることを示すが、「水平」と「垂直」ゾーンスキームの両者は、例えばメモリセルのワード線ドライバ及びビット線ドライバの両者に関する位置に基づいて、書き込み及び／または読み出し条件を変えるように同時に使用できる。さらに、上記の例では、ワード線あるいはビット線は、グループとして［複数の］ゾーンにまとめられており、メモリセルに適用された書き込み及び／又は読み出し条件は、メモリセルがどのゾーンに属するかに依存していた。ゾーンの概念を使用する代わりに、書き込み及び／又は読み出し条件は、ゾーンの概念を使用しないで、メモリセルのアドレスだけに基づいて決定できる。さらに、上記した態様では、ゾーン内のメモリセルのグループは、作動条件の特有な組み合わせに左右される。代わりの態様では、各メモリセルは、適用される作動条件の特有な組み合わせを有する。最終結果は、各メモリセルが互いに全く同じように見えることである。この設計では、各メモリセルはそれ自身のゾーンを持っていると見なせることができる。
又、上に書き込み及び／又は読み出し条件という語句で触れたように、これらの好ましい態様を用いて（読み出し条件を変えずに）書き込み条件を変え、（書き込み条件を変えずに）読み出し条件を変え、あるいは書き込みと読み出し条件の両者を変えることができる。さらに、上記の好ましい態様は、メモリセルのアドレスに基づいて、書き込み及び／又は読み出し条件を変えるが、これは、アドレスがメモリセルのワード線及び／又はビット線ドライバに関する位置を示すからである。代わりの態様では、メモリセルのワード線及び／又はビット線ドライバに関する位置を示す、アドレス以外のメトリックを用いて書き込み及び／又は読み出し条件を変える。
最後に、図面中で示す回路設計で、アドレス依存‐電圧及び電流の発生装置は、そのメモリセルに関連するゾーンに基づいてメモリセルに印加すべきワードとビット線の電圧及び基準電流を選択している。代わりの態様では、回路は単にアドレス‐依存の基準電流を提供し、列と行のデコーダ中のワード線及び／又はビット線ドライバは、それら自身のワード線及びビット線電圧発生装置を持ち、該発生装置は、それぞれのゾーンに適切な電圧を提供する。
前記の詳細な説明は、本発明の多くの可能な実行内容中のほんの少数だけについて記述した。この理由のため、この詳細な記述は、制限ではなくて説明のためであることを意図している。本発明の範囲を規定するよう意図するのは、等価物すべてを含む以下の請求項だけである。
次に、添付した図面を参照しながら好ましい態様を記述する。
第１図は好ましい一態様のメモリ装置を示す。 第２図は、メモリセル両端の電圧の、ワード線及びビット線抵抗への依存関係を示す回路図である。 第３図は、補償されていないメモリの、読み出しシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第４図は、アドレス依存で、メモリセル両端の電圧（Vdiode）補償したメモリの読み出しシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第５図は、アドレス依存で、基準電流（Iref）補償したメモリの読み出しシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第６図は、補償されなかったメモリの、書き込みセンシングシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第７図は、アドレス依存で、書き込み電圧（Vwrite）補償したメモリの書き込みセンシングシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第８図は、アドレス依存で基準電流（Iref）補償したメモリの書き込みセンシングシナリオを示す好ましい態様の、順バイアスをかけた一回プログラム可能なメモリセル用の電流‐電圧曲線のグラフである。 第９図は別の好ましい態様のメモリ装置を示す。 第１０図は、選択された隣接するメモリセルを伴う、メモリセル両端の電圧の、ワード線抵抗への依存を示す回路図である。

Claims (45)

  1. 複数のワード線及びワード線ドライバと、
    複数のビット線及びビット線ドライバと、
    各メモリセルが、それぞれのワード線とビット線の間に接続されている複数のメモリセルと、及び
    ワード線ドライバ及びビット線ドライバの内の一方または両方に関する前記メモリセルの位置に基づいてメモリセルに適用するための書き込み条件を選択するよう作動する回路と、を含む装置。
  2. 前記書き込み条件が電圧を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方から、より遠くのメモリセルよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべき、より小さい電圧を選択する、請求項１に記載の発明。
  3. 前記書き込み条件が基準電流を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方から、より遠くのメモリセルに対してよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべきより大きな基準電流を選択する、請求項１に記載の発明。
  4. 前記書き込み条件が電圧と基準電流の両方を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方から、より遠くのメモリセルに対してよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべき、より小さい電圧及びより大きな基準電流を選択する、請求項１に記載の発明。
  5. 前記回路が、ビット線ドライバでなく、ワード線ドライバに関する前記メモリセルの位置に基づいてメモリセルに適用すべき書き込み条件を選択するよう作動する、請求項１に記載の発明。
  6. 前記回路が、ワード線ドライバでなく、ビット線ドライバに関する前記メモリセルの位置に基づいてメモリセルに適用すべき書き込み条件を選択するよう作動する、請求項１に記載の発明。
  7. 前記回路が、ワード線ドライバ及びビット線ドライバの両方に関する前記メモリセルの位置に基づいてメモリセルに適用すべき書き込み条件を選択するよう作動する、請求項１に記載の発明。
  8. 前記回路がさらに、ワード線ドライバ及びビット線ドライバの内の一方、または、両方に関する前記メモリセルの位置に基づいてメモリセルに適用すべき読み出し条件を選択するよう作動する、請求項１に記載の発明。
  9. 前記複数のメモリセルが複数のゾーンへ組織化され、前記回路が、異なったゾーンに適用すべき異なった書き込み条件を選択するよう作動する、請求項１に記載の発明。
  10. 各ゾーンが複数のワード線を含む、請求項９に記載の発明。
  11. 各ゾーンが複数のビット線を含む、請求項９に記載の発明。
  12. 各メモリセルはアドレスに関連していて、前記回路が、前記メモリセルのアドレスに基づいてメモリセルに適用すべき書き込み条件を選択するよう作動する、請求項１に記載の発明。
  13. 前記複数のメモリセルのうちの少なくとも幾つかは、一回書き込みメモリセルを含む、請求項１に記載の発明。
  14. 前記複数のメモリセルの内の少なくとも幾つかは、多数回書き込みメモリセルを含む、請求項１に記載の発明。
  15. 前記複数のメモリセルの内の少なくとも幾つかは、数回プログラム可能なメモリセルを含む、請求項１に記載の発明。
  16. 前記複数のメモリセルが単一基板上、垂直に互いの上に積み重ねられた複数の層に組織化されている、請求項１に記載の発明。
  17. 前記複数のメモリセルが単一層中に組織化されている、請求項１に記載の発明。
  18. 複数のワード線及びワード線ドライバと、
    複数のビット線及びビット線ドライバと、
    各メモリセルが、それぞれのワード線とビット線の間に接続されている複数のメモリセルと、及び
    ワード線ドライバ及びビット線ドライバの内の一方または両方に関する前記メモリセルの位置に基づいてメモリセルに適用するための読み出し条件を選択するよう作動する回路と、を含む装置。
  19. 前記読み出し条件が電圧を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方からより遠くのメモリセルよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべきより小さな電圧を選択する、請求項１８に記載の発明。
  20. 前記読み出し条件が基準電流を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方からより遠くのメモリセルに対してよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべきより大きな基準電流を選択する、請求項１８に記載の発明。
  21. 前記読み出し条件が電圧と基準電流の両方を含んでいて、前記回路が、前記ワード線ドライバ及びビット線ドライバの内の一方または両方からより遠くのメモリセルに対してよりも、前記ワード線ドライバ及びビット線ドライバの内の一方または両方により近いメモリセルに印加すべきより小さい電圧とより大きな基準電流を選択する、請求項１８に記載の発明。
  22. 前記回路が、ビット線ドライバでなく、ワード線ドライバに関する前記メモリセルの位置に基づいて、メモリセルに適用すべき読み出し条件を選択するよう作動する、請求項１８に記載の発明。
  23. 前記回路が、ワード線ドライバでなく、ビット線ドライバに関する前記メモリセルの位置に基づいて、メモリセルに適用すべき読み出し条件を選択するよう作動する、請求項１８に記載の発明。
  24. 前記回路が、ワード線ドライバ及びビット線ドライバの両方に関する前記メモリセルの位置に基づいて、メモリセルに適用すべき読み出し条件を選択するよう作動する請求項１８に記載の発明。
  25. 前記複数のメモリセルが複数のゾーンへ組織化され、前記回路が、異なったゾーンに適用すべき異なった読み出し条件を選択するよう作動する、請求項１８に記載の発明。
  26. 各ゾーンが複数のワード線を含む、請求項２５に記載の発明。
  27. 各ゾーンが複数のビット線を含む、請求項２５に記載の発明。
  28. 各メモリセルがアドレスに関連していて、前記回路が、前記メモリセルのアドレスに基づいてメモリセルに適用すべき読み出し条件を選択するよう作動する、請求項１８に記載の発明。
  29. 前記複数のメモリセルの内の少なくとも幾つかは、一回書き込みメモリセルを含む、請求項１８に記載の発明。
  30. 前記複数のメモリセルの内の少なくとも幾つかは、多数回書き込みセルを含む、請求項１８に記載の発明。
  31. 前記複数のメモリセルの内の少なくとも幾つかは、数回プログラム可能なメモリセルを含む、請求項１８に記載の発明。
  32. 前記複数のメモリセルが、単一基板上、垂直に互いの上に積み重ねられて複数の層に組織化されている、請求項１８に記載の発明。
  33. 前記複数のメモリセルが単一層中に組織化されている、請求項１８に記載の発明。
  34. 複数のワード線及びワード線ドライバと、
    複数のビット線及びビット線ドライバと、
    各メモリセルが、それぞれのワード線とビット線の間に接続されている複数のメモリセルと、及び
    ワード線ドライバ及びビット線ドライバの内の一方または両方に関するメモリセルの位置に基づき、並行してプログラムするための幾つかのメモリセルを選択するよう作動する回路と、を含む装置。
  35. 前記複数のメモリセルが複数のゾーンへ組織化されていて、前記回路が、メモリセルのゾーンに基づき、並行してプログラムするための幾つかのメモリセルを選択するよう作動する、請求項３４に記載の発明。
  36. 前記複数のメモリセルの内の少なくとも幾つかは、一回書き込みメモリセルを含む、請求項３４に記載の発明。
  37. 前記複数のメモリセルの内の少なくとも幾つかは、多数回書き込みメモリセルを含む、請求項３４に記載の発明。
  38. 前記複数のメモリセルの内の少なくとも幾つかは、数回プログラム可能なメモリセルを含む、請求項３４に記載の発明。
  39. 前記複数のメモリセルが単一基板上、垂直に互いの上に積み重ねられて複数の層に組織化されている、請求項３４に記載の発明。
  40. 前記複数のメモリセルが単一層中に組織化されている、請求項３４に記載の発明。
  41. 各ゾーンが複数のワード線及びビット線を含む、請求項９に記載の発明。
  42. 各ゾーンが複数のワード線及びビット線を含む、請求項２５に記載の発明。
  43. 各ゾーンが複数のワード線を含む、請求項３５に記載の発明。
  44. 各ゾーンが複数のビット線を含む、請求項３５に記載の発明。
  45. 各ゾーンが複数のワード線及びビット線を含む、請求項３５に記載の発明。
JP2007546708A 2004-12-17 2005-11-29 アドレス依存条件を使用するメモリオペレーション用の装置及び方法 Active JP5285277B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/015,440 2004-12-17
US11/015,440 US7218570B2 (en) 2004-12-17 2004-12-17 Apparatus and method for memory operations using address-dependent conditions
PCT/US2005/043074 WO2006065523A2 (en) 2004-12-17 2005-11-29 Apparatus and method for memory operations using address-dependent conditions

Publications (3)

Publication Number Publication Date
JP2008524772A true JP2008524772A (ja) 2008-07-10
JP2008524772A5 JP2008524772A5 (ja) 2008-10-30
JP5285277B2 JP5285277B2 (ja) 2013-09-11

Family

ID=36588354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007546708A Active JP5285277B2 (ja) 2004-12-17 2005-11-29 アドレス依存条件を使用するメモリオペレーション用の装置及び方法

Country Status (8)

Country Link
US (1) US7218570B2 (ja)
EP (1) EP1825475B1 (ja)
JP (1) JP5285277B2 (ja)
KR (1) KR101100805B1 (ja)
CN (1) CN101208751B (ja)
AT (1) ATE496372T1 (ja)
DE (1) DE602005026052D1 (ja)
WO (1) WO2006065523A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012150876A (ja) * 2011-01-19 2012-08-09 Macronix International Co Ltd ３次元メモリアレイ用のアーキテクチャ
JP2017054572A (ja) * 2015-09-11 2017-03-16 株式会社東芝 メモリシステム

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
US20080135087A1 (en) * 2007-05-10 2008-06-12 Rangappan Anikara Thin solar concentrator
US8358526B2 (en) * 2008-02-28 2013-01-22 Contour Semiconductor, Inc. Diagonal connection storage array
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
KR101424139B1 (ko) * 2008-08-01 2014-08-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
KR101029654B1 (ko) * 2008-09-03 2011-04-15 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
US8446787B2 (en) * 2008-11-20 2013-05-21 Micron Technology, Inc. Replacing defective memory blocks in response to external addresses
KR101551449B1 (ko) * 2009-02-25 2015-09-08 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US8154904B2 (en) 2009-06-19 2012-04-10 Sandisk 3D Llc Programming reversible resistance switching elements
JP5259552B2 (ja) * 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US8089815B2 (en) * 2009-11-24 2012-01-03 Sandisk Technologies Inc. Programming memory with bit line floating to reduce channel-to-floating gate coupling
WO2013080511A1 (ja) 2011-11-29 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその書き込み方法
KR20130070928A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR20140025164A (ko) * 2012-08-21 2014-03-04 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US8885400B2 (en) * 2013-02-21 2014-11-11 Sandisk 3D Llc Compensation scheme for non-volatile memory
WO2016018386A1 (en) * 2014-07-31 2016-02-04 Hewlett-Packard Development Company, L.P. Encoding data within a crossbar memory array
US9406377B2 (en) 2014-12-08 2016-08-02 Sandisk Technologies Llc Rewritable multibit non-volatile memory with soft decode optimization
US20160379707A1 (en) * 2015-06-25 2016-12-29 Research & Business Foundation Sungkyunkwan University Cross point memory device
KR102659596B1 (ko) * 2016-08-26 2024-04-19 삼성전자주식회사 비휘발성 메모리 장치
JP2018160295A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
CN108492844B (zh) * 2018-03-26 2020-10-16 上海华虹宏力半导体制造有限公司 一种双分离栅闪存阵列及其编程方法
US11081151B2 (en) * 2019-09-26 2021-08-03 Intel Corporation Techniques to improve a read operation to a memory array
US11342019B2 (en) 2019-09-27 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Compensation word line driver

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001102552A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体記憶装置およびその読み出し方法
JP2001517350A (ja) * 1997-03-31 2001-10-02 インテル・コーポレーション プログラミングの変動性を除去するフラッシュ・メモリｖｄｓ補償技術
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2003257175A (ja) * 2001-12-28 2003-09-12 Nec Corp トンネル磁気抵抗素子を利用した半導体記憶装置
US20040090854A1 (en) * 2002-11-11 2004-05-13 Ho-Cheol Lee Apparatus for and method of controlling AIVC through block selection information in semiconductor memory device
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3705392A (en) 1971-09-07 1972-12-05 Texas Instruments Inc Mos dynamic memory
JPS59151396A (ja) 1983-02-15 1984-08-29 Sharp Corp 半導体読み出し専用メモリ回路
JPS60115099A (ja) 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
US4646269A (en) 1984-09-18 1987-02-24 Monolithic Memories, Inc. Multiple programmable initialize words in a programmable read only memory
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
US4698788A (en) 1985-07-01 1987-10-06 Motorola, Inc. Memory architecture with sub-arrays
JPS6337894A (ja) 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
US5276649A (en) 1989-03-16 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Dynamic-type semiconductor memory device having staggered activation of column groups
US5107139A (en) 1990-03-30 1992-04-21 Texas Instruments Incorporated On-chip transient event detector
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
JP2598154B2 (ja) 1990-05-24 1997-04-09 株式会社東芝 温度検出回路
EP0486743B1 (en) 1990-11-19 1996-05-08 STMicroelectronics S.r.l. Improved sense circuit for storage devices such as non-volatile memories, with compensated offset current
US5278796A (en) 1991-04-12 1994-01-11 Micron Technology, Inc. Temperature-dependent DRAM refresh circuit
JP2892216B2 (ja) 1992-05-22 1999-05-17 株式会社東芝 半導体メモリ
US5359571A (en) 1993-01-27 1994-10-25 Yu Shih Chiang Memory array having a plurality of address partitions
WO1994029871A1 (en) 1993-06-14 1994-12-22 Rambus, Inc. Method and apparatus for writing to memory components
US5383157A (en) 1993-08-06 1995-01-17 Cypress Semiconductor Corporation Parallel TESTMODE
JP3462894B2 (ja) 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
GB9417264D0 (en) 1994-08-26 1994-10-19 Inmos Ltd Memory device
US5745410A (en) 1995-11-17 1998-04-28 Macronix International Co., Ltd. Method and system for soft programming algorithm
US5818748A (en) 1995-11-21 1998-10-06 International Business Machines Corporation Chip function separation onto separate stacked chips
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US5784328A (en) 1996-12-23 1998-07-21 Lsi Logic Corporation Memory system including an on-chip temperature sensor for regulating the refresh rate of a DRAM array
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
NO972803D0 (no) 1997-06-17 1997-06-17 Opticom As Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte
US5890100A (en) 1997-08-19 1999-03-30 Advanced Micro Devices, Inc. Chip temperature monitor using delay lines
NO973993L (no) 1997-09-01 1999-03-02 Opticom As Leseminne og leseminneinnretninger
US5961215A (en) 1997-09-26 1999-10-05 Advanced Micro Devices, Inc. Temperature sensor integral with microprocessor and methods of using same
US5925996A (en) 1997-10-10 1999-07-20 Whistler Corporation Of Massachusetts Garage door operator motor secondary thermal overload
US6185121B1 (en) 1998-02-26 2001-02-06 Lucent Technologies Inc. Access structure for high density read only memory
US6185712B1 (en) 1998-07-02 2001-02-06 International Business Machines Corporation Chip performance optimization with self programmed built in self test
US6021076A (en) 1998-07-16 2000-02-01 Rambus Inc Apparatus and method for thermal regulation in memory subsystems
US5977746A (en) 1998-07-21 1999-11-02 Stryker Corporation Rechargeable battery pack and method for manufacturing same
US6157244A (en) 1998-10-13 2000-12-05 Advanced Micro Devices, Inc. Power supply independent temperature sensor
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6385074B1 (en) 1998-11-16 2002-05-07 Matrix Semiconductor, Inc. Integrated circuit structure including three-dimensional memory array
KR100307663B1 (ko) 1998-12-02 2001-11-30 윤종용 서로다른크기의서브어레이들을구비한반도체메모리장치및서브어레이의수를줄이는방법
US6240046B1 (en) 1999-02-13 2001-05-29 Integrated Device Technology, Inc. Integrated circuit random access memory capable of reading either one or more than one data word in a single clock cycle
US6356485B1 (en) 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
JP3376976B2 (ja) 1999-10-18 2003-02-17 日本電気株式会社 半導体記憶装置
US6246610B1 (en) 2000-02-22 2001-06-12 Advanced Micro Devices, Inc. Symmetrical program and erase scheme to improve erase time degradation in NAND devices
US6205074B1 (en) 2000-02-29 2001-03-20 Advanced Micro Devices, Inc. Temperature-compensated bias generator
US6191980B1 (en) * 2000-03-07 2001-02-20 Lucent Technologies, Inc. Single-poly non-volatile memory cell having low-capacitance erase gate
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6567287B2 (en) 2001-03-21 2003-05-20 Matrix Semiconductor, Inc. Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays
EP2323164B1 (en) 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
US6661730B1 (en) 2000-12-22 2003-12-09 Matrix Semiconductor, Inc. Partial selection of passive element memory cell sub-arrays for write operation
US6407953B1 (en) 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
US6574145B2 (en) 2001-03-21 2003-06-03 Matrix Semiconductor, Inc. Memory device and method for sensing while programming a non-volatile memory cell
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
US6507238B1 (en) 2001-06-22 2003-01-14 International Business Machines Corporation Temperature-dependent reference generator
JP4737886B2 (ja) * 2001-08-09 2011-08-03 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6597609B2 (en) * 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
US6735546B2 (en) 2001-08-31 2004-05-11 Matrix Semiconductor, Inc. Memory device and method for temperature-based control over write and/or read operations
US6724665B2 (en) 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6560152B1 (en) 2001-11-02 2003-05-06 Sandisk Corporation Non-volatile memory with temperature-compensated data read
US6608790B2 (en) 2001-12-03 2003-08-19 Hewlett-Packard Development Company, L.P. Write current compensation for temperature variations in memory arrays
US6754124B2 (en) 2002-06-11 2004-06-22 Micron Technology, Inc. Hybrid MRAM array structure and operation
KR100429891B1 (ko) * 2002-07-29 2004-05-03 삼성전자주식회사 클럭 스큐를 최소화하기 위한 격자형 클럭 분배망
US6954394B2 (en) 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US6980465B2 (en) * 2003-12-19 2005-12-27 Hewlett-Packard Development Company, L.P. Addressing circuit for a cross-point memory array including cross-point resistive elements

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001517350A (ja) * 1997-03-31 2001-10-02 インテル・コーポレーション プログラミングの変動性を除去するフラッシュ・メモリｖｄｓ補償技術
JP2001102552A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体記憶装置およびその読み出し方法
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
JP2003257175A (ja) * 2001-12-28 2003-09-12 Nec Corp トンネル磁気抵抗素子を利用した半導体記憶装置
JP2004158119A (ja) * 2002-11-06 2004-06-03 Sharp Corp 不揮発性半導体記憶装置
US20040090854A1 (en) * 2002-11-11 2004-05-13 Ho-Cheol Lee Apparatus for and method of controlling AIVC through block selection information in semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012150876A (ja) * 2011-01-19 2012-08-09 Macronix International Co Ltd ３次元メモリアレイ用のアーキテクチャ
JP2017054572A (ja) * 2015-09-11 2017-03-16 株式会社東芝 メモリシステム

Also Published As

Publication number Publication date
WO2006065523A2 (en) 2006-06-22
WO2006065523A3 (en) 2006-10-05
EP1825475A2 (en) 2007-08-29
EP1825475A4 (en) 2009-01-07
US7218570B2 (en) 2007-05-15
EP1825475B1 (en) 2011-01-19
ATE496372T1 (de) 2011-02-15
CN101208751A (zh) 2008-06-25
DE602005026052D1 (de) 2011-03-03
US20060133125A1 (en) 2006-06-22
CN101208751B (zh) 2010-09-15
KR20070104526A (ko) 2007-10-26
KR101100805B1 (ko) 2012-01-02
JP5285277B2 (ja) 2013-09-11

Similar Documents

Publication Publication Date Title
JP5285277B2 (ja) アドレス依存条件を使用するメモリオペレーション用の装置及び方法
JP2008524772A5 (ja)
US8194434B2 (en) Resistance change memory device
US8238161B2 (en) Nonvolatile memory device
KR100764738B1 (ko) 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
US10199118B2 (en) One-time programmable (OTP) memory device for reading multiple fuse bits
US9508427B2 (en) Apparatuses and methods including supply current in memory
KR101468097B1 (ko) 메모리 장치 및 그것의 프로그램 방법
US9704588B1 (en) Apparatus and method for preconditioning currents to reduce errors in sensing for non-volatile memory
US10170162B2 (en) Sense amplifier calibration
US8203862B2 (en) Voltage reference generation with selectable dummy regions
JP2006294213A (ja) 電流発生器に基づくランプ状電圧バイアス構造を有するメモリーデバイス
US20140063894A1 (en) E-fuse array circuit and programming method of the same
CN111627477A (zh) 用于执行读取操作的非易失性存储装置以及操作其的方法
US6038169A (en) Read reference scheme for flash memory
US7826284B2 (en) Sense amplifier circuit and method for semiconductor memories with reduced current consumption
JP5468224B2 (ja) フラッシュメモリ装置及びそのプログラム方法
US11062776B2 (en) Nonvolatile memory device and memory system including thereof
US20210286562A1 (en) Write method for resistive memory
US9190117B2 (en) Nonvolatile semiconductor memory device
KR20200074872A (ko) 에너지 효율적인 pram 어레이 기입 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US20220301630A1 (en) Semiconductor storage device
KR102631352B1 (ko) 레퍼런스 교정을 제공하는 저항성 메모리 장치 및 그것의 동작 방법
KR20140013384A (ko) 비휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080910

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110308

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110607

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110708

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120328

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120423

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130426

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130531

R150 Certificate of patent or registration of utility model

Ref document number: 5285277

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250