JP2006294213A - 電流発生器に基づくランプ状電圧バイアス構造を有するメモリーデバイス - Google Patents

Abstract

【課題】簡単な構成で、時間的に単調に変化するバイアス電圧を発生するメモリーデバイスを提供する。
【解決手段】メモリーデバイス（100）を提案する。このメモリーデバイスは、各々が値を記憶する複数のメモリーセル（Ｍc）、少なくとも１つの基準セル（Ｍr₀〜Ｍr₂）、選択した一組の前記メモリーセル及び前記少なくとも１つの基準セルに、ほぼ単調な時間的変化のパターンを有するバイアス電圧（Ｖc, Ｖr）をかけるためのバイアス手段（115）、選択した各メモリーセル及び各基準セルの電流（Ｉc, Ｉr）がしきい値に達したことを検出する手段（130）、及び前記選択したメモリーセルの電流が前記しきい値に到達したことと、前記少なくとも１つの基準セルの電流が前記しきい値に到達したこととの時間関係に従って、選択した各メモリーセルに記憶されている値を特定するための手段（145）を具えている。前記バイアス手段は、所定のバイアス電流（Ｉb）を前記選択したメモリーセル、及び前記少なくとも１つの基準セルに供給する手段（305）を具えている。
【選択図】図３ａ

Description

本発明はメモリーの分野に関係する。より詳細には、本発明はメモリーデバイスの読出しに関するものである。

メモリーデバイスは、多数の用途において（一時的にせよ永久的にせよ）情報を記憶するために一般に使用され、例えば、不揮発性メモリーデバイスでは、電源がオフ状態になっても情報が保持される。一般に、メモリーデバイスは（例えばＭＯＳトランジスタのフローティング（浮動）ゲートから成る）メモリーセルのマトリクス（行列）を含み、各メモリーセルは、対応する複数の論理値を表わす異なるレベルにプログラム可能なしきい値電圧を有する。特に、マルチレベル（多レベルの）メモリーデバイスでは、各セルが３つ以上のレベルを取る（従って複数のビットを記憶する）ことができる。

メモリーデバイスの選択したセルに記憶されている論理値は、（既知の条件において）各メモリーセルを通って流れる電流を、１つ以上の基準セルによって供給される電流と比較することによって読み出される。この目的のために、適切なバイアス電圧を前記選択したメモリーセル及び基準セルに印加する。しかし、読出し動作の正確性はこのバイアス電圧の精度及び信頼性に強く依存する。この問題は、異なる論理値を区別するための安全マージンがより狭いマルチレベル・メモリーセルでは特に深刻である。

欧州特許EP-A-1467377

欧州特許EP-A-1467377には、異なる技法が開示されている（その開示全体を参考文献として本明細書に含める）。この文献は、時間的に単調なパターンを有するバイアス電圧の使用を提案し、好適には、このバイアス電圧の波形がランプ（ramp）から成り、即ち、一定の傾きで時間と共に直線的に増加する。この場合には、選択した各メモリーセル及び基準セルが異なる時刻に（即ち、前記バイアス電圧がしきい値電圧に達し次第）オン状態になる。前記メモリーセル及び前記基準セルのうちの１つがオン状態になる時間的順序が、このメモリーセル内に記憶されている論理値を一意的に識別する。このようにして、読出し動作の精度は大幅に改善され、大部分の外部的要因（例えば温度）には依存しなくなった。

しかし、上述した技法は、前記バイアス電圧が所望の時間的パターンを高い精度で示すことが要求され、特に、前記バイアス電圧は時間と共に可能な限り直線的に変化することが好ましい。さらに、選択したメモリーセル及び基準セルに印加される前記バイアス電圧が同一値、あるいは少なくとも同じ傾きを有しなければならない。

この目的のために、メモリーデバイスには一般に、（所望のランプ状パターンを有する）モデル電圧を受けるランプ発生器（ランプ・ジェネレータ）が設けられ、このモデル電圧はメモリーデバイスの電源電圧とは別個に生成され、そしてこのモデル電圧は、電圧フォロワによって、選択したメモリーセル及び基準セルに印加される。このバイアス電圧は、基準セルにおいて実際に測定した電圧に従ってフィードバック調整される。

この従来技術より知られる解決法の欠点は、前記ランプ電圧発生器の複雑性が高いことである。特に、上述した閉ループは、メモリーデバイスを一般に集積する半導体材料のチップ内の面積の無駄を伴う。いずれの場合にも、前記ランプ電圧発生器の動作は低速であり、その結果、前記バイアス電圧の傾きが非常に小さくなり、このためメモリーデバイスの読出し時間が増加する。

本発明は、前記バイアス電圧を電流から発生することを提案するものである。

特に、本発明の一態様はメモリーデバイスを提案する。このメモリーデバイスは、（各々が値を記憶する）複数のメモリーセル、及び１つ以上の基準セルを具えている。バイアス（電圧印加）手段を用いて、選択した一組の前記メモリーセル及び前記基準セルにバイアス電圧を印加する。このメモリーデバイスはさらに、選択した各メモリーセル及び各基準セルの電流がしきい値に達したことを検出する手段を具えている。このメモリーデバイスは、前記選択したメモリーセルの電流のしきい値への到達と、前記少なくとも１つの基準セルの電流のしきい値への到達との時間関係（前後関係）により、選択した各メモリーセルに記憶されている値を特定する手段を具えている。前記バイアス手段は、前記選択したメモリーセル及び前記少なくとも１つの基準セルに所定バイアス電流を供給する手段を具えている。

本発明が提案する解決法は、非常に簡単な構造を有する開ループ設計を実現する。

従って、このことは半導体材料のチップ内の面積の無駄を大幅に低減する。

さらに、本発明が提案する構造の動作は非常に高速である。その結果、バイアス電圧に大きな傾きを持たせることが可能になる。このことは読出し時間を低減し、メモリーデバイス全体の性能に有益な効果をもたらす。

以下に記述する本発明の種々の好適例は追加的な利点をもたらす。

例えば、前記バイアス電流を定電流にする。

このことは、ランプ状部分を含むバイアス電圧に一定の傾きをもたらす。

本発明の好適な実現では、前記バイアス電流を共通（コモン）ノードに供給し、この共通ノードから、（前記選択したメモリーセルを含む）第１経路及び（前記基準セルを含む）第２経路が分岐する。

本発明が提案する構造は、非常に単純な構造で所望の結果を達成することを可能にする。

さらなる拡張として、前記２つの経路の等価抵抗を等しくする手段を設ける。

この特徴は、前記選択したメモリーセルにおけるバイアス電圧と前記基準セルにおけるバイアス電圧とのあらゆる差を低減する。

これに加えて、あるいはその代わりに、前記２つの経路の等価容量（キャパシタンス）を等しくする手段を設ける。

その結果、前記選択したメモリーセルにおけるバイアス電圧と前記基準セルにおけるバイアス電圧とのあらゆる不整合がほとんど回避される。

本発明の好適例では、メモリーデバイスが前記バイアス電圧を調整する手段を具えている。

このことは、あらゆる動作条件において前記バイアス電圧の所望の傾きを得ることを可能にする。

上述した特徴のために本発明が提案する選択は、複数の調整素子を有することであり、これらの補正素子は、これらの素子に対応する２つ以上の異なる絶対値を有する（前記バイアス電流の）補正電流を供給する。

この提案の解決法は、（メモリーデバイスの実際動作のための）前記傾きの微調整も、（試験目的の）前記傾きの粗調整も可能にする。

本発明の解決法は、その汎用性を損なうことなしに、特に不揮発性メモリーデバイス用に設計されている。

さらに、本発明が提案する構造の利点は、マルチレベル型のメモリーデバイスにおいて一層明らかになる。

本発明の他の態様は、上記態様に対応する、メモリーデバイスを読み出す方法を提供する。

本発明の特徴事項は請求項に記載されている。しかし、本発明自体、並びに本発明のさらなる特徴及び利点は、以下に図面を参照しながら説明する実施例の詳細な説明を参照すれば最も良く理解することができ、この実施例は純然たる非限定的な例示である。

図１に、（例えばフラッシュＥＥＰＲＯＭから成る）不揮発性メモリーデバイス１００を示す。メモリーデバイス１００は半導体材料のチップ上に集積され、メモリーセルＭcのマトリクス１０５（例えば512行×1024列を有する）を具えている。各メモリーセルＭcは、プログラム可能なしきい値電圧Ｖthcを有するフローティング（浮動）ゲートＭＯＳトランジスタから成る。メモリーセルＭcは、非プログラム（または消去済み）の状態では低いしきい値電圧を示す。メモリーセルＭcは、そのフローティングゲートへの注入電荷によってプログラムされ、メモリーセルＭcは複数レベルにプログラムすることができ、各レベルは、これに対応するしきい値電圧Ｖthcの範囲に関連する。各レベルは異なる論理値を表わし、例えば、メモリーデバイス１００は４レベルで動作し、これにより各メモリーセルＭcは２ビットの情報から成る論理値（しきい値電圧Ｖthcの増加に応じて11, 10, 01, 及び00）を記憶する。マトリクス１０５は、個別に消去可能な１つ以上のセクターを具えている（図では１つのみを示す）。各セクターは、３つの基準セルＭr₀, Ｍr₁, 及びＭr₂に関連し、これらの基準セルは、メモリーセルＭcに記憶された論理値を区別するために使用される。この目的のために、基準セルＭr₀, Ｍr₁, 及びＭr₂のしきい値電圧（それぞれＶthr₀, Ｖthr₁, 及びＶthr₂で表わす）は、それぞれ論理値11〜10のレベル間（論理値11のレベルと論理値10のレベルとの間）、論理値10〜01のレベル間、及び論理値01〜00のレベル間の所定値に設定される。

この例では、マトリクス１０５がいわゆるＮＯＲアーキテクチャを有する。特に、各列のメモリーセルＭcのドレイン端子は対応するビット線ＢＬに接続され、各行のメモリーセルＭcの制御ゲート端子は対応するワード線ＷＬに接続され、すべてのメモリーセルＭcのソース端子は、基準電圧（または接地電圧）を供給する共通端子に接続されている。メモリーデバイス１００は（例えば16ビットから成る）１ワードを同時に処理する。各ワードのビットは、単一のワード線ＷＬに関連する１ページのメモリーセルＭc（この例では16ビット／2ページ＝8ビット）に記憶され、マトリクス１０５のビット線ＢＬは８つのサブセット（副組）にグループ化され、各サブグループが（同じ列上に配置された）異なるページのメモリーセルＭcに対応する。同様に、基準セルＭr₀, Ｍr₁, 及びＭr₂のドレイン端子は、それぞれビット線ＢＬr₀, ＢＬr₁, 及びＢＬr₂に接続されている。すべての基準セルＭr₀, Ｍr₁, 及びＭr₂の制御ゲート端子は共通ワード線ＷＬrに接続され、これらの基準セルのソース端子は接地端子に接続されている。

メモリーデバイス１００は、対応するページをアクセスするためのアドレスＡＤＲを受信する。アドレスＡＤＲの一部分は、所望のワード線ＷＬを選択する行デコーダ１１０rに供給される。アドレスＡＤＲの他の部分は、各サブセット中の所望のビット線ＢＬを選択する列デコーダ１１０cに供給される。

行デコーダ１１０rは、選択されたワード線ＷＬをランプ発生器１１５に結合する。ランプ発生器１１５はさらに、（直列接続された）ドライバ（駆動回路）１２０及びダミー抵抗器１２５rを通してワード線ＷＬrに結合され、ダミー・キャパシタ１２５cも、（ワード線ＷＬrと接地端子との間に）基準セルＭr₀, Ｍr₁, 及びＭr₂に並列接続されている。以下の説明より明らかなように、ダミー抵抗器１２５r及びダミー・キャパシタ１２５cはそれぞれ、ランプ発生器１１５から見た等価抵抗及び等価容量を変化させるために用いる。ランプ発生器１１５は、選択されたメモリーセルＭc及び基準セルＭr₀, Ｍr₁, 及びＭr₂の制御ゲート端子にランプ状パターンを有するバイアス電圧を印加し、その値は一定の傾きに従って時間と共に直線的に増加する。

列デコーダ１１０cは、選択されたビット線ＢＬをセンスアンプ（センス増幅器）１３０のバンク（組）に接続する。センスアンプ１３０は、それぞれスイッチ１３５₀, １３５₁, 及び１３５₂を通してビット線ＢＬr₀, ＢＬr₁, 及びＢＬr₂にも接続されている。さらに、センスアンプ１３０は、電流発生器１４０によって供給される比較電流Ｉcompを受け、比較電流Ｉcompはすべての（メモリーまたは基準）セルＭc, Ｍr₀〜Ｍr₂の導通時にこれらを通って流れる電流より低い値を有する。以下に詳細に説明するように、センスアンプ１３０は、選択されたメモリーセルＭc及び基準セルＭr₀〜Ｍr₂を通って流れる電流と電流Ｉcompとを比較して、これにより、これらのセルがオン状態に転換したことを検出する。この情報は論理ユニット１４５に提供され、論理ユニット１４５は、関連するオン状態転換時刻どうしの時間関係（前後関係）により、選択された各メモリーセルＭcに記憶されている論理値を特定する。

以下、図２ａを参照しながら説明する。センスアンプ１３０は、選択されたビット線ＢＬ毎に４つの比較器（コンパレータ）２０５c, ２０５r₀, ２０５r₁, 及び２０５r₂を具えている。特に、コンパレータ２０５cの非反転入力端子は、選択されたビット線ＢＬ（従って読み出される所望のメモリーセル）を通って流れるセル電流Ｉcを受け、他方では、比較器２０５r₀, ２０５r₁, 及び２０５r₂の非反転入力端子は、それぞれビット線ＢＬr₀, ＢＬr₁, 及びＢＬr₂（従って対応する基準セル）を通って流れる基準電流Ｉr₀, Ｉr₁, 及びＩr₂を受ける。すべての比較器２０５c, ２０５r₀, ２０５r₁, 及び２０５r₂の反転入力端子は、代わりに比較電流Ｉcompを受ける。

比較器２０５c, ２０５r₀, ２０５r₁, 及び２０５r₂はそれぞれ導通ビットＳc, Ｓ₀, Ｓ₁, 及びＳ₂を出力し、これらの導通ビットはそれぞれ、対応する電流Ｉc, Ｉr₀, Ｉr₁, 及びＩr₂が比較電流Ｉcompを超えた際に（例えば論理値１において）発行される。導通ビットＳc, Ｓ₀, Ｓ₁, 及びＳ₂はそれぞれ、ラッチ２１０c, ２１０r₀, ２１０r₁, 及び２１０r₂に記憶される。そしてラッチされた導通ビットＳc, Ｓ₀〜Ｓ₂は論理ユニット１４５に供給される。

図２ｂに示すように、バイアス電圧（Ｖ）は時刻（ｔ）と共に、０Ｖから、（最後の基準セルＭr₂の）しきい値電圧Ｖthr₂より高い最大値まで増加する。バイアス電圧が時刻ｔr₀にしきい値電圧Ｖthr₀に達すると、基準セルＭr₀がオン状態になり、従って、対応する基準電流Ｉr₀が比較電流Ｉcompに達して、その導通ビットＳr₀が発行される。他の導通ビットＳr₁及びＳr₂はそれぞれ、バイアス電圧が時刻ｔr₁にしきい値Ｖthr₁に達した際、及び時刻ｔr₂にしきい値Ｖthr₂した際に連続して発行される。

同様に、導通ビットＳcは、バイアス電圧が時刻ｔcに、読み出されるメモリーセルのしきい値電圧Ｖthcに達した際に発行される。従って、時刻ｔcが時刻ｔr₀に先行している場合には、しきい値電圧Ｖthcはしきい値電圧Ｖthr₀より低く、メモリーセルは論理値00を記憶している。同様の方法で、時刻ｔcが時刻ｔr₀〜ｔr₁の間、またはｔr₁〜ｔr₂の間にある場合には、メモリーセルはそれぞれ、論理値01または10を記憶している。時刻ｔcが時刻ｔr₂に後続するか、あるいはバイアス電圧がその最大値（しきい値電圧Ｖthr₂より高い）に達した際に導通ビットＳcが発行されない場合には、メモリーセルは論理値11を記憶している。なお、一旦、すべての導通ビットＳc、Ｓr₀〜Ｓr₂が切り換わると（そしてこの事象が対応するラッチに記憶されると）、それぞれの（メモリーまたは基準）セルを、行デコーダまたは関連するスイッチによってオフ状態にすることができる（これにより、メモリーデバイスの電力消費、及び共通接地端子から出る電流によって生じるあらゆるノイズ（雑音）を低減することができる）。

図３ａに移って説明する。本発明の実施例によるランプ発生器１１５は、定電流Ｉmを供給する主電流発生器３０５を具えている。複数の調整電流発生器３１０p_i（この例ではｉ＝０...３）は、対応するスイッチ３１５p_iによって並列に、主電流発生器３０５に接続され、各調整電流発生器３１０p_iは（一定の）補正電流Ｉp_iを供給し、これらの補正電流は、それぞれのスイッチ３１５p_iが閉じている際に主電流Ｉmに加えられる。同様に、さらなる調整電流発生器３１０n_iが、対応するスイッチ３１５niによって並列に、主電流発生器３０５に接続され、各調整電流発生器３１０n_iは（一定の）補正電流Ｉn_iを供給し、これらの補正電流は、それぞれのスイッチ３１５n_iが閉じている際に主電流Ｉmに加えられる。

結果的な（一定の）バイアス電流Ｉb（主電流Ｉmが場合によっては補正電流Ｉp_i、Ｉn_iのうちの１つ以上によって修正されたものに等しい）が共通ノード（節点）３２０に供給され、共通ノード３２０から、選択されたメモリーセルを含む経路及び基準セルを含む経路が分岐する。ランプ発生器１１５の動作を説明するために、選択されたメモリーセルを、等価キャパシタＣcと等価抵抗器Ｒcとの直列接続によって表現し（この直列接続を通って対応するバイアス電流Ｉbcが流れる）、ここでキャパシタＣcは選択されたメモリーセルの漂遊容量を表わし、抵抗器Ｒcは行デコーダの固有抵抗を表わす。同様に、基準セルは等価キャパシタＣrと等価抵抗器Ｒrとの直列接続によって表現し（この直列接続を通って対応するバイアス電流Ｉbrが流れる）、ここでキャパシタＣrは基準セルの漂遊容量及びダミー・キャパシタ１２５cの容量を表わし、抵抗器Ｒrは対応するドライバ１２０の固有抵抗及びダミー抵抗器１２５rの抵抗を表わす。図に示すように、素子（Ｒc, Ｃc）と（Ｒr, Ｃr）とは、共通ノード３２０と接地端子との間に並列に接続されている。

ここで、図３ａ及び３ｂを共に参照しながら説明する。キャパシタＣcにおける（即ち、読み出されるメモリーセルの制御ゲート端子における）セル電圧Ｖc、及びキャパシタＣrにおける（即ち、基準セルの制御ゲート端子における）セル電圧Ｖrは、（過渡期間後に）同じ一定の傾きで時間と共に変化する。

実際には、ランプ発生器１１５が有効（イネーブル状態）になり次第、バイアス電流ＩbがキャパシタＣc及びＣrの充電を開始する。この段階では、バイアス電流Ｉbは、経路（Ｒc, Ｃc）と経路（Ｒr, Ｃr）とに、これらの経路の時定数に応じて分流する。その結果、対応する電圧ＶcとＶrとは二次則に従って増加し、それぞれの二次則は一般に（Ｒc＝ＲrかつＣc＝Ｃrでない限り）異なる。

バイアス電流Ｉbc及びＩbrが一定になると、（時刻ｔeに）平衡状態に達する。それからは、電圧Ｖc及びＶrは次の表現式に従って直線的に増加する（以下の式では、電気量の値は、各図中の対応する構成要素を識別するために用いたのと同じ記号で表わす）：

ここに、Ｓc及びＳrはそれぞれ、セル電圧Ｖc及び基準電圧Ｖrの一定の傾きである。

この状態では、傾きＳcとＳrとは同じ値を有する。実際には、次式が成り立ち：

Ｒc・Ｉc＋Ｖc＝Ｒr・Ｉr＋Ｖr

従って、次式が成り立つ：

Ｒc・Ｓc・Ｃc＋Ｖc＝Ｒr・Ｉr＋Ｖr

両辺の時間の導関数を求めることによって、次式が得られる（Ｒc, Ｓc, Ｃc及びＲr, Ｓr, Ｃrは定数であり、その導関数は０である）：

即ち：Ｓc＝Ｓrである。

従って、共通の傾きをＳb＝Ｓc＝Ｓrで表わし、前記２つの経路の総容量をＣb＝Ｃc＋Ｃrで表わせば、次式が成り立つ：

Ｉb＝Ｉc＋Ｉr＝Ｓb・Ｃc＋Ｓb・Ｃr＝Ｓb・Ｃb

なお、素子（Ｒc, Ｃc）と（Ｒr, Ｃr）との不一致は、これらに対応する電圧ＶcとＶrとの時間的ずれを生じさせるに過ぎない（即ち、これらの電圧の傾きには影響しない）。実際には、共通ノード３２０と接地端子との間の電圧をＶbで表わせば、次式が成り立つ：

そして同様に、次式が成り立つ：

従って、セル電圧Ｖcと基準電圧Ｖrとの差は、次式のようになる：

一般に、ダミー抵抗器１２５rは、抵抗器ＲcとＲrとが同じ抵抗（Ｒbで表わす）になるように設定することができ、この場合には次式のようになり：

即ち、次式のようになる：

さらに、ダミー・キャパシタ１２５cを、Ｃr＝Ｃcとなるように設定すれば、ΔＶ＝０が得られる。

いずれの場合にも、キャパシタＣcとＣr（及び／または抵抗器ＲcとＲr）とが完全に一致していなくても、これに対応する電圧ＶcとＶrとの差は、読出し動作の正確性に悪影響を与えない。実際には、プログラム動作中に（メモリーセルの状態を確認するためにメモリーセルを読み出す際に）も同じ差が存在し、従って、メモリーセルを実質的に読み出す際には、この差は相殺される。素子（Ｒc, Ｃc）と（Ｒr, Ｃr）との不一致の唯一の影響は、これに対応して、所望の論理値を記憶するために利用可能なウィンドウ電圧が低下することである。

さらに、電圧Ｖc及びＶrは実際には、上述した過渡期間後にのみ所望のランプ状パターンを有する。しかし、このことは読出し動作を遅延させず、実際には、第１基準セルを通って流れる電流が比較電流に達する前に（即ち、導通ビットＳr₀の発行が行われる前に）過渡期間が終了するものとすれば、ランプ電圧発生器を直ちに使用することができる。

調整電流発生器３１０p_i、３１０n_iは、（電圧Ｖc及びＶrの）所望の傾きＳbが得られるようにバイアス電流Ｉbを調整するために用いる。実際には、上述したように、傾きＳbは、バイアス電流Ｉb及び総容量Ｃbに依存する（Ｓb＝Ｉb／Ｃb）。例えば、傾きＳbの代表的な値は50〜200×10⁶V/sのオーダーであり、従って、10〜50nFのオーダーの総容量Ｃbに対しては、バイアス電流Ｉbが0.5〜10mAであることが要求される。しかし、総容量Ｃbはある程度近似した値を推定することができるに過ぎない。それにもかかわらず、バイアス電流Ｉbは、（調整電流発生器３１０p_i、３１０n_iの１つ以上を、これらに対応するスイッチ３１５p_i、３１５n_iによって有効（イネーブル状態）にすることにより）、所望の傾きＳbが得られるように調整可能である。

大部分の調整電流発生器３１０p_i、３１０n_i（例えばこれらのうちの１つを除いたすべて、即ち３１０p_0〜2、３１０n_0〜2）は、非常に小さい絶対値（例えば0.1〜0.6mAのオーダー）を有する補正電流Ｉp_0〜2、Ｉn_0〜2を供給する。調整電流発生器３１０p_0〜2、３１０n_0〜2は、傾きＳbの微調整を実行するために用いられ、この微調整は、総容量Ｃbのあらゆる推定誤差（一般に非常に小さい）を補正する。逆に、他の調整電流発生器３１０p₃、３１０n₃は、ずっと大きい（例えば１〜５mAのオーダーの）補正電流Ｉp₃、Ｉn₃を供給する。調整電流発生器３１０p₃、３１０n₃は、（例えば試験目的で）傾きＳbの粗調整を実行するために用い、この粗調整は傾きＳbを大幅に増加及び／または減少させる。

局所的かつ特定の要求を満足するために、当業者が上述した解決法に多くの変形及び変更を加えることができることは当然である。特に、本発明は、その好適な実施例を参照しながらある程度の特殊性を以って説明してきたが、その形態及び細部の種々の省略、代替、及び変更、並びに他の実施例が可能であることは明らかであり、さらに、開示した本発明の実施例に関連して説明した特定の要素及び／または方法のステップを、一般的な設計事項の選択として他の実施例に含めることができることは明らかである。

例えば、メモリーデバイスが異なる構造を有するか、あるいは等価な構成要素を具えている場合に、同様の思想が当てはまる。さらに、上述した数値例は単なる例示であり、限定的なものと解釈してはならない。

同様に、前記バイアス電流は、等価な経路を通して、選択したメモリーセル及び基準セルに供給することができる。

さらに、他の手段を用いて、前記２つの経路の抵抗及び／または容量を等しくすることができる。

本発明の解決法は、前記バイアス電流を調整するための等価な構造、あるいは他の電流補正値で実現するのにも適している。

さらに、本発明が提案する解決法を、異なる不揮発性メモリーデバイス（例えばＥＥＰＲＯＭ、ＮＡＮＤアーキテクチャのフラッシュメモリー、相変化メモリー、等）に適用することも考えられる。

あるいはまた、各メモリーセルを、２のべき乗でない複数のレベルにプログラムすることができる（このメモリーデバイスは、対応する数の基準セルを具えている）。

さらに、別な利点をもたらす追加的な特徴は、本発明を実施するために重要ではなく、省略、あるいは異なる特徴に置き換え可能であることは、当業者にとって明らかである。

例えば、一定でないバイアス電流を用いて、所望の単調な時間的変化のパターン（時間と共に増加または減少する）を有するバイアス電圧を得ることができる。

さらに、選択したメモリーセルと基準セルとに異なるバイアス電流を供給することを排除するものではない。

いずれの場合にも、前記２つの経路の抵抗及び／または容量を等しくするための手段のない異なる実施例が考えられる。

あるいはまた、前記バイアス電流を調整できない実現も考えられる。

これに加えて、前記補正電流を異なる値にすることが（すべて等しくすることも）できる。

以上の説明では、不揮発性メモリーを参照しているが、このことは限定を意図したものではない（本発明が提案する解決法は、他のあらゆるメモリーデバイス、例えばＤＲＡＭに適用することもできる）。

最後に、本発明の原理はマルチレベル・メモリーデバイスに限定されるべきものではない（各メモリーセルが単一ビットを記憶し、従って基準セルを１つだけ設けた標準的なメモリーデバイスにも適用することができる）。

本発明の実施例による解決法を利用可能なメモリーデバイスの図式的なブロック図である。 上記メモリーデバイスのセンスアンプの好適な実現の詳細を示す図である。 上記センスアンプの動作を説明する時間的変化の図である。 本発明の実施例によるランプ発生器の機能表現である。 上記ランプ発生器の動作を説明する時間的変化の図である。

符号の説明

１００ メモリーデバイス
１０５ マトリクス
１１０ 列デコーダ
１１５ ランプ発生器
１２０ ドライバ
１２５r ダミー抵抗器
１２５c ダミー・キャパシタ
１３０ センスアンプ
１３５ スイッチ
１４０ 電流発生器
１４５ 論理ユニット
２０５ 比較器
２１０ ラッチ
３０５ 主電流発生器
３１０ 調整電流発生器
３１５ スイッチ
３２０ 共通ノード

Claims (10)

1. 各々が値を記憶する複数のメモリーセル（Ｍc）と；
   選択した一組のメモリーセル、及び少なくとも１つの基準セルに、ほぼ単調な時間的変化のパターンを有するバイアス電圧（Ｖc, Ｖr）をかけるバイアス手段（１１５）と；
   前記選択したメモリーセルの各々、及び前記基準セルの各々の電流（Ｉc, Ｉr）がしきい値に達したことを検出する手段（１３０）と；
   前記選択したメモリーセルの電流が前記しきい値に達したことと、前記少なくとも１つの基準セルの電流が前記しきい値に達したこととの時間関係に従って、前記選択したセルの各々に記憶されている値を特定する手段（１４５）とを具えたメモリーデバイスにおいて、
   前記バイアス手段が、所定のバイアス電流（Ｉb）を、前記選択したメモリーセル、及び前記少なくとも１つの基準セルに供給する手段（３０５）を具えていることを特徴とするメモリーデバイス。
2. 前記バイアス電流（Ｉb）が定電流であり、前記バイアス電圧（Ｖc, Ｖr）が、一定の傾きのランプ状部分を含むことを特徴とする請求項１に記載のメモリーデバイス。
3. 前記バイアス手段が、前記バイアス電流を共通ノード（３２０）に供給する手段（３０５）を具え、前記共通ノードから、前記選択したメモリーセル（Ｍc）を含む第１経路（Ｒc, Ｃc）、及び前記少なくとも１つの基準セル（Ｍr₀〜Ｍr₂）を含む第２経路（Ｒr, Ｃr）が分岐することを特徴とする請求項１または２に記載のメモリーデバイス。
4. さらに、前記第１経路（Ｒc, Ｃc）の等価抵抗と前記第２経路（Ｒr, Ｃr）の等価抵抗とを等しくする手段（１２５r）を具えていることを特徴とする請求項３に記載のメモリーデバイス。
5. さらに、前記第１経路（Ｒc, Ｃc）の等価容量と前記第２経路（Ｒr, Ｃr）の等価容量とを等しくする手段（１２５c）を具えていることを特徴とする請求項３または４に記載のメモリーデバイス。
6. さらに、前記バイアス電流（Ｉb）を調整する手段（３１０、３１５）を具えていることを特徴とする請求項１〜５のいずれかに記載のメモリーデバイス。
7. 前記調整する手段（３１０、３１５）が、各々が前記バイアス電流（Ｉb）の補正電流（Ｉp, Ｉn）を供給する複数の調整素子（３１０）、及び前記調整素子の各々を選択的に有効にする手段（３１５）を具え、前記補正電流が少なくとも２つの異なる絶対値を有することを特徴とする請求項６に記載のメモリーデバイス。
8. 前記メモリーデバイスが不揮発性であることを特徴とする請求項１〜７に記載のメモリーデバイス。
9. 前記メモリーデバイスがマルチレベル型であることを特徴とする請求項８に記載のメモリーデバイス。
10. 各々が値を記憶する複数のメモリーセル（Ｍc）、及び少なくとも１つの基準セル（Ｍr₀〜Ｍr₂）を具えたメモリーデバイスを読み出す方法であって、
    選択した一組の前記メモリーセル、及び前記少なくとも１つの基準セルに、ほぼ単調な時間的変化のパターンを有するバイアス電圧（Ｖc, Ｖr）をかけるステップと；
    前記選択したメモリーセルの各々、及び前記基準セルの各々の電流（Ｉc, Ｉr）がしきい値に達したことを検出するステップと；
    前記選択したメモリーセルの電流が前記しきい値に達したことと、前記少なくとも１つの基準セルの電流が前記しきい値に達したこととの時間関係に従って、前記選択したセルの各々に記憶されている値を特定するステップとを具えたメモリーデバイスの読出し方法において、
    前記バイアス電圧をかけるステップが、所定のバイアス電流（Ｉb）を、前記選択したメモリーセル、及び前記少なくとも１つのメモリーセルに供給するステップを含むことを特徴とするメモリーデバイスの読出し方法。

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