JP2013191267A - マルチレベルセル不発揮性メモリ（ｍｌｃｎｖｍ）の高効率ビット変換構造及びその方法 - Google Patents

Abstract

【課題】本発明は、マルチレベルセル不発揮性メモリの高効率ビット変換の構造とその方法を提供する。
【解決手段】マルチレベルセル不発揮性メモリシステムにおいて、ＮＶＭセルの閾値電圧レベルの状態によりＮＶＭセル中のマルチビット情報を表す。本明細書において、ＮＶＭセルの閾値電圧レベルのＰ個の状態はＮグループの閾値電圧レベルに分けられ、各グループはＭ個の閾値電圧レベルを含む。ここで、Ｐ＝Ｎ×Ｍである。対応するゲート電圧を印加することにより、各グループのＭ個の閾値電圧レベルを検知し解析することができる。Ｎ個の異なるゲート電圧を順次に印加することにより、ＮＶＭセルの閾値電圧レベルのＰ個の状態をマルチレベルセル不発揮性メモリセルの蓄積ビットに有効に変換できる。
【選択図】図５

Description

本発明は、マルチレベルセル（ｍｕｌｔｉ-ｌｅｖｅｌ ｃｅｌｌ、ＭＬＣ）不発揮性メモリ(Ｎｏｎ-Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ、ＮＶＭ)を解析(resolve)し、各ＮＶＭセルが有するマルチビット(multi-bit)に変換する(convert)仕組み(scheme)に関する。特に、マルチレベルセルの複数の閾値電圧(threshold voltage)は複数の閾値電圧グループに分けられ、これら閾値電圧グループは複数の閾値電圧サブグループを含む。対応ゲート電圧を各前記グループに印加することにより、各グループの閾値電圧サブグループを検知(sense)し解析することができる。複数の対応ゲート電圧を前記それぞれのＭＬＣ ＮＶＭセルの全てのグループに印加することにより、正確且つ有効に前記それぞれのＭＬＣＮＶＭセルのマルチビット情報が得られる。

半導体不発揮性メモリ、特にＥＥＰＲＯＭ(electrical erasable programmable read only memory)は、コンピュータ、電子情報ハードウェアから消費者家電に至るまで電子装置において幅広く応用されている。通常、ＥＥＰＲＯＭは、ファームウェアやデータを記憶するメカニズムとして、不発揮性メモリ分野における適切な位置（niche）にある。即ち、電力切断(power off)時でもファームウェアやデータを保存でき、又、必要に応じてファームウェアやデータを補修できる。フラッシュＥＥＰＲＯＭは、特別に配置されたＥＥＰＲＯＭと見なすことができ、全体的な(global)消去やセクタ単位での(sector-by-sector)電気的消去のみが行える。

電荷キャリア(charge carrier)を電荷蓄積層(charge-storage layer)へチャネルから注入して、ＭＯＳＦＥＴ(metal-oxide-semiconductor field effect transistor) の閾値電圧V_thに変調(modulate)させる方法により、データをＥＥＰＲＯＭセルに記憶する。例えば、ＮチャネルＭＯＳＦＥＴの場合、電界効果トランジスタ（ＦＥＴ）チャネル領域上方のフローティングゲート(floating gate)又は誘電層(dielectric layer)中の電子蓄積(accumulation)は、前記ＭＯＳＦＥＴに比較的高い閾値電圧Ｖ_thを備えさせる。ＳＬＣ (single level cell)半導体ＮＶＭの操作において、ゲート電圧を複数のＳＬＭ ＮＶＭセルのゲートに印加し、且つ前記ゲート電圧が高閾値電圧レベルグループと低閾値電圧レベルグループとの間である時、高閾値電圧を有するＳＬＣＮＶＭセルはオフ（ｏｆｆ）にされ、低閾値電圧を有するＳＬＣＮＶＭセルは導通（ｏｎ）される。

マルチレベル（ＭＬＣ）不発揮性メモリ（ＮＶＭ）の動作において、ＮＶＭセルの閾値電圧レベルの状態により、ＮＶＭセル中に記憶したマルチビット情報を表示する。ＥＥＰＲＯＭセルに記憶したビット数量は解析可能(resolvable)な閾値電圧レベル数量によって決まる。即ち、ビット数量=ｌｏｇ_２(解析可能な閾値電圧レベル数量)である。一つ又は複数のゲート電圧を複数のＭＬＣＮＶＭセルのゲートに印加し、又、前記それぞれのＭＬＣＮＶＭセルのソース(source)及びドレイン(drain)もそれぞれバイアスがかけられることにより、前記それぞれのＭＬＣＮＶＭセルの閾値電圧レベルを検知する。

従来のＭＬＣＮＶＭセル中のマルチビット情報を読み取る方法は、シングルゲート電圧構造であり、固定ゲート電圧をバイアスソースとドレインを有するＭＬＣＮＶＭセルのゲートに印加する。ＭＬＣＮＶＭセルの反応電流(response current)が前記印加ゲート電圧とＮＶＭセルの閾値電圧との間の電圧差(V_g-V_th)の関数であるので、従って、その反応電流と複数の所定参考電流(preset reference current)を直接比較することにより前記それぞれのＭＬＣＮＶＭセルの状態を決定する。ＮＯＲ型(NOR-type)フラッシュメモリの２ビットＭＬＣＮＶＭセルを例にすると、前記それぞれのＭＬＣＮＶＭセルの閾値電圧は４つのグループに分けられ、図１に示すように、それぞれ（１１）、（１０）、(０１)と(００)によって表示される。閾値電圧グループ（０１）と（００）との間の固定ゲート電圧V_aを前記それぞれのＭＬＣＮＶＭセルのゲートに印加する。電圧差がV_a-V_th(11) > V_a-V_th(10) > V_a-V_th(01) > V_a-V_th(00)である場合、前記それぞれのＭＬＣＮＶＭセルの対応する反応電流は、それぞれI_D(11) > I_D(10) > I_D(01) > I_D(00)であり、そのうちI_D(11)、I_D(10)、I_D(01)、I_D(00) 及びV_th(11)、V_th(10)、V_th(01)、V_th(00)は、それそれ上述の４グループの反応電流と閾値電圧を意味する。ここで、(１１)、(１０)と(０１)の３グループの電流は伝導電流であり、閾値電圧が前記印加ゲート電圧V_aに接近する場合、図１に示すように、（００）群の電流は、電流を切断するか又は伝導電流に接近する。前記それぞれのＭＬＣＮＶＭセルがゲート電圧V_aを印加されて生成した上述の４グループの反応電流中において、電流の大きさが前記４つの反応電流との間の３つの参考電流を選択する。ゲート電圧V_aを前記それぞれのＭＬＣＮＶＭセルのゲートに印加するという前提で、前記それぞれの反応電流と３つの参考電流を比較して、前記それぞれのＭＬＣＮＶＭセルの閾値電圧が特定のグループに属することを判定し、且つこれにより表すされる前記ＭＬＣＮＶＭセルの状態を蓄積ビット情報に変換することができる。

上述のシングルゲート電圧を印加することにより前記それぞれのＭＬＣＮＶＭセルの蓄積ビットを判定する方法が最も早いものの、解析可能な閾電圧レベルの数量は電流検知の精確性により制限を受ける。この他、ＮＶＭセルの反応電流が印加するゲート電圧の特性に相対し、動作領域の両端に電流減衰(degeneracy)の現象が表示され、ここで、印加したゲート電圧が前記ＮＶＭセルの閾値電圧よりも低い場合、微小のリーク電流(leakage current)が発生し、また、強反転領域（strong inversion region）において、ある印加ゲート電圧を超えることにより、前記それぞれのＭＬＣＮＶＭセルの伝導電流が飽和する。前記電流減衰は、更に電流検知範囲を制限し、前記それぞれのＭＬＣＮＶＭセルの前記印加ゲート電圧より低いか若しくは当該印加ゲート電圧を超える閾値電圧を解析する。通常、典型的なＮＯＲ型フラッシュメモリにとって、印加されるシングルゲート電圧が解析可能な閾値電圧範囲は約数ボルト(volt)である。

ＭＬＣＮＶＭセル中のマルチビット情報を読み取る従来の別の方法は、変動ステップ型（varying step)ゲート電圧構造であり、複数のゲート電圧（即ち多重ゲート電圧）を前記それぞれのＭＬＣＮＶＭセルのゲートに印加する。印加したゲート電圧は前記それぞれのＭＬＣＮＶＭセルの閾値電圧より大きい場合、前記それぞれのＭＬＣＮＶＭセルは導通（オン）され、印加したゲート電圧が前記それぞれのＭＬＣＮＶＭセルの閾値電圧より小さい場合、前記それぞれのＭＬＣＮＶＭセルは切られる（オフ）。伝導電流によりオン及びオフの状態を検知し、前記印加ゲート電圧と前記それぞれのＭＬＣＮＶＭセルの閾値電圧との間の電圧差により発生する伝導電流量を気にしなくてもよい。よって、この構造では、ＭＬＣＮＶＭセルのセンスアンプ（sense amplifier）が出力する情報は、前記それぞれのＭＬＣＮＶＭセルの閾値電圧が前記印加ゲート電圧よりも大きい（又は小さい）ことを表す。図２に示すように、従来の２ビットＭＬＣのＮＡＮＤ型フラッシュメモリを例にすると、３つのゲート電圧を前記それぞれのＭＬＣＮＶＭセルのゲートに印加する。前記３つのゲート電圧の大きさは、４つの閾値電圧グループ(１１)、(１０)、(０１)と(００)との間である。上記３つのゲート電圧を順次に印加した後、前記それぞれのＭＬＣＮＶＭセルに蓄積された２ビット情報は、予め設計された論理回路（pre-designed logic circuitry）を介して、前記それぞれのＭＬＣＮＶＭセルのセンスアンプの出力に基づき変換される。

アメリカ特許公告番号US 7,400,527号及び7,606,069号において、デジタル/アナログコンバータ（digital-to-analog converter、DAC)を応用することにより、複数の対応ゲート電圧を生成して前記それぞれのＭＬＣＮＶＭセルに印加する。前記それぞれのＭＶＭセルが複数の応力漸増型(incremental step)のゲート電圧に応答することによりオフの状態から導通状態へ変化する場合、前記ＤＡＣ中で前記状態を表す対応ビットは読み取りデータバッファ(read data buffer)に書き込まれる。前記シングルゲート電圧構造に比べ、多重ゲート電圧構造は小さい閾値電圧レベルを解析できるものの、印加電圧の回数の増加により複数のゲート電圧を前記それぞれのＭＬＣＮＶＭセルに印加する時間も増加する。典型的な各セルに２つのビットを有するＮＯＲ型ＭＬＣフラッシュメモリが約１００ナノ秒(nanosecond)(~10^-7 s)だけでビット読取を行うのに対して、セルごとに４つのビットを有するＭＬＣＮＶＭセルにおいては、合計１５ステップのゲート電圧を印加することにより、前記それぞれのＭＬＣＮＶＭセルの蓄積ビットを読み取り、数マイクロ秒(microsecond)(>10^-6 s)以上かかってしまう。

アメリカ特許公告番号US 7,400,527号公報 アメリカ特許公告番号US 7,606,069号公報

上述の前記シングルゲート電圧構造の検知制限及び前記多重ゲート電圧構造の緩慢なビット読み取り速度を解決するために、ＭＬＣＮＶＭセルにおいて、本発明は、ビット読取構造を提供して、高い閾値電圧解析性(resolution)及び速いビット読み取り速度を実現する。

ＭＬＣＮＶＭ素子システムにおいて、図３に示すように、複数のＮＶＭセルの閾値電圧は(P-1)個の閾値電圧レベル及び消去閾値電圧レベルにプログラミングされ、ここで、Ｐは、整数(integer)である。この素子システムにおいて、各ＮＶＭセルのビット数は、ｌｏｇ₂（P）により算出される。前記それぞれのＮＶＭセルの閾値電圧レベルはＮグループに分けられ、各グループは、Ｍ個の閾値電圧レベルを含み、そのうちＰ= Ｎ×Ｍである。前記ＭＬＣＮＶＭ素子システムにおいて、Ｎ個の閾値電圧グループに対応するＮ個の印加ゲート電圧は、第１ビットフォーマットの複数個の状態に指定され、そのビット数は、ｌｏｇ₂(Ｎ)により算出される。各グループのＭ個の閾値電圧状態は、第２ビットフォーマットにより表わされ、そのビット数は、ｌｏｇ₂(Ｍ)により算出される。従って、前記ＭＬＣＮＶＭ素子システムの総ビット数は、(Ｐ)=ｌｏｇ₂(Ｎ)+ ｌｏｇ₂(Ｍ)により算出され、ここで、ｌｏｇ_２（Ｎ）≠０及びｌｏｇ_２（Ｍ）≠０である。

前記ＭＬＣＮＶＭ素子システム中の蓄積ビット情報を読み取るために、対応ゲート電圧に応答して、Ｍ＋１個の参考電流（そのうち低限界(bound) 参考電流と高限界参考電流を含む）により、ＭＬＣＮＶＭセルの各閾値電圧グループ中のＭ個の閾値電圧レベルを解析する。印加するゲート電圧Ｖ_aj (そのうちｊ=０、 ...、 (Ｎ-１))にとって、I_Dにより前記それぞれのＭＬＣＮＶＭセルの電流を表し、この電流は前記印加したゲート電圧と前記閾値電圧間の電圧差 (Ｖ_aj−Ｖ_thk)の関数であり、ここで、ｋ=１、...、Ｐである。前記印加ゲート電圧が前記それぞれのＭＬＣＮＶＭセルの閾値電圧より小さい場合、つまりＶ_aj ＜ Ｖ_thkであり、前記それぞれのＭＬＣＮＶＭセルはオフにされる。前記ＭＬＣＮＶＭセルをオン及びオフにする臨界電流を低限界参考電流と選択的に定義する。前記印加するゲート電圧Ｖ_ajに応答して、この低限界参考電流は、複数の高い閾値電圧レベル中から目標閾値電圧グループを区分するのに用いられる。(Ｍ−１)個の参考電流により、前記それぞれのＮＶＭセルの伝導電流は、更にＭ個のサブグループに分けられ、ここで、前記(Ｍ−１)個の参考電流は、前記それぞれのＮＶＭセルが印加されるゲート電圧V_ajの状態で、電流量の大きさがＮＶＭセルの複数の反応伝導電流との間の電流から選択される。前記印加されるゲート電圧Ｖ_ajに応答し、高限界参考電流は複数の低閾値電圧レベル中から目標閾値電圧グループを区分することに用いられる。前記それぞれのＮＶＭセルが前記印加するゲート電圧Ｖ_ajに応答して生成した反応電流が、前記低限界参考電流と前記高限界参考電流との間の場合、ゲートスイッチ(gate switch)は、第ｊグループ（即ち、上述の目標閾値電圧グループ）の閾値電圧を表す複数のビット(=ｌｏｇ_２Ｎ個のビット)が読み取りバッファの第１パート(part)に書き込まれ、同時に、Ｍ個の閾値電圧サブグループ状態を表す複数のビット(＝ｌｏｇ_２Ｍ個のビット)が読取バッファの第２パートに書き込まれる。同時に、前記それぞれのＮＶＭ閾値電圧レベルのＭ個の状態にとって、前記それぞれのＮＶＭセルが印加するゲート電圧Ｖ_ajに応答して生成した反応電流は検知されると同時に、Ｍ−１個の参考電流と比較される。論理回路を経由して、前記目標閾値電圧グループ中のＮＶＭ閾値電圧レベル状態は複数のビットに変換されて、前記それぞれの読取バッファの第２パートに書き込まれる。Ｎ個のゲート電圧を前記それぞれのＮＶＭセルのゲートに印加を完了した後、前記それぞれのＭＬＣＮＶＭセルを表す"Ｐ＝ Ｎ×Ｍ"個の閾値電圧レベルの蓄積ビットは完全に変換され、前記それぞれの読取バッファに書き込まれる。

従来のＮＯＲ型フラッシュメモリ中の各セルに２個のビットを有するＭＬＣＮＶＭセルの閾値電圧レベルの分布及び印加するシングルゲート電圧を表す。 従来のＮＡＮＤ型フラッシュメモリ中の各セルに２個のビットを有するＭＬＣＮＶＭセルの閾値電圧レベルの分布及び印加する複数のゲート電圧を表す。 本発明に基づく、"Ｐ＝ Ｎ×Ｍ"個の閾値電圧レベルの分布及びＮ個のゲート電圧を印加して各グループ中のＭ個の閾値電圧レベルを解析することを示す。 本発明の実施例に基づき、Ｐ＝４、Ｎ＝２及びＭ＝２の場合、各セルに２つのビットを有するＭＬＣＮＶＭフラッシュメモリ中の閾値電圧の分布及び複数の印加ゲート電圧を示す。 図４に基づく、本発明の不発揮性メモリ構造を示す概略図である。 本発明の実施例に基づく、Ｐ＝８、Ｎ＝２及びＭ＝４である場合、各セルに３個のビットを有するＭＬＣＮＶＭフラッシュメモリ中の閾値電圧の分布及び複数の印加ゲート電圧を示す。 図６に基づく、本発明の不発揮性メモリ構造を示す概略図である。 本発明の実施例に基づき、Ｐ＝１６、Ｎ＝４及びＭ＝４である場合、各セルに４個のビットを有するＭＬＣＮＶＭフラッシュメモリ中の閾値電圧の分布及び複数の印加ゲート電圧を示す。 図８に基づく、本発明の不発揮性メモリ構造を示す。

本発明は、単一の半導体ＮＶＭセル中において、マルチビットの読取(multi-bit reading)を実現する方法と構造を提供する。以下の説明において、当業者は本発明が各種可能な方法により実施できることが理解できるように、本発明の複数の実施例を挙げるが、下記で示される実施例又は実施例中の特徴に制限されるものではない。

＜実施例＞
図４は、本発明に基づく実施例であり、各セルに２個のビットを有するＭＬＣＮＶＭフラッシュメモリ(Ｐ＝４、Ｎ＝２及びＭ＝２)が有する（１１）、（１０）、（０１）と（００）の４グループの閾値電圧の分布、及び二つの印加ゲート電圧Ｖ_a0とＶ_a1を示す。図５は、本発明の不発揮性メモリ構造の概略図であり、ここで、２個のビットデータバッファ５１０と５１２はそれぞれＱ_０とＱ_１により表示され、つまり、（Ｑ_０Ｑ_１）は、上述の４個の閾値電圧グループを表す。前記それぞれのデータバッファ５１０と５１２に書き込まれたビットデータは、それぞれデジタル値(digital value)により印加ゲート電圧の２個の状態を表す状態レジスタ（status register）５８０からであり、ＮＶＭセル５７０の反応電流状態を区別するレベル比較器（level comparator）５５４からの比較結果に用いられる。ゲートスイッチ(gate switch) ５２０と５２２は、状態レジスタ５８０のビットデータとレベル比較５５４の比較結果のビットデータをデータバッファ５１０と５１２へ送信(pass)して、前記それぞれのＮＶＭセルが前記印加ゲート電圧Ｖ_ajに応答して生成した反応電流の大きさは、低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBの範囲内の論理状態の場合、ゲートスイッチ５２０と５２２は、導通（オン）される。

印加ゲート電圧の状態レジスタ５８０の値がそれぞれ１及び０である場合、それぞれ印加するゲート電圧がＶ_a0及びＶ_a1を表す。レベル比較器５５４はＮＶＭセル５７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流とレベル参考電流Ｒ_Lとを比較する。レベル比較器５５４が正論理レベル(論理１)と負論理レベル(論理０)を出力した場合、ＮＶＭセル５７０の反応電量はレベル参考電流Ｒ_Lより大きい及びより小さいことをそれぞれ表す。低限界比較器５５０が正論理レベル（論理１）を出力した場合、ＮＶＭセル５７０の反応電流は前記低限界参考電流Ｒ_LBより大きいことを表し、高限界比較器５５２が正論理レベル（論理１）を出力した場合、ＮＶＭセル５７０の反応電流は前記高限界参考電流Ｒ_HBより低いことを表す。前記低限界比較器５５０と前記高限界比較器５５２の出力信号が論理"ＡＮＤ"ゲート５３０にフィードインされて２つのゲート切替器５２０と５２２を制御する。ＮＶＭセル５７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流が低限界参考電流Ｒ_LB及び高限界参考電流Ｒ_HBの範囲内である場合、前記ＡＮＤゲート５３０は２つのゲート切替器５２０及び５２２を導通（オン）する。

読取シークエンスは前記ゲート電圧Ｖ_a0を前記それぞれのＮＶＭセル５７０のゲートに印加することから始まり、故に、前記状態レジスタ５８０の値は１である。前記閾値電圧グループ（１１）を有するＮＶＭセル５７０が印加ゲート電圧Ｖ_a0に応答して生成した反応電流が低限界参考電流と高限界参考電流との間であり、且つ前記レベル参考電流Ｒ_Lより大きいので、Ｑ_０は前記状態レジスタ５８０からデジタル値１を取得し、Ｑ_１は前記レベル比較器５５４の出力からデジタル値１を取得する。前記閾値電圧グループ（１０）を有するＮＶＭセル５７０が印加ゲート電圧Ｖ_a0に応答して生成した反応電流が低限界参考電流と高限界参考電流との間であり且つ前記レベル参考電流Ｒ_Lよりも低いので、Ｑ_０は前記状態レジスタ５８０からデジタル値１を取得し、Ｑ_１は、前記レベル比較器５５４の出力からデジタル値０を取得する。閾値電圧グループ（０１）と(００)に属するＮＶＭセル５７０が印加ゲート電圧Ｖ_a0に応答して生成した反応電流が低限界参考電流Ｒ_LBより小さいので、２つのゲート切替器５２０及び５２２はオフにされ、且つ前記レベル比較器554及び前記状態レジスタ５８０の両者の出力はＱ_０とＱ_１に書き込まれない。

次に、ゲート電圧Ｖ_a1(前記状態レジスタ５８０に対応する値は０である)を前記それぞれのＮＶＭセル５７０のゲートに印加する場合、閾値電圧グループ(１１)及び（１０）に属するＮＶＭセル５７０が生成した反応電流は前記高限界参考電流Ｒ_HBより大きく、２つのゲート切替器５２０及び５２２はオフにされる。よって、状態レジスタ５８０の値０と、前記レベル比較器５５４の出力値１は、いずれもＱ_０とＱ_１に上書き（overwrite）されない。２個の閾値電圧グループ(１１)及び(１０)に属する前記それぞれのＮＶＭセル５７０について、Ｑ_０とＱ_１は前回の値を保存する。前記閾値電圧グループ(０１)を有するＮＶＭセル５７０が印加ゲート電圧Ｖ_a1に応答して生成した反応電流は低限界参考電流と高限界参考電流との間であり、且つ前記レベル参考電流Ｒ_Lより大きいので、２つのゲート切替器５２０と５２２は、導通(オン)され、最後に、Ｑ_０は前記状態レジスタ５８０からのデジタル値０を書き込み、Ｑ_１は前記レベル比較器５５４から出力されたデジタル値１を書き込む。前記閾値電圧グループ(００)を有するＮＶＭセル５７０が印加ゲート電圧Ｖ_a1に応答して生成した反応電流は低限界参考電流と高限界参考電流との間であり且つ前記レベル参考電流Ｒ_Lより小さいので、２つのゲート切換器５２０と５２２は導通され、最後に、Ｑ_０は、前記状態レジスタ５８０からのデジタル値０を書き込み、Ｑ_１は、前記レベル比較器５５４から出力されたデジタル値０を書き込む。各セルに２個のビットを有するＭＬＣＮＶＭフラッシュメモリに上記２個のゲート電圧Ｖ_a1とＶ_a0を印加した後、前記読取シークエンスが完成する。前記２つのデータバッファ５１０と５１２は、前記それぞれのＭＬＶＮＶＭセル中の蓄積ビット値を精確に提供する。

図６は、本発明に基づく実施例であり、各セルに３個のビットを有するＭＬＣＮＶＭフラッシュメモリ(Ｐ＝８、Ｎ＝２及びＭ＝４)が有する（１１１）、（１１０）、（１０１）、（１００）、（０１１）、（０１０）、（００１）と（０００）の８グループの閾値電圧の分布及び、２個の印加ゲート電圧Ｖ_a0とＶ_a1を示す。図７は、本発明の不発揮性メモリ構造を示す概略図であり、そのうち３個のビットデータバッファ７１０、７１２と７１４はそれぞれＱ_０、Ｑ_１とＱ_２により表示され、つまり、（Ｑ_０Ｑ_１Ｑ_２）は上述の８個の閾値電圧グループを表す。前記それぞれのデータバッファ７１０、７１２と７１４に書き込むビットデータは、それぞれ、ビット状態レジスタ７８０出力ノード７８１及び３個のレベル比較器７５４、７５６及び７５８の２ビット出力ノード７３１と７３２から送信され、そのうち前記出力ノード７８１は２個の印加ゲート電圧Ｖ_ajの２個の状態を表す。ゲート切替器７２０、７２２と７２４は、状態レジスタ７８０のデータと２ビット出力ノード７３１と７３２の２ビット出力値をデータバッファ７１０、７１２と７１４へ送信するのに用い、ＮＶＭセル７７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流が低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBの範囲内の論理状況下である場合、ゲート切替器７２０、７２２と７２４は導通される。

印加ゲート電圧の状態レジスタ７８０の値はそれぞれ１及び０である場合、印加したゲート電圧はＶ_a0及びＶ_a1をそれぞれ表す。３個のレベル比較器７５４、７５６と７５８は、ＮＶＭセル７７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流と３個のレベル参考電流Ｒ_L0、Ｒ_L1とＲ_L2を比較する。そのうちＲ_L0 > Ｒ_L1 > Ｒ_L2である。ＮＶＭセル７７０の反応電流が前記それぞれのレベル参考電流より高い場合、３個のレベル比較器７５４、７５６と７５８は正論理レベル（論理１）を出力する。その逆もまた同様である。前記レベル比較器７５４の出力信号に基づき、２個のレベル比較器７５６と７５８の出力ノード７４１と７４２のうちの一つの出力信号は、前記ゲート切替器７２４の入力ノード７３２へ送信される。前記それぞれのＮＶＭセル７７０の閾値電圧が小さい閾値電圧グループ（反応電圧がＲ_L1より大きい）に属す場合、前記レベル比較器７５６の出力信号を前記ゲート切替器７２４の出力ノード７３２へ送信する。前記それぞれのＮＶＭセルの閾値電圧が大きい閾値電圧グループ（反応電流がR_L1より小さい）に属する場合、前記レベル比較器７５８の出力信号を前記ゲート切替器７２４の入力ノード７３２へ送信する。ＮＶＭセル７７０の反応電流が前記低限界参考電流Ｒ_LBより大きい場合、低限界比較器７５０は正論理レベル（論理１）を出力し、そして、ＮＶＭセル７７０の反応電流が前記高限界参考電流Ｒ_HBより低い場合、高限界比較器７５２は、正論理レベル（論理１）を出力する。前記低限界比較器７５０と前記高限界比較器７５２の出力信号は論理ＡＮＤゲート７３０にフィードインされて前記３個のゲート切替器７２０、７２２と７２４を制御する。前記それぞれのＮＶＭセル７７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流の大きさが低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBとの範囲内である場合、前記ＡＮＤゲート７３０は前記３個のゲート切替器７２０、７２２と７２４を導通する。

読取シークエンスとしては、前記ゲート電圧Ｖ_a0を前記それぞれのＮＶＭセル７７０のゲートに印加することにより開始される。故に、前記状態レジスタ７８０の値は１である。閾値電圧グループ（１１１）、（１１０）、（１０１）と（１００）に属するＮＶＭセル７７０が印加ゲート電圧Ｖ_a0に応答して生成した反応電流の大きさは、低限界参考電流と高限界参考電流との間であるので、前記それぞれのゲート切替器７２０、７２２と７２４は導通され、ビットデータをＱ_０、Ｑ_１とＱ_２に送信する。Ｑ_０は、前記ビット状態レジスタ７８０からデジタル値1を取得する。閾値電圧グループ（１１ｘ）と（１０ｘ）に属するＮＶＭセル７７０に対して、前記データバッファＱ_１は、前記レベル比較器７５４の出力信号から、データ１又は０を取得する。ここで、ｘは、１又は０を表す。ゲート電圧Ｖ_a0を印加する期間内において、前記レベル比較器７５６は、閾値電圧グループ（１１１）を有するＮＶＭセル７７０の反応電流及び参考電流Ｒ_L0を比較する場合、前記レベル比較器７５６は信号１を出力し、そして、前記レベル比較器７５６がその他のグループに属するＮＶＭセル７７０の反応電流と参考電流をＲ_L0比較する場合、前記レベル比較器７５６は信号０を出力する。前記レベル比較器７５８が、閾値電圧グループ（１１１）、（１１０）、（１０１）と（１００）に属するＮＶＭセル７７０の反応電流と参考電流Ｒ_L2を比較する場合、前記レベル比較器７５８は信号１を出力する。そして、前記レベル比較器７５８がその他のグループに属するＮＶＭセル７７０の反応電流と参考電流R_L2を比較する場合、前記レベル比較器７８５は信号０を出力する。前記レベル比較器７５４が出力値１を生成した場合、前記データバッファＱ_２は前記レベル比較器７５６の出力ノード７４１からデジタル値を取得する。前記レベル比較器７５４が出力値０を生成する場合、前記データバッファＱ_２は前記レベル比較器７５８の出力ノード７４２からデジタル値を取得する。最後に、ＮＶＭセル７７０の閾値電圧が、閾値電圧グループ（１１１）、（１１０）、（１０１）及び（１００）にそれぞれ属す場合，データバッファＱ_１とＱ_２は、それぞれ"１と１"、" １と０"、"０と１"及び"０と０"が書き込まれる。

3個のレベル比較器７５４、７５６と７５８は、閾値電圧グループ（０ｘｘ）に属するＮＶＭセル７７０が印加ゲート電圧Ｖ_a0に応答して生成する反応電流を比較する場合、前記３個のレベル比較器７５４、７５６と７５８の出力信号はいずれも０である。閾値電圧グループ（０ｘｘ）に属するＮＶＭセル７７０が印加ゲート電圧Ｖ_a0に応答して生成する反応電流は、前記低限界参考電圧Ｒ_LBより小さいので、前記３個のゲート切替器７２０、７２２と７２４はオフにされて、前記状態レジスタ７８０の状態ビット及び前記３個のレベル比較器７５４、７５６と７５８の出力信号がデータバッファＱ_０、Ｑ_１とＱ_２に送信されるのを防ぐ。

次に、ゲート電圧Ｖ_a1(対応する前記状態レジスタ７８０の値は０である)を前記それぞれのＮＶＭセル７７０のゲートに印加する場合、閾値電圧グループ(１１１)、(１１０)、(１０１)及び(１００)に属すＮＶＭセル７７０が生成した反応電流は前記高限界参考電流Ｒ_HBより大きいので、３個のゲート切替器７２０、７２２と７２４がオフにされ、且つＱ_０、Ｑ_１とＱ_２に上書きされるデータは存在しない。この印加ゲート電圧Ｖ_a1ステップにおいて、閾値電圧グループ(１１１)、(１１０)、(１０１)及び(１００)に属するＮＶＭセル７７０に対して、前記それぞれのデータバッファＱ_０、Ｑ_１とＱ_２はその前回の値を保存する。閾値電圧グループ(０１１)、(０１０)、(００１)及び(０００)に属するＮＶＭセル７７０が前記印加ゲート電圧Ｖ_a1に応答して生成した反応電流は前記低限界参考電流Ｒ_LBと前記高限界参考電流Ｒ_HBとの間であるので、前記３個のゲート切替器７２０、７２２と７２４は導通されて、状態レジスタ７８０の値０及び前記３個のレベル比較器７５４、７５６と７５８の出力信号を前記それぞれのデータバッファＱ_０、Ｑ_１とＱ_２に送信する。印加ゲート電圧がＶ_a1であるので、Ｑ_０は前記状態レジスタ７８０のビット値０が書き込まれる。Ｑ_１は、前記レベル比較器７５４から出力されたデータが書き込まれる。前記レベル比較器７５４が出力値１を生成した場合、前記データバッファＱ_２は、前記レベル比較器７５６の出力ノード７４１からのデータが書き込まれる。前記レベル比較器７５４が出力値０を生成する場合、前記データバッファＱ_２は、前記レベル比較器７５８の出力ノード７４２からのデータが書き込まれる。最後に、ＮＶＭセル７７０の閾値電圧が、それぞれ閾値電圧グループ(０１１)、(０１０)、(００１)及び(０００)に属し、３個のデータバッファ(Ｑ_０、Ｑ_１とＱ_２)は、それぞれ(０、１と１)、(０、１と０)、(０、０と１)及び(０、０と０)が書き込まれる。

上記２個のゲート電圧Ｖａ_０とＶａ_１を各セルに３個のビットを有するＭＬＣＮＶＭフラッシュメモリに印加し終えると、前記読取シークエンスが完了する。データバッファ７１０、７１２と７１４は、前記それぞれのＭＬＣＮＶＭセル中の蓄積ビットを精確に提供する。各セルに３個のビットを有するＭＬＣＮＶＭの実施例において、前記それぞれのＮＶＭセル７７０が印加ゲート電圧に応答した反応電流レベルを検知し判定するのに約３０ナノ秒必要である。よって、各セルに３個ビットを有するＭＬＣＮＶＭの蓄積ビット情報を読み取るのに合計約６０ナノ秒かかる。

図８は、本発明に基づく実施例であり、各セルに４個のビットを有するＭＬＣＮＶＭフラッシュメモリ(Ｐ＝１６、Ｎ＝４及びＭ＝４)が有する１６グループの閾値電圧の分布であり、それぞれ、（１１１１）、（１１００）、（１１０１）と（１１００）は印加ゲート電圧Ｖ_a0に対応し、（１０１１）、（１０１０）、（１００１）と（１０００）は印加ゲート電圧Ｖ_a1に対応し、（０１１１）、（０１１０）、（０１０１）と（０１００）は印加ゲート電圧Ｖ_a2に対応し、（００１１）、（００１０）、（０００１）と（００００）は印加ゲート電圧Ｖ_a3に対応する。図９は、本発明の不発揮性メモリ構造を示す概略図である。そのうち４個のビットデータバッファ９１０、９１２、９１４と９１６はそれぞれＱ_０、Ｑ_１、Ｑ_２とＱ_３により表わされ、つまり（Ｑ_０Ｑ_１Ｑ_２Ｑ_３）により上述の１６個の閾値電圧グループを表す。前記それぞれのデータバッファ９１０、９１２、９１４と９１６に書き込むビットデータは、それぞれ２ビット状態レジスタ９８０を表す２ビット出力ノード９８１と９８２及び３個のレベル比較器９５４、９５６と９５８の２ビット出力ノード９３１と９３２からである。ここで、２ビット出力ノード９８１と９８２は、４個の印加ゲート電圧Ｖ_ajの４個の状態を表す。ゲート切替器９２０、９２２、９２４と９２６は、２ビット状態レジスタ９８０のデータと２つの出力ノード９３１と９３２の２ビットデータを前記それぞれのデータバッファ９１０、９１２、９１４と９１６に送信することに用いられる。前記それぞれのＮＶＭセル９７０が印加ゲート電圧Ｖ_ajに応答して生成した反応電流が低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBの範囲内の論理状況下である場合、ゲート切替器９２０、９２２、９２４と９２６は導通される。

印加ゲート電圧状態レジスタ９８０の値がそれぞれ"１１"、"１０"と"００"である場合、それぞれ、印加するゲート電圧はＶ_a0、Ｖ_a1とＶ_a2を表す。３個のレベル比較器９５４、９５６と９５８は、それぞれ前記それぞれのＮＶＭセル９７０が印加ゲート電圧に応答して生成した反応電流と３個のレベル参考電流Ｒ_L0、Ｒ_L1とＲ_L2を比較する。ここで、Ｒ_L0 > Ｒ_L1 > Ｒ_L2である。前記それぞれのＮＶＭセル９７０の反応電流が前記それぞれのレベル参考電流より高い場合、３個のレベル比較器９５４、９５６と９５８は、正論理レベル（論理１）を出力し、その逆もまた正しい。前記レベル比較器９５４の出力信号に基づき、２個の出力ノード９４１と９４２のうちの一つの出力信号は前記ゲート切替器９２６の入力ノード９３２に送信される。前記それぞれのＮＶＭセル９７０の閾値電圧が小さい閾値電圧グループ（反応電流がＲ_L1より大きい）に属す場合、前記レベル比較器９５６のノード９４１の出力信号は、前記ゲート切替器９２６の入力ノード９３２に送信される。前記それぞれのＮＶＭセル９７０の閾値電圧が大きい閾値電圧グループ（反応電流がＲ_L1より小さい）に属す場合、前記レベル比較器９５８のノード９４２の出力信号は、前記ゲート切替器９２６の入力ノード９３２へ送信される。ＮＶＭセル９７０の反応電流が前記低限界参考電流Ｒ_LBより大きい場合、低限界比較器９５０は高論理レベル（論理１）を出力し、そして、ＮＶＭセル９７０の反応電流が前記高限界参考電流Ｒ_HBより低い場合、高限界比較器９５２は高論理レベル（論理１）を出力する。前記低限界比較器９５０と前記高限界比較器９５２の出力信号は、論理ＡＮＤゲート９３０にフィードインされて、前記４個のゲート切替器９２０、９２２、９２４と９２６を制御する。前記それぞれのＮＶＭセル９７０が印加ゲート電圧に応答して生成する反応電流の大きさは、低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBの範囲内である場合、前記ＡＮＤゲート９３０は、4個のゲート切替器920、922、924と926を導通する。

読取シークエンスとしては、前記ゲート電圧Ｖ_a0を前記それぞれのＮＶＭセル９７０のゲートに印加することから開始する。故に、前記状態レジスタ９８０の値は"１１"である。目標グループ（１１１１）、（１１００）、（１１０１）と（１１１０）に属するＮＶＭセル９７０が印加ゲート電圧Ｖ_a0に応答して生成する反応電流の大きさが前記低限界参考電流Ｒ_LBと高限界参考電流Ｒ_HBの間であるので、前記４個のゲート切換器９２０、９２２、９２４と９２６は導通されてビットデータをＱ_０、Ｑ_１、Ｑ_２とＱ_３に送信する。Ｑ_０とＱ_１は前記２ビット状態レジスタ９８０からのデジタル値"１１"が書き込まれる。閾値電圧グループ（１１１ｘ）と（１１０ｘ）に属するＮＶＭセル９７０に対して、前記データバッファＱ_２は前記レベル比較器９５４の出力信号に基づき、データ１又は０を取得する。そのうちｘは、１又は０を表す。このゲート電圧Ｖ_a0を印加する期間内において、前記レベル比較器９５６は、閾値電圧グループ（１１１１）を有するＮＶＭセル９７０が生成する反応電流と参考電流Ｒ_L0を比較する場合、前記レベル比較器９５６は、信号１を出力し、そして、前記レベル比較器９５６は、他の閾値電圧グループを有するＮＶＭセル９７０が生成する反応電流と参考電流Ｒ_L0を比較する場合、前記レベル比較器９５６は信号０を出力する。前記レベル比較器９５８が閾値電圧グループ（１１１１）、（１１１０）と（１１０１）に属するＮＶＭセル９７０が生成する反応電流と参考電流Ｒ_L2を比較する場合、前記レベル比較器９５８は信号１を出力する。そして、前記レベル比較器９５８は、その他の閾値電圧グループを有するＮＶＭセル９７０が生成する反応電流と参考電流Ｒ_L2を比較する場合、前記レベル比較器９５８は信号０を出力する。前記レベル比較器９５４が出力値１を生成したとき、データバッファＱ_３は前記レベル比較器９５６の出力信号からデジタル値を取得する。前記レベル比較器９５４が出力値０を生成したとき、データバッファＱ_３は、前記レベル比較器９５８の出力信号からデジタル値を取得する。最後に、前記それぞれのＮＶＭセル９７０の閾値電圧は、（１１１１）、（１１１０）、（１１０１）及び（１１００）にそれぞれ属し、データバッファＱ_２とＱ_３は、それぞれ"１と１"、"１と０"、"０と１"及び"０と０"が書き込まれる。前記それぞれのＮＶＭセル９７０の閾値電圧が、その他の閾値電圧グループ（１０ｘｘ）、（０１ｘｘ）及び（００ｘｘ）に属する場合、前記それぞれのレベル比較器９５４、９５６と９５８の出力信号は０であるが、しかし、前記それぞれのデータバッファＱ２とＱ_３に送信されない。

次に、ゲート電圧Ｖ_a1(対応する前記状態レジスタ９８０の値は"１０"である)を前記それぞれのＮＶＭセル９７０のゲートに印加する時、閾値電圧グループ（１１１１）、（１１１０）、（１１０１）及び（１１００）に属する前記それぞれのＮＶＭセル９７０の反応電流は前記高限界参考電流Ｒ_HBより大きく、前記それぞれのゲート切換器９２０、９２２、９２４と９２６は、オフにされ、且つデータは前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に上書きされない。このゲート電圧Ｖ_a1を印加するステップにおいて、閾値電圧グループ（１１１１）、（１１１０）、（１１０１）及び（１１００）に属する前記それぞれのＮＶＭセル９７０に対して、前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３は前回のデジタル値を保存する。閾値電圧グループ（１０１１）、（１０１０）、（１００１）及び（１０００）に属する前記それぞれのＮＶＭセル９７０が前記印加したゲート電圧Ｖ_a1に応答して生成した反応電流は前記低限界参考電流Ｒ_LBと前記高限界参考電流Ｒ_HBとの間であるので、前記それぞれのゲート切替器９２０、９２２、９２４と９２６は導通され、状態レジスタ９８０のビットデータ"１０"及び前記３個のレベル比較器９５４、９５６と９５８の出力信号を前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３へ送信する。前記印加ゲート電圧がＶ_a1であるので、前記２ビット状態レジスタ９８０中のビットデータ"１０"は、Ｑ_０とＱ_１に書き込まれる。前記レベル比較器９５４からの出力信号のデータはＱ_２に書き込まれる。前記レベル比較器９５４が出力値１を生成する場合、前記レベル比較器９５６からの出力信号のデータは、前記データバッファＱ_３に書き込まれる。前記レベル比較器９５４が出力値０を生成する場合、前記レベル比較器９５８からの出力信号のデータは、前記データバッファＱ_３に書き込まれる。最後に、前記それぞれのＮＶＭセル９７０の閾値電圧がそれぞれ、閾値電圧グループ（１０１１）、（１０１０）、（１００１）及び（１０００）である時、４個のデータバッファ（Ｑ_０、Ｑ_１、Ｑ_２とＱ_３）の対応する値は、それぞれ（１、０、１と１）、（１、０、１と０）、（１、０、０と１）及び（１、０、０と０）である。その他のグループ（０１ｘｘ）及び（００ｘｘ）に属する前記それぞれのＮＶＭセル９７０が前記印加ゲート電圧Ｖ_a1に応答して生成するＮＶＭ反応電流は、前記低限界参考電流Ｒ_LBより小さいので、前記それぞれのゲート切換器９２０、９２２、９２４と９２６はオフにされ、且つデータは前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に送信されない。

次に、ゲート電圧Ｖ_a2(対応する前記状態レジスタ９８０の値は"０１"である)を前記それぞれのＮＶＭセル９７０のゲートに印加する時、８個の閾値電圧グループ（１１ｘｘ）及び（１０ｘｘ）に属する前記それぞれのＮＶＭセル９７０の反応電流は、前記高限界参考電流Ｒ_HBより大きい。前記それぞれのゲート切替器９２０、９２２、９２４と９２６はオフにされ、且つデータは前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に送信されない。この印加ゲート電圧Ｖ_a2ステップにおいて、８個の閾値電圧グループ（１１ｘｘ）及び（１０ｘｘ）に属する前記それぞれのＮＶＭセル９７０に対し、前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３は前回のデジタル値を保存する。前記それぞれの目標グループ（０１１１）、（０１１０）、（０１０１）及び（０１００）に属する前記それぞれのＮＶＭセル９７０が前記印加ゲート電圧Ｖ_a2に応答して生成する反応電流は、前記低限界参考電流Ｒ_LBと前記高限界参考電流Ｒ_HBとの間であるので、前記それぞれのゲート切替器９２０、９２２、９２４と９２６は導通され、状態レジスタ９８０のビットデータ"０１"及び前記３個のレベル比較器９５４、９５６と９５８の出力信号を前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３へ送信する。前記印加ゲート電圧がＶ_a2であるので、前記２ビット状態レジスタ９８０中のビット書込みデータ"０１"はＱ_０とＱ_１に書き込まれる。前記レベル比較器９５４からの出力信号のデータはＱ_２に書き込まれる。前記レベル比較器９５４が出力値１を生成するとき、レベル比較器９５６からの出力信号のデータは前記データバッファＱ_３に書き込まれる。レベル比較器９５４が出力値０を生成するとき、前記レベル比較器９５８からの出力信号のデータは前記データバッファＱ_３に書き込まれる。最後に、前記それぞれのＮＶＭセル９７０の閾値電圧がそれぞれ閾値電圧グループ（０１１１）、（０１１０）、（０１０１）及び（０１００）に属するとき、４個のデータバッファ（Ｑ_０、Ｑ_１、Ｑ_２とＱ_３）の対応する値はそれぞれ（０、１、１と１）、（０、１、１と０）、（０、１、０と１）及び（０、１、０と０）である。その他４つのグループ（００ｘｘ）に属する前記それぞれのＮＶＭセル９７０が前記印加ゲートゲート電圧Ｖ_a2に応答して生成する反応電流は、前記低限界参考電流Ｒ_LBより小さいので、ゲート切替器９２０、９２２、９２４と９２６はオフにされ、且つデータを前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に送信しない。

次に、ゲート電圧Ｖ_a3(対応する前記状態レジスタ９８０の値は"００"である)を前記それぞれのＮＶＭセル９７０のゲートに印加する時、１２個の閾値電圧グループ（１１ｘｘ）、（１０ｘｘ）及び（０１ｘｘ）に属する前記それぞれのＮＶＭセル９７０が前記印加ゲート電圧Ｖ_a3に応答して生成する反応電流は、前記高限界参考電流Ｒ_HBより大きいので、前記それぞれのゲート切換器９２０、９２２、９２４と９２６はオフにされ、そして、データは、前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に上書きされない。このゲート電圧Ｖ_a3印加ステップにおいて、１２個の閾値電圧グループ（１１ｘｘ）、（１０ｘｘ）及び（０１ｘｘ）に属する前記それぞれのＮＶＭセル９７０に対して、前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３は、前回のデジタル値を保存する。目標グループ（００１１）、（００１０）、（０００１）及び（００００） に属する前記それぞれのＮＶＭセル９７０が前記施加ゲート電圧Ｖ_a3に対応して生成する反応電流は、前記低限界参考電流Ｒ_LBと前記高限界参考電流Ｒ_HBの間であるので、前記それぞれのゲート切替器９２０、９２２、９２４と９２６は導通されて、状態レジスタ９８０のビットデータ"００"及び前記３個のレベル比較器９５４、９５６と９５８の出力信号を前記それぞれのデータバッファＱ_０、Ｑ_１、Ｑ_２とＱ_３に送信する。前記印加ゲート電圧がＶ_a3であるので、前記２ビット状態レジスタ９８０中のビットデータ"００"はＱ_０とＱ_１に書き込まれる。前記レベル比較器９５４からの出力信号のデータはＱ_２に書き込まれる。前記レベル比較器９５４が出力値１を生成するとき、前記レベル比較器９５６からの出力信号データは、前記データバッファＱ_３に書き込まれる。前記レベル比較器９５４が出力値０を生成するとき、前記レベル比較器９５８からの出力信号のデータは前記データバッファＱ_３に書き込まれる。最後に、前記それぞれのＮＶＭセル９７０の閾値電圧がそれぞれ、閾値電圧グループ（００１１）、（００１０）、（０００１）及び（００００）に属する場合、前記４個のデータバッファ（Ｑ_０、Ｑ_１、Ｑ_２とＱ_３）の相対値は、それぞれ（０、０、１と１）、（０、０、１と０）、（０、０、０と１）及び（０、０、０と０）である。

各セルに４個のビットを有するＮＬＣＮＶＭフラッシュメモリに対し前記４個のゲート電圧Ｖ_a0、Ｖ_a1、Ｖ_a2とＶ_a3を印加した後、前記読取が完了する。データバッファ９１０、９１２、９１４と９１６は、前記それぞれのＭＬＣＮＶＭセル中の蓄積ビットを正確に提供する。各セルに４個のビットを有するＭＬＣＮＶＭの実施例において、前記それぞれのＮＶＭセル９７０が印加ゲート電圧に応答した反応電流レベルを検知し判定する時間は約３０ナノ秒かかる。よって、４個の印加ゲート電圧を利用して、各セルに４個のビットを有するＭＬＣＮＶＭの蓄積ビット情報を読み取る時間は約１２０ナノ秒かかる。

以上は実施例により本発明を説明したが、本発明の範囲を制限するものではない。本発明の要旨を逸脱しなければ、当業者は各種変化又は変更を行うことができ、いずれも本発明の特許請求の範囲内である。

510、512 、710、712、714 データバッファ
910、912、914、916 データバッファ
520、522、720、722、724 ゲート切換器
920、922、924、926 ゲート切換器
530、730、930 ＡＮＤゲート
550、750、950 低限界比較器
552、752、952 高限界比較器
554、754、756、758、954、956、958 レベル比較器
570、770、970 ＮＶＭセル
580、780、980 状態レジスタ
731、732、741、742、781 ノード
931、932、941、942、981、982 ノード

Claims (21)

1. Ｐ個の異なる値のうちの一つを表示する電荷量を蓄積する蓄積層、及び制御ゲートを含むＭＯＳＦＥＴと、
   ２^ｎ個の異なる電圧レベルを順次に生成し、前記制御ゲートに印加されたとき、前記ＭＯＳＦＥＴが前記順次に生成された２^ｎ個の異なる電圧レベルに応答して相応する反応電流を生成する電圧生成器(ｓｏｕｒｃｅ)と、
   前記反応電流と低限界電流レベルと高限界電流レベルとを比較して、前記２^ｎ個の異なる電圧レベルに対応するｎ個のビットデータを送信するか否かを決定する第１決定回路と、
   (２^ｍ-１)個の異なる参考電流レベルに基づき、前記反応電流を測定してｍ個のビットデータを得、かつ前記第１決定回路の比較結果に基づき、前記ｍ個のビットデータを送信するか否かを決定する第２決定回路と、
   を含み、
   ここで、前記ｎ個のビットデータと前記ｍ個のビットデータは、前記Ｐ個の異なる値を構成し、
   ｎ≠０、ｍ≠０、ｌｏｇ_２Ｐ=（ｍ+ｎ）であり、又Ｐが２より大きい整数であることを特徴とする不発揮性メモリの構造。
2. 前記第１決定回路と前記第２決定回路に接続され、前記ｎ個のビットデータと前記ｍ個のビットデータを受信する出力バッファを更に含むことを特徴とする請求項１記載の不発揮性メモリの構造。
3. 前記第１決定回路は、
   前記反応電流と前記低限界電流レベルを比較する低限界比較器と、
   前記反応電流と前記高限界電流レベルを比較する高限界比較器と、を含み、
   ここで、前記第１決定回路は前記低限界比較器と前記高限界比較器の出力に基づき、前記ｎ個のビットデータを前記出力バッファに提供するか否かを決定することを特徴とする請求項２記載の不発揮性メモリの構造。
4. 前記第１決定回路は、
   前記低限界比較器と前記高限界比較器の出力に応答して、前記ｎ個のビットデータを前記出力バッファに出力するように制御する第１切替器を更に含み、
   ここで、前記反応電流の大きさは、前記低限界電流レベルと前記高限界電流レベルとの間である時、前記第１切替器は前記ｎ個のビットデータを前記出力バッファへ送信することを特徴とする請求項３記載の不発揮性メモリの構造。
5. 前記第２決定回路は、
   それぞれが前記反応電流と前記（２^ｍ-１）個の異なる参考電流レベルのうちの一つを比較する（２^ｍ-１）個のレベル比較器を含み、
   ここで、前記第２決定回路は、前記それぞれの（２^ｍ-１）個のレベル比較器と前記低限界比較器と前記高限界比較器の出力に基づき、前記ｍ個のビットデータを前記出力バッファへ提供するか否かを決定することを特徴とする請求項３記載の不発揮性メモリの構造。
6. 前記第２決定回路は、
   前記それぞれの（２^ｍ-１）個のレベル比較器の出力に基づき、前記ｍ個のビットデータを生成する論理回路と、
   前記論理回路に接続され、前記低限界比較器と前記高限界比較器の出力に応答して前記ｍ個のビットデータを前記出力バッファへ出力するように制御する第２切替器と、を更に含み、
   ここで、前記反応電流の大きさは、前記低限界電流レベルと前記高限界電流レベルとの間である時、前記第２切替器は前記ｍ個のビットデータを前記出力バッファへ送信することを特徴とする請求項５記載の不発揮性メモリの構造。
7. Ｐが４であり、ｎが１であり、ｍが２であることを特徴とする請求項１記載の不発揮性メモリの構造。
8. Ｐが８であり、ｎが１であり、ｍが２であることを特徴とする請求項１記載の不発揮性メモリの構造。
9. Ｐが１６であり、ｎが２であり、ｍが２であることを特徴とする請求項１記載の不発揮メモリの構造。
10. 前記第１決定回路に接続され、前記２^ｎ個の異なる電圧レベルに対応するｎ個のビットデータを提供する状態レジスタを更に含むことを特徴とする請求項１記載の不発揮性メモリの構造。
11. 前記Ｐ個の異なる値がＰ個の異なる閾値電圧レベルに対応し、又前記Ｐ個の異なる閾値電圧レベルが２^ｎグループに分けられ、且つ前記グループが２^ｎ個の異なる閾値電圧レベルを含むことを特徴とする請求項１記載の不発揮性メモリの構造。
12. 前記低限界電流レベルは、複数の高い閾値電圧レベルから目標グループを区別し、そして前記高限界電流レベルは、複数の低い閾値電圧レベルから前記目標グループを区別することを特徴とする請求項１１記載の不発揮性メモリの構造。
13. 前記ＭＯＳＦＥＴの閾値電圧は、前記目標グループに属し、又、そのうち前記（２^ｍ-１）個の異なる参考電流レベルは、前記ＭＯＳＦＥＴの制御ゲートに対応する電圧レベルが印加される状態で、前記ＭＯＳＦＥＴの前記２^ｍ個の異なる閾値電圧レベルにより生成する複数の異なる反応電流の間であることを特徴とする請求項１２記載の不発揮性メモリの構造。
14. 不発揮性メモリセル中のＭＯＳＦＥＴに応用し、前記ＭＯＳＦＥＴの蓄積層に蓄積するマルチビットデータ値を決定する方法であって、
    ここで、前記マルチビットデータ値はＰ個の異なるマルチビット値のうちの一つであり、
    前記方法は、
    ２^ｎ個の異なる電圧レベルを前記ＭＯＳＦＥＴの制御ゲートに順次に印加して、対応する反応電流を得る工程と、
    前記２^ｎ個の異なる電圧レベルに対応するｎ個のビットデータを提供する工程と、
    前記反応電流と低限界電流レベルと高限界電流レベルとを比較する工程と、
    前記反応電流と（２^ｍ-１）個の異なる参考電流レベルとを比較して、ｍ個のビットデータを取得する工程と、
    前記反応電流の大きさが前記低限界電流レベルと前記高限界電流レベルとの間の時、前記ｎ個のビットデータと前記ｍ個のビットデータを、前記蓄積層に蓄積するマルチビットデータ値として提供する工程と、を含み、
    ここで、ｎ≠０であり、ｍ≠０であり、ｌｏｇ_２Ｐ=（ｍ+ｎ）であり、又Ｐが２より大きい整数であることを特徴とする方法。
15. 前記ｎ個のビットデータと前記ｍ個のビットデータとを提供する工程において、
    前記ｎ個のビットデータと前記ｍ個のビットデータを出力バッファへ提供することを含むことを特徴とする請求項１４記載の方法。
16. 前記印加する工程の前に、選択した電荷量を前記ＭＯＳＦＥＴの蓄積層に蓄積し、前記選択した電荷量は前記マルチビットデータ値に対応することを特徴とする請求項１４記載の方法。
17. 前記反応電流と前記（２^ｍ-１）個の異なる参考電流レベルとを比較する工程は、
    （２^ｍ-１）個のレベル比較器を利用して、それぞれ前記反応電流と前記（２^ｍ-１）個の異なる参考電流レベルとを比較する工程と、
    前記反応電流と前記（２^ｍ-１）個の異なる参考電流レベルの比較結果に基づき、前記ｍ個のビットデータを得る工程と、
    を含むことを特徴とする請求項１４記載の方法。
18. 前記ｎ個のビットデータを提供する工程は、
    状態レジスタを利用して、前記ｎ個のビットデータを提供し、前記ｎ個のビットデータは前記２^ｎ個の異なる電圧レベルのうちの一つに対応する工程を含むことを特徴とする請求項１４記載の方法。
19. 前記Ｐ個の異なる値はＰ個の異なる閾値電圧レベルに対応し、又、前記Ｐ個の異なる閾値電圧レベルは、２^ｍ個のグループに分けられ、且つ各前記グループは２^ｍ個の異なる閾値電圧レベルを含むことを特徴とする請求項１４記載の方法。
20. 前記低限界電流レベルは、複数の高い閾値電圧レベルから目標グループを区別し、そして、前記高限界電流レベルは複数の低閾値電圧レベルから前記目標グループを区別することを特徴とする請求項１９記載の方法。
21. 対応電圧レベルを前記目標グループに属する前記ＭＯＳＦＥＴの制御ゲートに印加する工程と、
    前記ＭＯＳＦＥＴの前記２^ｍ個の異なる閾値電圧レベルにより生成した複数の異なる反応電流との間の複数の電流レベルを選択し、前記（２^ｍ-１）個の異なる参考電流レベルとする工程と、
    を更に含むことを特徴とする請求項２０記載の方法。