KR101415390B1 - 멀티-레벨 셀 비휘발성 메모리들을 위한 고효율 비트 변환 방법들 및 구조들 - Google Patents

멀티-레벨 셀 비휘발성 메모리들을 위한 고효율 비트 변환 방법들 및 구조들 Download PDF

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Abstract

멀티-레벨 셀(MLC) 비휘발성 메모리(NVM)를 멀티-비트 정보로 변환하는 구조들 및 방법들이 개시된다. MLC NVM 시스템에 있어서, NVM 셀 안에 저장된 멀티-비트 정보는 NVM 셀 임계 전압 레벨들의 상태들에 의해 표현된다. 이 개시에 있어서, NVM 셀 임계 전압 레벨들의 "P" 상태들은 임계 전압 레벨들의 "N" 그룹들로 분할된다. 각각의 그룹은 NVM 셀들의 복수의 임계 전압 레벨들의 "M" 상태들을 포함하는데, 이때 P = N x M이다. 상기 그룹에 하나의 대응하는 게이트 전압을 적용함으로써 그 각각의 그룹 안에서 NVM 셀 임계 전압 레벨들의 "M" 상태들이 감지되고 분해된다. "N" 복수의 게이트 전압들을 적용함으로써, NVM 셀 임계 전압 레벨들의 전체 "P" 상태들이 감지될 수 있고 상기 MLC NVM 셀들 안에 저장 비트들로 효과적으로 변환된다.

Description

멀티-레벨 셀 비휘발성 메모리들을 위한 고효율 비트 변환 방법들 및 구조들{STRUCTURES AND METHODS OF HIGH EFFICIENT BIT CONVERSION FOR MULTI-LEVEL CELL NON-VOLATILE MEMORIES}
본 발명은 NVM 셀 당 멀티레벨 셀(Multi-Level Cell, MLC) 비휘발성 메모리(Non-Volatile Memory, NVM)를 멀티-비트들로 분해하고 변환하는 방법에 관한 것이다. 특히, MLC 임계 전압들은 복수의 임계 전압 서브그룹들을 포함하는 수 개의 임계 전압 그룹들로 나누어진다. 각각의 그룹 내의 이러한 복수의 임계 전압 서브그룹들은 하나의 대응하는 게이트 전압을 주 그룹들 각각에 적용함으로써 감지되고 분해된다. 복수의 대응하는 게이트 전압들을 MLC NVM 셀들의 전체 주 그룹들에 적용함으로써, NVM 셀들 안의 멀티-비트 정보는 정확하고 효율적으로 획득될 수 있다.
반도체 비휘발성 메모리(semiconductor NVM), 및 특히 EEPROM(Electrically Erasable, Programmable Read-Only Memories)은 컴퓨터들로부터 통신 하드웨어, 가전 제품들에까지 이르는 전자 장비들의 범위에 광범위하게 적용가능함을 보여준다. 일반적으로, EEPROM은 전원이 꺼졌을 때조차 유지될 수 있고 필요할 때 변경될 수 있는 데이터 및 펌웨어를 저장하기 위한 메카니즘으로서 NVM 공간에 적절한 자리(niche)를 제공한다. 플래쉬 EEPROM은 전역적으로 또는 섹터 단위로만 삭제될 수 있는 특수하게 구성된 EEPROM으로서 취급될 수 있다.
데이터는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 채널로부터 전하-저장층으로 전하 캐리어들의 주입을 통해 MOSFET의 임계 전압(Vth)을 변조시킴으로써 EEPROM 셀 안에 저장된다. 예를 들어, N-채널 MOSFET에 있어서, 플로팅 게이트 안, 또는 FET 채널 영역 위의 유전체층 안에의 전자들의 축적은 상기 MOSFET이 상대적으로 높은 임계 전압(Vth)을 드러내게 한다. 단일레벨 셀(Single Level Cell, SLC) 반도체 NVM 작동들에 있어서, "high" 및 "low" 임계 전압 레벨들의 2개의 그룹들 사이의 게이트 전압을 상기 NVM 셀들의 게이트들에 적용할 때, 보다 높은 임계 전압들을 가지는 셀들이 "off"되고, 보다 낮은 임계 전압들을 가지는 셀들이 "on"된다.
MLC 반도체 NVM 작동들에 있어서, NVM 셀 안에 저장되는 멀티-비트 정보는 복수의 NVM 셀 임계 전압 레벨들의 상태들에 의해 표현된다. EEPROM 셀 안에 저장되는 비트들의 수는 분해가능한 임계 전압 레벨들의 수에 의해 주어진다. 즉, 비트들의 수 = log2(분해가능한 임계 전압 레벨들의 수). MLC 셀들의 임계 전압 레벨들은 단일 게이트 전압 또는 복수의 게이트 전압들을 NMV 셀들의 소스 및 드레인 전극들 상의 전압 바이어스들을 가지는 NVM 셀들의 게이트들 각각에 적용함으로써 감지된다.
MLC NVM 셀들 안의 비트 정보를 판독하는 종래의 한 방법은 단일 게이트 전압 방법(single gate voltage scheme)인데, 일정한 게이트 전압이 바이어스된 소스 및 드레인을 가지는 MLC NVM 셀들의 게이트들에 적용된다. NVM 셀들의 반응 전류들은 상기 적용 게이트 전압과 NVM 셀의 임계 전압 사이의 전압 차(Vg-Vth)의 함수이기 때문에, MLC NVM 셀들의 상태들은 상기 셀 반응 전류와 수 개의 프리셋 기준 전류들을 직접 비교하는 것에 의해 결정될 수 있다. NOR-타입 플래쉬 안의 2-비트 MLC NVM 셀들의 예를 위해, NVM 셀들의 임계 전압들은 도 1에 도시된 바와 같이 (11), (10), (01), 및 (00)을 표현하기 위한 4 가지 그룹들로 나누어진다. (01) 및 (00)의 임계 전압들의 그룹들 사이에서, 일정한 게이트 전압(Va)이 MLC NVM 셀들의 게이트들에 적용된다. 상기 NVM 셀 반응 전류들은 Va - Vth (11) > Va -Vth (10) > Va - Vth (01) > Va - Vth (00)의 상기 전압 차에 대해서 ID (11) > ID (10) > ID (01) > ID (00)인데, ID(11), ID (10), ID (01), ID (00) 및 Vth (11), Vth (10), Vth (01), Vth (00)은 각각 반응 전류들 및 상기 4 가지 그룹들에 대한 임계 전압들이다. (11), (10), 및 (01) 그룹들에 대한 전류들이 "on" 전류들일 때 (00) 그룹에 대한 전류는 도 1에 도시된 바와 같이 상기 적용된 전압(Va)에 가까운 임계 전압에 대한 "near-on 또는 off" 전류이다. 상기 게이트 전압(Va)으로 적용되는 NVM 셀들의 4 가지 그룹들의 셀 반응 전류들 사이에서 3 가지 기준 전류들이 선택된다. 게이트 전압(Va)을 상기 NVM 셀들의 게이트들에 적용하는 조건 하에서 상기 셀 반응 전류들을 상기 3 가지 기준 전류들과 비교함으로써, MLC NVM 셀들의 상기 임계 전압들은 특정 소속 그룹 안에 있는 것으로 결정되고 그들이 표현하는 NVM 셀들의 상태에 의해 상기 저장된 비트 정보로 연속적으로 변환될 수 있다.
이 방법은 단지 하나의 단일 게이트 전압을 적용함으로써 MLC NVM 셀들 안의 저장된 비트들을 판단하는 가장 빠른 방법이긴 하지만, 분해가능한 임계 전압 레벨들의 수는 감지되는 전류 정확도에 의해 제한된다. 나아가, 적용 게이트 전압에 반응하는 상기 NVM 장치 전기 전류의 특징들은 상기 셀 임계 전압 이하의 적용 게이트 전압을 위해 작고 사소한 누설 전류가 생성되고 상기 NVM 셀 "on" 전류가 강한 반전 영역(strong inversion region)에서 소정의 적용 게이트 전압 이상으로 포화되는 작동 영역들의 양단에서 전기 전류 퇴화(degeneracy)를 보여준다. 이러한 전류 퇴화는 나아가 상기 NVM 셀들의 임계 전압들을 상기 적용 게이트 전압 이하 및 이상으로 분해하기 위해 감지가능한 전류 범위를 제한한다. 보통, 단일 적용 게이트 전압을 가지는 상기 분해가능한 임계 전압 범위는 전형적인 NOR-타입 플래쉬를 위한 수 볼트 근처이다.
MLC NVM 셀들 안의 비트 정보를 판독하는 종래의 다른 한 방법은 복수의 게이트 전압들이 상기 MLC NVM 셀들의 게이트들에 적용되는 가변 스텝 게이트 전압 방법(varying step gate voltage scheme)이다. 적용 게이트 전압이 상기 NVM 셀들의 임계 전압들보다 클 때, 상기 NVM 셀들은 "on"되는 한편, 적용 게이트 전압이 상기 NVM 셀들의 임계 전압들보다 적을 때, 상기 NVM 셀들은 "off"된다. 상기 "on" 및 "off" 상태들은 상기 적용 게이트 전압과 상기 셀 임계 전압들의 전압 차로부터의 "on" 전류들의 양에 상관없이 "on" 전류에 의해 감지된다. 그러므로, 이 방법에 있어서, NVM 셀을 위한 센스 증폭기(sense amplifier)의 출력으로부터 나오는 정보는 NVM 셀들의 임계 전압들이 상기 적용 게이트 전압보다 크다(또는 작다)라는 것을 지시한다. 도 2에 도시된 바와 같은 종래의 MLC NAND-타입 플래쉬 셀 당 2-비트를 예를 들면, (11), (10), (00), 및 (01)을 표현하는 NVM 임계 전압들의 4 개의 그룹들 사이에서 3개의 게이트 전압들은 NVM 셀들의 게이트들에 적용된다. 상기 3 가지 스텝 게이트 전압 시퀀스의 완료 후, 상기 NVM 셀들에 저장된 2 비트 정보는 미리 설계된 로직 회로에 의해 센스 증폭기들의 출력들로부터 변환된다.
이전의 US 등록특허 제 7400527호 및 제 7606069 호에 있어서, DAC(Digital-to-Analog Converter)가 NVM 셀들에 복수의 대응하는 게이트 전압들을 생성하기 위해 적용된다. 상기 NVM 셀들이 이전의 적용 게이트 전압으로부터 적용된 증가된 스텝 게이트 전압에 반응하여 "off" 상태에서 "on"으로 켜질 때 상기 상태를 표현하는 DAC 내의 상기 대응하는 비트들이 판독 데이터 버퍼에 기록된다. 복수-게이트 전압 방법은 단일 게이트 전압 방법과 비교하여 훨씬 작은 임계 전압 레벨로 분해될 수 있지만, NVM 셀들의 게이트들에 복수의 전압들을 적용하는 것은 적용 게이트 전압들의 수가 증가함에 따라 더 많은 시간을 필요로 한다. MLC NVM 셀 당 하나의 4-비트 설계에 있어서, 상기 MLC NVM 셀들 안의 저장 비트들을 판독하기 위해 총 15-스텝 게이트 전압 시퀀스는 종래의 NOR-타입 MLC 플래쉬 셀 당 2비트의 100 나노초(~10-7s)와 대조하여 수 마이크로초(>10-6s)보다 더 많이 필요하다.
상기에서 언급한 바와 같이 복수-게이트-전압 방법에 있어서 느린 비트 판독 속도 및 상기 단일 게이트 전압 방법에서 제기된 감지 한계를 해결하기 위해, 우리는 더 높은 판독 속도 및 더 높은 임계 전압 분해도(resolution)를 달성하기 위한 MLC NVM에 있어서의 새로운 비트 판독 방법을 개시한다.
MLC NVM 장치 시스템에 있어서, 도 3에 지시된 바와 같이 NVM 셀들의 임계 전압들이 "P-1" 임계 전압 레벨들 및 하나의 삭제 임계 전압 레벨로 프로그램되는데 이때 P는 정수이다. 이 장치 시스템에 있어서의 NVM 셀 당 비트들의 수는 log2(P)로 주어진다. NVM 셀들의 복수 임계 레벨들은 "N" 그룹들로 더 나누어지고 그 각각은 "M" 임계 전압 레벨들을 포함하는데, 이때 P = N x M이다. 상기 MLC NVM 시스템 안의 상기 "N" 임계 전압 그룹들에 대응하는 상기 "N" 복수의 적용 게이트 전압들이 제1비트 포맷의 상태들로 할당되는데, 이때 상기 비트들의 수는 log2(N)으로 주어진다. 각 그룹 안의 상기 "M" 임계 전압 상태들은 제2비트 포맷으로 표현되는데, 이때 비트들의 수는 log2(M)으로 주어진다. 그러므로, 상기 MLC NVM 장치 시스템 안의 비트들의 총 수는 log2(P) = log2(N) + log2(M)이고, 이때 log2(N)≠0 이고 log2(M)≠0이다.
상기 MLC NVM 장치 시스템 안의 저장 비트 정보를 판독하기 위해, 하한 및 상한 기준 전류들을 포함하는 "M + 1" 기준 전류들이 그들의 대응하는 게이트 전압들에 대하여 "N" 그룹들 중 각각의 임계 전압 그룹 안에서 상기 MLC NVM의 "M" 임계 전압 레벨들을 분해하기 위해 적용된다. 적용 게이트 전압 Vaj (j=0,..., (N-1))에 있어서, ID로 지시된 NVM 셀 전류는 상기 적용 전압과 상기 임계 전압 사이의 전압 차(Vaj - Vthk , k=1....p)의 함수이다. 상기 적용 전압이 NVM 셀들의 임계 전압들보다 작을 때, 즉 Vaj < Vthk, 상기 NVM 셀 전류들은 "off"된다. 상기 NVM 셀 "on" 및 "off"로 정의하는 장치 임계 전류는 상기 하한 기준 전류로 선택된다. 상기 하한 기준 전류는 상기 적용 게이트 전압(Vaj)에 반응하여 보다 높은 임계 전압 레벨들로부터 타겟 임계 전압 그룹들을 분리하는 데 사용된다. 상기 NVM 셀들의 "on" 전류들은 상기 적용 게이트 전압(Vaj)을 가지고 상기 셀들의 반응 "on" 전류들 사이에서 "M-1" 기준 전류들을 선택함으로써 "M" 서브그룹들로 더 나누어진다. 상기 상한 기준 전류는 상기 적용 게이트 전압(Vaj)에 반응하여 보다 낮은 임계 전압 레벨들로부터 타겟 임계 전압 그룹들을 분리하는 데 사용된다. 상기 적용 게이트 전압(Vaj)에 반응하는 상기 NVM 셀들의 반응 전류들이 상기 하한 기준 전류와 상기 상한 기준 전류 사이에 있다면, 게이트 스위치는 NVM 임계 전압들의 "j" 그룹(즉 타겟 그룹)을 나타내는 비트들이 판독 버퍼들의 제1부분(log2N 비트들)로 기록되도록 하고 "M" 임계 전압 서브 그룹들의 상태들을 나타내는 비트들이 판독 버퍼들의 제2부분(log2M 비트들)로 기록되도록 한다. 한편 상기 NVM 임계 전압 레벨들의 "M" 상태들에 대한 상기 적용 게이트 전압(Vaj)에 대한 상기 셀들의 반응 전류들이 감지되고 상기 "M-1" 기준 전류들과 비교된다. 로직 회로를 통해, 상기 타겟 그룹 안의 상기 NVM 임계 전압 레벨들의 상태들이 비트들로 변환되고 상기 판독 버퍼들의 상기 제2부분에 기록될 준비가 된다. 상기 "N" 복수의 게이트 전압들을 상기 NVM 셀들의 게이트들에 적용 완료한 후, 상기 MLC NVM 셀들의 "P = N x M" 임계 전압 레벨들을 나타내는 상기 저장된 비트들이 완전히 변환되고 상기 판독 버퍼들에 기록된다.
본 발명을 보다 잘 이해하고 어떻게 그 결과를 수행할 수 있는지 보여주기 위해, 본 발명의 바람직한 실시예들이 도시된, 이하의 도면들을 참조할 것이다.
도 1은 종래의 NOR-타입 플래쉬에 있어서 MLC 셀 당 2-비트에 대한 임계 전압 레벨 분포 및 단일 적용 게이트 전압을 보여준다.
도 2는 종래의 NAND-타입 플래쉬에 있어서 MLC 셀 당 2-비트에 대한 임계 전압 레벨 분포 및 복수 적용 게이트 전압들을 보여준다.
도 3은 본 발명에 있어서 각 그룹 안의 "M" 임계 전압 레벨들을 분해하기 위한 "P = N x M" 임계 전압 레벨 분포 및 "N" 복수 적용 게이트 전압들을 보여준다.
도 4는 본 발명에 있어서 P = 4, N = 2, 및 M = 2에 대한 MLC NVM 플래쉬 셀 당 2-비트에서의 임계 전압들 분포 및 복수의 적용 게이트 전압의 일 실시예를 보여준다.
도 5는 도 4에서의 실시예에 대한 대략적인 도면이다.
도 6은 본 발명에 있어서 P = 8, N = 2, 및 M = 4에 대한 MLC NVM 플래쉬 셀 당 3-비트에서의 임계 전압들 분포 및 복수의 적용 게이트 전압의 일 실시예를 보여준다.
도 7은 도 6에서의 실시예에 대한 대략적인 도면이다.
도 8은 본 발명에 있어서 P = 16, N = 4, 및 M = 4에 대한 MLC NVM 플래쉬 셀 당 4-비트에서의 임계 전압들 분포 및 복수의 적용 게이트 전압의 일 실시예를 보여준다.
도 9는 도 8에서의 실시예에 대한 대략적인 도면이다.
본 발명은 단일 반도체 NVM 셀에 있어서 멀티-비트 판독을 달성하기 위한 방법들 및 도면들을 포함한다. 당업자라면 상기 방법들 및 도면들의 맥락에서 볼 때 여기에 기술된 본 발명의 실시예들은 단지 설명을 위한 것일 뿐 어떠한 한정을 의도하지 않는다는 것을 즉시 이해할 것이다. 본 발명의 다른 실시예들은 이 개시의 이익을 가지고 이러한 당업자들에 의해 용이하게 제안될 것이다.
도 4는 (11), (10), (01) 및 (00)으로 할당된 임계 전압 분포의 4 개의 그룹들, 및 (P = 4, N = 2, 및 M = 2인) MLC NVM 플래쉬 셀 당 2-비트를 위한 2 개의 적용 게이트 전압 (Va0 및 Va1)의 일 실시예를 보여준다. 대략적인 도면이 도 5에 도시되어 있는데, 여기서 2 비트 데이터 버퍼들(510, 512)는 Q0 및 Q1, 즉 상기 4 개의 전압 그룹들을 위한 (Q0Q1)에 의해 표현된다. 상기 데이터 버퍼들(510, 512)는 적용 게이트 전압들의 2개의 상태들을 표현하기 위한 디지털 값을 이용해 상태 레지스터(580)로부터 1비트 데이터에 의해, 또한 전류들에 반응하는 NVM 셀(570)의 상태를 확인하기 위한 레벨 비교기(554)의 결과로부터 1비트 데이터에 의해 각각 기록된다. 적용 게이트-전압 상태 레지스터 데이터의 1 비트 및 레벨 비교기 결과의 1 비트를 상기 데이터 버퍼들(510, 512)에 전달하기 위한 게이트 스위치들(520, 522)은 상기 적용 게이트 전압(Vaj)에 대한 NVM 셀들의 반응 전류들이 상기 하한 기준 전류(RLB) 와 상기 상한 기준 전류(RHB)의 범위 안에 있는 로직 조건에 의해 켜진다.
상기 적용 게이트 전압 상태 레지스터(580)의 값들은 게이트 전압(Va0)를 적용하기 위해 "1"로, 게이트 전압(Va1)을 적용하기 위해 "0"으로 각각 주어진다. 상기 레벨 비교기(554)는 적용 게이트 전압(Vaj)에 대한 상기 NVM 셀들의 반응 전류들을 레벨 기준 전류(RL)와 비교한다. 상기 레벨 비교기(554)는 상기 레벨 기준 전류(RL) 보다 크거나 작은 셀들의 반응 전류들에 대해서는 "high"(로직 "1") 및 "low"(로직 "0")으로 각각 출력하도록 설계된다. 상기 하한 비교기(550)는 상기 하한 기준 전류(RLB)보다 큰 셀들의 반응 전류들에 대해서는 "high"(로직 "1")을 출력하도록 설계되고, 상기 상한 비교기(552)는 상기 상한 기준 전류(RLH)보다 작은 셀들의 반응 전류들에 대해서는 "high"(로직 "1")을 출력하도록 설계된다. 상기 하한 비교기(550)와 상기 상한 비교기(552)의 출력 신호들은 상기 게이트 스위치들(520, 522)을 제어하기 위해 로직 "AND" 게이트(530)로 입력된다. 적용 게이트 전압(Vaj)에 대한 상기 NVM 반응 셀 전류들이 상기 하한 기준 전류(RLB)와 상기 상한 기준 전류(RHB)의 범위 안에 있을 때, 상기 AND 게이트(530)는 상기 게이트 스위치들(520, 522)을 "on"으로 스위치한다.
판독 시퀀스는 먼저 게이트 전압 (Va0)을 상기 NVM 셀들(570)의 게이트들에 적용하고 상기 상태 레지스터(580)의 값은 "1"이 된다. 상기 적용 전압(Va0)에 대한 상기 NVM 임계 전압들의 그룹(11)에 있어서의 반응 전류들이 상기 하한과 상한 기준 전류들 사이에 있고 상기 레벨 기준 전류(RL)보다 크기 때문에, Q0는 상기 상태 레지스터(580)로부터 디지털 값 "1"을 획득하고, Q1은 상기 레벨 비교기(554)의 출력 "1"로부터 디지털 값 "1"을 획득한다. 상기 적용 전압(Va0)에 대한 상기 NVM 임계 전압들의 그룹(10)에 있어서의 반응 전류들이 상기 하한과 상한 기준 전류들 사이에 있고 상기 레벨 기준 전류(RL)보다 작기 때문에, Q0는 상기 상태 레지스터(580)로부터 디지털 값 "1"을 획득하고, Q1은 상기 레벨 비교기(554)의 출력으로부터 디지털 값 "0"을 획득한다. 상기 적용 전압(Va0)에 대한 상기 NVM 임계 전압들의 그룹(01, 00)에 있어서의 반응 전류들이 상기 하한 기준 전류(RL)보다 작기 때문에, 상기 게이트 스위치들(520, 522)는 "off"되고, 상기 레벨 비교기(554) 및 상기 상태 레지스터(580)의 출력들은 Q0 및 Q1에 기록되지 않는다.
상기 제2게이트 전압(Va1)에 상기 상태 레지스터 값 "0"를 적용하자마자, NVM 임계 전압들의 그룹들(11, 10)에 대한 상기 적용 전압(Va1)에 대한 상기 반응 전류들은 상기 상한 기준 전류(RHB)보다 커진다. 상기 게이트 스위치들(520, 522)은 "off"되고, 상기 상태 레지스터(580) 값("0") 및 상기 레벨 비교기(554)의 출력 "1"은 Q0 및 Q1에 덮어쓰기될 수 없다. 그룹들(11, 10)에 대한 Q0 및 Q1은 그들의 이전 값들을 유지한다. NVM 임계 전압들의 그룹(01)에 있어서, 상기 적용 전압(Va1)에 대한 반응 전류들은 상기 하한 및 상한 기준 전류들 사이에 있고 상기 레벨 기준 전류(RL)보다 크다. 상기 그룹(01)에 대한 상기 게이트 스위치들(520, 522)은 "on"으로 스위치되고, Q0은 상기 상태 레지스터(580)로부터 디지털 값 "0"를 기록하고 Q1은 상기 레벨 비교기(554)의 출력 "1"로부터 디지털 값 "1"을 기록한다. NVM 임계 전압들의 그룹(00)에 있어서, 상기 적용 전압(Va1)에 대한 반응 전류들은 상기 하한 및 상한 기준 전류들 사이에 있고 상기 레벨 기준 전류(RL)보다 작다. 상기 그룹(00)에 대한 상기 게이트 스위치들(520, 522)은 "on"으로 스위치된다. Q0은 상기 상태 레지스터(580)로부터 디지털 값 "0"를 기록하고 Q1은 상기 레벨 비교기(554)의 출력 "0"로부터 디지털 값 "0"을 기록한다. MLC NVM 플래쉬 셀 당 2-비트에 대한 2 개의 게이트 전압들(Va0, Va1)을 적용한 후, 상기 판독 시퀀스는 종료된다. 상기 데이터 버퍼들(510, 512)은 상기 검사된 MLC NVM 셀들 안에 상기 저장 비트들을 올바르게 제공한다.
도 6은 (P = 8, N = 2, 및 M = 4인) MLC NVM 플래쉬 셀 당 3-비트에 대한 (111), (110), (101), (100), (011), (010), (001), 및 (000)으로 할당된 임계 전압 분포의 8 개의 그룹들 및 2 개의 적용 게이트 전압(Va0, Va1)의 일 실시예를 보여준다. 그 대략적인 도면은 도 7에 도시되어 있는데, 이때 3개의 비트 데이터 버퍼들(710, 712, 714)는 Q0, Q1, Q2, 즉 8개의 임계 전압 그룹들에 대하여 (Q0Q1Q2)로 표현된다. 상기 데이터 버퍼들(710, 712, 714)은 2개의 적용 게이트 전압들(Vaj)의 2개의 상태들을 나타내는 1-비트 상태 레지스터(780)의 출력 노드(781)로부터의 1 비트 데이터에 의해, 또한 3개의 레벨 비교기들(754, 756, 758)의 2-비트 출력 노드들(731, 732)로부터의 2 비트 데이터에 의해 기록된다. 상기 상태 레지스터 데이터 및 레벨 비교기들(754, 756, 758)의 상기 2 비트 출력 노드들(731, 732)에서 상기 2-비트 출력들을 상기 데이터 버퍼들(710, 712, 714)로 전달하기 위한 게이트 스위치들(720, 722, 724)은 적용 게이트 전압에 대한 NVM 셀들의 반응 전류들이 상기 하한 기준 전류(RLB)와 상기 상한 기준 전류(RHB)의 범위 안에 있는 로직 조건에 의해 켜진다.
상기 적용 게이트 전압 상태 레지스터(780)의 값은 게이트 전압(Va0)에 적용하기 위해 "1"로, 또한 게이트 전압(Va1)에 적용하기 위해 "0"으로 각각 주어진다. 3개의 레벨 비교기들(754, 756, 758)은 적용 게이트 전압(Vaj)에 대한 NVM 셀들의 반응 전류들을 3 개의 레벨 기준 전류들(RL0, RL1, RL2, 이때 RL0 > RL1 > RL2)과 비교한다. 상기 레벨 비교기들(754, 756, 758)은 상기 셀들의 반응 전류들이 상기 레벨 기준 전류들보다 클 때 "high" (로직 "1")를 출력하도록 설계되고 그 역도 마찬가지이다. 상기 레벨 비교기(754)의 출력 신호들에 따라, 2개의 레벨 비교기들(756, 758)의 상기 출력 노드들(741, 742)에서의 상기 출력 신호들 중 하나는 게이트 스위치(724)의 상기 입력 노드(732)로 전달된다. 상기 NVM 셀들의 임계 전압들은 더 작은 임계 전압들 그룹들(RL1보다 큰 반응 전류들)에 속하고, 상기 레벨 비교기(756)의 출력 신호는 스위치(724)의 상기 입력 노드(732)로 전달된다. 상기 레벨 비교기(758)의 출력 신호는 상기 NVM 셀들의 보다 큰 임계 전압 그룹들(RL1보다 작은 반응 전류들)에 대하여 상기 스위치(724)의 입력 노드(732)로 전달된다. 상기 하한 비교기(750)는 상기 하한 기준 전류(RLB)보다 큰 셀들의 반응 전류들에 대하여 "high" (로직 "1")을 출력하도록 설계되고, 상기 상한 비교기(752)는 상기 상한 기준 전류(RHB)보다 작은 셀들의 반응 전류에 대하여 "high" (로직 "1")을 출력하도록 설계된다. 상기 하한 비교기(750)과 상기 상한 비교기(752)의 출력 신호들은 상기 게이트 스위치들(720, 722, 724)을 제어하기 위해 로직 "AND" 게이트(730)로 전달된다. 적용 게이트 전압에 대한 반응 NVM 셀 전류들은 상기 하한 기준 전류(RLB)와 상기 상한 기준 전류(RHB)의 범위 안에 있을 때, 상기 AND 게이트(730)는 상기 게이트 스위치들(720, 722, 724)를 "on"으로 스위치한다.
판독 시퀀스는 먼저 게이트 전압 (Va0)을 상기 NVM 셀들(770)의 게이트들에 적용하고 상기 상태 레지스터(780)의 값은 "1"이 된다. 상기 적용 전압(Va0)에 대한 상기 NVM 임계 전압들의 타겟 그룹들(111, 110, 101, 및 100)에 있어서의 반응 전류들이 상기 하한과 상한 기준 전류들 사이에 있기 때문에, 상기 비트 데이터를 Q0, Q1, Q2로 전달하기 위한 스위치들(720, 722, 724)는 상기 타겟 그룹들(111, 110, 101, 및 100)에 대해서만 "on"으로 켜진다. Q0는 상기 1비트 적용 게이트 전압 상태 레지스터(780)로부터 디지털 값 "1"을 획득한다. 상기 데이터 버퍼(Q1)는 임계 전압그룹들(11x, 및 10x)에 대한 기준 전류(RL1)을 가지는 레벨 비교기들(754)의 출력 신호들로부터 "1" 또는 "0"을 각각 획득하는데, 이때 x는 "1" 또는 "0"를 지시한다. 한편 이러한 적용 전압(Va0)에서, 기준 전류(RL0)를 가지는 상기 레벨 비교기들(756)의 출력 신호들은 그룹(111)에 대해서는 "1"이고, 다른 모든 그룹들에 대해서는 "0"이다. 기준 전류(RL2)를 가지는 상기 레벨 비교기들(758)의 출력 신호들은 그룹들(111, 110, 및 101)에 대해서는 "1"이고, 다른 모든 그룹들에 대해서는 "0"이다. 상기 데이터 버퍼(Q2)는 상기 레벨 비교기(754)가 출력 값 "1"을 생성할 때 상기 레벨 비교기들(756)의 출력 노드(741)로부터 또는 상기 레벨 비교기(754)가 출력 값 "0"을 생성할 때 상기 레벨 비교기(758)의 출력 노드(742)로부터 각각 디지털 값을 획득한다. 결국, 상기 데이터 버퍼들(Q1, Q2)은 그룹(111)에 대해서는 "1"과 "1", 그룹(110)에 대해서는 "1"과 "0", 그룹(101)에 대해서는 "0"과 "1", 그룹(100)에 대해서는 "0"과 "0"이 기록된다.
적용 게이트 전압(Va0)를 가지는 NVM 임계 전압 그룹들(0xx)에 있어서, 3 개의 레벨 비교기들(754, 756, 758)의 출력들은 "0s"이다. 상기 적용 게이트 전압(Va0)을 가지는 NVM 임계 전압 그룹들(0xx)에 대한 반응 전류들은 상기 하한 기준 전류(RLB)보다 작기 때문에, 상기 적용 게이트 전압 상태 비트 및 레벨 비교기들(754, 756, 758)의 출력 신호들이 상기 데이터 버퍼들(Q0, Q1, Q2)로 전달되는 것을 방지하기 위해 상기 스위치들(720, 722, 724)는 "off"된다.
상기 제2게이트 전압(Va1)에 값 "0"를 가지는 상기 상태 레지스터(780)을 적용하자마자, NVM 임계 전압들의 그룹들(111, 110, 101 및 100)에 대한 상기 적용 전압(Va1)에 대한 상기 반응 전류들은 상기 상한 기준 전류(RHB)보다 커진다. 상기 게이트 스위치들(720, 722, 724)은 "off"되고, Q0, Q1, Q2로 어떠한 데이터도 덮어쓰기될 수 없다. NVM 임계 전압들의 상기 그룹들(111, 110, 101, 및 100)에 대한 상기 버퍼들(Q0, Q1, Q2)은 이 적용 게이트 전압 단계에서 그들의 이전 값들을 유지한다. NVM 임계 전압들의 타겟 그룹들(011, 010, 001, 및 000)에 있어서, 상기 적용 전압(Va1)에 대한 반응 전류들은 상기 하한 기준 전류(RLB)와 상한 기준 전류(RHB) 사이에 있고, 상기 게이트 스위치들(720, 722, 724)은 "on"으로 스위치되고, 상기 상태 레지스터 비트 "0"로 전달될 준비가 되어 있고, 레벨 비교기들(754, 756, 758)의 상기 출력 신호들은 버퍼들(Q0, Q1, Q2)로 전달된다. 게이트 전압(Va1)을 적용하기 위해 Q0은 상기 상태 레지스터(780) 안의 비트에 의해 "0"로 기록된다. Q1은 레벨 비교기(754)의 출력으로부터의 데이터에 의해 기록된다. Q2는 상기 레벨 비교기(754)가 출력 값 "1"을 생성할 때 상기 레벨 비교기(756)의 출력 노드(741)로부터 또는 상기 레벨 비교기(754)가 출력 값 "0"을 생성할 때 레벨 비교기(758)의 출력 노드(742)로부터 각각 기록된다. 결국, NVM 셀 임계 전압들의 그룹(011)에 대해서 Q0, Q1, 및 Q2의 값들은 "0", "1", 및 "1"이고; NVM 셀 임계 전압들의 그룹(010)에 대해서 Q0, Q1, 및 Q2의 값들은 "0", "1", 및 "0"이고; NVM 셀 임계 전압들의 그룹(001)에 대해서 Q0, Q1, 및 Q2의 값들은 "0", "0", 및 "1"이고; NVM 셀 임계 전압들의 그룹(000)에 대해서 Q0, Q1, 및 Q2의 값들은 "0", "0", 및 "0"이다.
MLC NVM 플래쉬 셀 당 3-비트에 대한 2 개의 게이트 전압들(Va0, Va1)을 적용한 후, 상기 판독 시퀀스는 종료된다. 상기 데이터 버퍼들(710, 712, 714)은 상기 검사된 MLC NVM 셀들 안에 상기 저장 비트들을 올바르게 제공한다. MLC NVM 설계 당 3-비트의 일 실시예에 있어서, 적용 게이트 전압에 대한 NVM 셀들(770)의 상기 반응 전류 레벨들을 감지하고 판단하는 데 필요한 시간은 대략 30 나노초이다. 그러므로, MLC NVM 당 3-비트를 판독하기 위한 총 시간은 대략 60 나노초이다.
도 8은 (P = 16, N = 4, 및 M = 4인) MLC NVM 플래쉬 셀 당 4-비트에 대한 적용 게이트 전압(Va0)에 대해 (1111), (1100), (1101), 및 (1101); 적용 게이트 전압(Va1)에 대해 (1011), (1000), (1001), 및 (1010); 적용 게이트 전압(Va2)에 대해 (0111), (0100), (0101), 및 (0110); 적용 게이트 전압(Va3)에 대해 (0011), (0010), (0001), 및 (0000)으로 할당된 임계 전압 분포의 16 개의 그룹들의 일 실시예를 보여준다. 그 대략적인 도면은 도 9에 도시되어 있는데, 이때 4 비트 데이터 버퍼들(910, 912, 914, 916)는 Q0, Q1, Q2, 및 Q3, 즉 16개의 임계 전압 그룹들에 대하여 (Q0Q1Q2Q3)로 표현된다. 상기 데이터 버퍼들(910, 912, 914, 916)은 4 개의 적용 게이트 전압들(Vaj)의 4 개의 상태들을 나타내는 2-비트 상태 레지스터(980)의 2-비트 출력 노드들(981, 982)로부터의 2 비트 데이터에 의해, 또한 3개의 레벨 비교기들(954, 956, 958)의 2-비트 출력 노드들(931, 932)로부터의 2 비트 데이터에 의해 기록된다. 상기 2-비트 상태 레지스터 데이터 및 레벨 비교기들(954, 956, 958)의 출력 노드들(931, 932)에서 상기 2-비트 데이터를 상기 데이터 버퍼들(910, 912, 914, 916)로 전달하기 위한 게이트 스위치들(920, 922, 924, 926)은 적용 게이트 전압(Vaj)에 대한 셀들의 반응 전류들이 상기 하한 기준 전류(RLB)와 상기 상한 기준 전류(RHB)의 범위 안에 있는 로직 조건에 의해 켜진다.
상기 적용 게이트 전압 상태 레지스터(980)의 값은 게이트 전압(Va0)에 적용하기 위해 "11"로, 게이트 전압(Va1)에 적용하기 위해 "10"으로, 게이트 전압(Va2)에 적용하기 위해 "01"로, 또한 게이트 전압(Va3)에 적용하기 위해 "00"으로 각각 주어진다. 3개의 레벨 비교기들(954, 956, 958)은 적용 게이트 전압에 대한 셀들의 반응 전류들을 3 개의 레벨 기준 전류들(RL0, RL1, RL2, 이때 RL0 > RL1 > RL2)과 비교한다. 상기 레벨 비교기들(954, 956, 958)은 상기 셀들의 반응 전류들이 상기 레벨 기준 전류들보다 클 때 "high" (로직 "1")를 출력하도록 설계되고 그 역도 마찬가지이다. 상기 레벨 비교기(954)의 출력 신호들에 따라, 상기 노드(941) 또는 상기 노드(942) 중 하나에서의 출력 신호는 게이트 스위치(926)의 입력 노드(932)로 전달된다. 상기 NVM 셀들(970)의 임계 전압들은 더 작은 임계 전압들 그룹들(RL1보다 큰 반응 전류들)에 속하면, 상기 레벨 비교기(956)의 노드(941)에서의 출력 신호는 스위치(926)의 상기 입력 노드(932)로 전달된다. 상기 레벨 비교기(958)의 노드(942)에서의 출력 신호는 상기 NVM 셀들의 보다 큰 임계 전압 그룹들(RL1보다 작은 반응 전류들)에 대하여 상기 스위치(926)의 입력 노드(932)로 전달된다. 상기 하한 비교기(950)는 상기 하한 기준 전류(RLB)보다 큰 셀들의 반응 전류들에 대하여 "high" (로직 "1")을 출력하도록 설계되고, 상기 상한 비교기(952)는 상기 상한 기준 전류(RHB)보다 작은 셀들의 반응 전류에 대하여 "high" (로직 "1")을 출력하도록 설계된다. 상기 하한 비교기(950)과 상기 상한 비교기(952)의 출력 신호들은 상기 게이트 스위치들(920, 922, 924, 926)을 제어하기 위해 로직 "AND" 게이트(930)로 전달된다. 적용 게이트 전압에 대한 반응 NVM 셀 전류들은 상기 하한 기준 전류(RLB)와 상기 상한 기준 전류(RHB)의 범위 안에 있을 때, 상기 AND 게이트(930)는 상기 게이트 스위치들(920, 922, 924, 926)를 "on"으로 스위치한다.
판독 시퀀스는 먼저 게이트 전압(Va0)을 상기 NVM 셀들(970)의 게이트들에 적용하고 상기 상태 레지스터(980)의 값은 "11"이 된다. 상기 적용 전압(Va0)에 대한 상기 NVM 임계 전압들의 타겟 그룹들(1111, 1110, 1101, 및 1100)에 있어서의 반응 전류들이 상기 하한과 상한 기준 전류들 사이에 있기 때문에, 상기 비트 데이터를 Q0, Q1, Q2, 및 Q3로 전달하기 위한 스위치들(920, 922, 924, 926)는 상기 그룹들(1111, 1110, 1101, 및 1100)에 대해서만 "on"으로 켜진다. Q0 및 Q1은 상기 2 비트 적용 게이트 전압 상태 레지스터(980)로부터 디지털 값 "11"을 기록한다. 상기 데이터 버퍼(Q2)는 임계 전압 그룹들(111x, 및 110x)에 대한 기준 전류(RL1)을 가지는 레벨 비교기들(954)의 출력 신호들로부터 "1" 또는 "0"을 각각 획득하는데, 이때 x는 "1" 또는 "0"를 지시한다. 한편 이러한 적용 전압(Va0)에서, 상기 레벨 비교기들(956)의 출력 신호들은 그룹(1111)에 대해서는 "1"이고, 다른 모든 그룹들에 대해서는 "0"이다. 상기 레벨 비교기들(958)의 출력 신호들은 그룹들(1111, 1110, 및 1101)에 대해서는 "1"이고, 다른 모든 그룹들에 대해서는 "0"이다. 상기 데이터 버퍼(Q3)는 상기 레벨 비교기(954)가 출력 값 "1"을 생성할 때 상기 레벨 비교기들(956)의 출력 신호들로부터, 또는 상기 레벨 비교기(954)가 출력 값 "0"을 생성할 때 상기 레벨 비교기(958)의 출력 신호로부터 각각 디지털 값을 획득한다. 결국, 상기 데이터 버퍼들(Q2, Q3)은 그룹(1111)에 대해서는 "1"과 "1", 그룹(1110)에 대해서는 "1"과 "0", 그룹(1101)에 대해서는 "0"과 "1", 그룹(1100)에 대해서는 "0"과 "0"이 각각 기록된다. (10xx), (01xx), 및 (00xx)의 다른 모든 더 높은 그룹들에 대해서 레벨 비교기들(954, 956, 958)의 출력 신호들은 0이지만, 상기 데이터 버퍼들(Q2, Q3)로 전달되지 않는다.
상기 제2게이트 전압(Va1)에 상기 상태 레지스터 값 "10"을 적용하자마자, NVM 임계 전압들의 그룹들(1111, 1110, 1101 및 1100)에 대한 상기 적용 전압(Va1)에 대한 반응 전류들은 상기 상한 기준 전류(RHB)보다 커진다. 상기 게이트 스위치들(920, 922, 924, 926)은 "off"되고, 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)로 어떠한 데이터도 덮어쓰기될 수 없다. NVM 임계 전압들의 상기 그룹들(1111, 1110, 1101, 및 1100)에 대한 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)은 이 적용 게이트 전압 단계에서 그들의 이전 값들을 유지한다. NVM 임계 전압들의 타겟 그룹들(1011, 1010, 1001, 및 1000)에 있어서, 상기 적용 전압(Va1)에 대한 반응 전류들은 상기 하한 기준 전류(RLB)와 상한 기준 전류(RHB) 사이에 있기 때문에, 상기 게이트 스위치들(920, 922, 924, 926)은 "on"으로 스위치되고, 상기 상태 레지스터 비트들 "10"로 전달될 준비가 되어 있고, 레벨 비교기들(954, 956, 958)의 상기 출력 신호들은 버퍼들(Q0, Q1, Q2, Q3)로 전달된다. Q0 및 Q1은 게이트 전압(Va1)을 적용하기 위해 상기 2 비트 상태 레지스터(980)의 비트들에 의해 "10"로 기록된다. Q2은 레벨 비교기(954)의 출력으로부터의 데이터에 의해 기록된다. Q3는 상기 레벨 비교기(954)가 출력 값 "1"을 생성할 때 상기 레벨 비교기(956)의 출력 신호로부터 또는 상기 레벨 비교기(954)가 출력 값 "0"을 생성할 때 레벨 비교기(958)의 출력 신호로부터 데이터에 의해 각각 기록된다. 결국, NVM 셀 임계 전압들의 그룹(1011)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "1", "0", "1", 및 "1"이고; NVM 셀 임계 전압들의 그룹(1010)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "1", "0", "1", 및 "0"이고; NVM 셀 임계 전압들의 그룹(1001)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "1", "0", "0", 및 "1"이고; NVM 셀 임계 전압들의 그룹(1000)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "1", "0", "0", 및 "0"이다. 다른 그룹들 (01xx) 및 (00xx)에 대한 상기 적용 게이트 전압(Va1)에 대한 NVM 반응 전류들이 상기 하한 기준 전류(RLB)보다 작기 때문에, 상기 게이트 스위치들(920, 922, 924, 926)은 "off"되고 버퍼들(Q0, Q1, Q2, Q3)로 상기 데이터를 전달하지 않는다.
상기 제3게이트 전압(Va2)에 상기 상태 레지스터 값 "01"을 적용하자마자, NVM 임계 전압들의 8개의 그룹들(11xx 및 10xx)에 대한 상기 적용 전압(Va2)에 대한 반응 전류들은 상기 상한 기준 전류들(RHB)보다 커진다. 상기 게이트 스위치들(920, 922, 924, 926)은 "off"되고, 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)로 어떠한 데이터도 덮어쓰기될 수 없다. NVM 임계 전압들의 상기 8개의 그룹들(11xx 및 10xx)에 대한 Q0, Q1, Q2, Q3은 이 적용 게이트 전압 단계에서 그들의 이전 디지털 값들을 유지한다. NVM 임계 전압들의 타겟 그룹들(0111, 0110, 0101, 및 0100)에 있어서, 상기 적용 전압(Va2)에 대한 반응 전류들은 상기 하한 기준 전류(RLB)와 상한 기준 전류(RHB) 사이에 있기 때문에, 상기 게이트 스위치들(920, 922, 924, 926)은 "on"으로 스위치되고, 상기 상태 레지스터 비트들 "01"로 전달될 준비가 되어 있고, 레벨 비교기들(954, 956, 958)의 상기 출력들은 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)로 전달된다. 상기 데이터 버퍼들(Q0 및 Q1)은 게이트 전압(Va2)을 적용하기 위해 상기 2 비트 상태 레지스터(980)의 비트들에 의해 "01"로 기록된다. Q2은 레벨 비교기(954)의 출력으로부터의 상기 데이터에 의해 기록된다. Q3는 상기 레벨 비교기(954)가 출력 값 "1"을 생성할 때 상기 레벨 비교기(956)의 출력 신호로부터 또는 상기 레벨 비교기(954)가 출력 값 "0"을 생성할 때 레벨 비교기(958)의 출력 신호로부터 데이터에 의해 각각 기록된다. 결국, NVM 셀 임계 전압들의 그룹(0111)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "1", "1", 및 "1"이고; NVM 셀 임계 전압들의 그룹(0110)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "1", "1", 및 "0"이고; NVM 셀 임계 전압들의 그룹(0101)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "1", "0", 및 "1"이고; NVM 셀 임계 전압들의 그룹(0100)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "1", "0", 및 "0"이다. 다른 4 개의 그룹들(00xx)에 대한 상기 적용 게이트 전압(Va2)에 대한 NVM 반응 전류들이 상기 하한 기준 전류(RLB)보다 작기 때문에, 상기 게이트 스위치들(920, 922, 924, 926)은 "off"되고 버퍼들(Q0, Q1, Q2, Q3)로 상기 데이터를 전달하지 않는다.
상기 제4게이트 전압(Va3)에 상기 상태 레지스터 값 "00"을 적용하자마자, NVM 임계 전압들의 12개의 그룹들(11xx, 10xx, 및 01xx)에 대한 상기 적용 전압(Va3)에 대한 반응 전류들은 상기 상한 기준 전류들(RHB)보다 커진다. 상기 게이트 스위치들(920, 922, 924, 926)은 "off"되고, 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)로 어떠한 데이터도 덮어쓰기될 수 없다. NVM 임계 전압들의 상기 12 개의 그룹들(11xx, 10xx, 및 01xx)에 대한 데이터 버퍼들(Q0, Q1, Q2, Q3)은 이 적용 게이트 전압 단계에서 그들의 이전 디지털 값들을 유지한다. NVM 임계 전압들의 타겟 그룹들(0011, 0010, 0001, 및 0000)에 있어서, 상기 적용 전압(Va3)에 대한 반응 전류들은 상기 하한 기준 전류(RLB)와 상한 기준 전류(RHB) 사이에 있기 때문에, 상기 게이트 스위치들(920, 922, 924, 926)은 "on"으로 스위치되고, 상기 상태 레지스터 비트들 "00"로 전달될 준비가 되어 있고, 레벨 비교기들(954, 956, 958)의 출력 신호들은 상기 데이터 버퍼들(Q0, Q1, Q2, Q3)로 전달된다. Q0 및 Q1은 게이트 전압(Va3)을 적용하기 위해 상기 2 비트 상태 레지스터(980)의 비트들에 의해 "00"으로 기록된다. Q2은 레벨 비교기(954)의 출력으로부터의 상기 데이터에 의해 기록된다. Q3는 상기 레벨 비교기(954)가 출력 값 "1"을 생성할 때 상기 레벨 비교기(956)의 출력 신호들로부터의 데이터에 의해 또는 상기 레벨 비교기(954)가 출력 값 "0"을 생성할 때 레벨 비교기(958)의 출력 신호들로부터의 데이터에 의해 기록된다. 결국, NVM 셀 임계 전압들의 그룹(0011)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "0", "1", 및 "1"이고; NVM 셀 임계 전압들의 그룹(0010)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "0", "1", 및 "0"이고; NVM 셀 임계 전압들의 그룹(0001)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "0", "0", 및 "1"이고; NVM 셀 임계 전압들의 그룹(0000)에 대해서 Q0, Q1, Q2, 및 Q3의 값들은 "0", "0", "0", 및 "0"이다.
MLC NVM 플래쉬 셀 당 4-비트에 대한 4 개의 게이트 전압들(Va0, Va1, Va2, 및 Va3)을 적용한 후, 상기 판독 시퀀스는 종료된다. 상기 데이터 버퍼들(910, 912, 914, 916)은 상기 검사된 MLC NVM 셀들 안에 상기 저장 비트들을 올바르게 제공한다. MLC NVM 설계 당 4-비트의 일 실시예에 있어서, 적용 게이트 전압에 대한 NVM 셀들(970)의 상기 반응 전류 레벨들을 감지하고 판단하는 데 필요한 시간은 대략 30 나노초이다. 4 개의 적용 게이트 전압을 가지는 MLC NVM 당 4-비트를 판독하기 위한 총 시간은 대략 120 나노초이다.

Claims (21)

  1. P 개의 서로 다른 값들 중 하나를 나타내는 전하를 저장하는 저장층 및 제어 게이트를 포함하는 MOSFET;
    순서대로 2n 개의 서로 다른 전압 레벨들의 소스;
    상기 2n 개의 서로 다른 전압 레벨들에 대응하는 n-비트 데이터를 전달하는지 여부를 판단하기 위해 반응 전류, 하한 전류 레벨 및 상한 전류 레벨을 비교하는 제1판단 회로; 및
    m-비트 데이터를 획득하기 위해 (2m -1) 개의 서로 다른 기준 전류 레벨들에 따라 상기 반응 전류를 측정하고 상기 비교 결과에 따라 상기 m-비트 데이터를 전달할지 여부를 판단하는 제2판단 회로를 포함하고,
    상기 MOSFET은 상기 제어 게이트에 적용되는 상기 소스로부터 순서대로 상기 2n 개의 서로 다른 전압 레벨들에 반응하여 대응하는 반응 전류를 생성하고,
    상기 n-비트 데이터 및 상기 m-비트 데이터는 상기 P 개의 서로 다른 값들을 형성하고, 이때 n≠0, m≠0, log2P=(m + n) 이고, P는 2보다 큰 정수인 비휘발성 메모리.
  2. 제 1 항에 있어서, 상기 n-비트 데이터 및 상기 m-비트 데이터를 수신하기 위해 상기 제1판단 회로 및 상기 제2 판단 회로에 연결되는 출력 버퍼를 더 포함하는 비휘발성 메모리.
  3. 제 2 항에 있어서, 상기 제1판단 회로는,
    상기 반응 전류와 상기 하한 전류 레벨을 비교하기 위한 하한 비교기; 및
    상기 반응 전류와 상기 상한 전류 레벨을 비교하기 위한 상한 비교기를 포함하고,
    상기 제1판단 회로는 상기 하한 비교기와 상기 상한 비교기의 출력들에 따라 상기 출력 버퍼로 상기 n-비트 데이터를 제공할지 여부를 판단하는 비휘발성 메모리.
  4. 제 3 항에 있어서, 상기 제1판단 회로는,
    상기 하한 비교기와 상기 상한 비교기의 상기 출력들에 반응하여 상기 출력 버퍼로 상기 n-비트 데이터의 출력을 제어하기 위한 제1스위치를 더 포함하고,
    상기 제1스위치는 상기 반응 전류의 크기가 상기 하한 전류 레벨과 상기 상한 전류 레벨 사이에 있을 때 상기 n-비트 데이터를 상기 출력 버퍼로 제공하는 비휘발성 메모리.
  5. 제 3 항에 있어서, 상기 제2판단 회로는,
    (2m - 1) 레벨 비교기들을 포함하고, 그 각각은 상기 반응 전류를 상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들 중 하나와 비교하는데,
    상기 제2판단 회로는 상기 (2m - 1) 레벨 비교기들, 상기 하한 비교기 및 상기 상한 비교기의 출력들에 따라 상기 출력 버퍼로 상기 m-비트 데이터를 제공할지 여부를 판단하는 비휘발성 메모리.
  6. 제 5 항에 있어서, 상기 제2판단 회로는,
    상기 (2m - 1) 레벨 비교기들의 출력들에 따라 상기 m-비트 데이터를 생성하고,
    상기 하한 비교기 및 상기 상한 비교기의 출력들에 반응하여 상기 출력 버퍼로 상기 m-비트 데이터의 출력을 제어하기 위한 제2스위치를 더 포함하고,
    상기 제2스위치는 상기 반응 전류의 크기가 상기 하한 전류 레벨과 상기 상한 전류 레벨 사이에 있을 때 상기 출력 버퍼로 상기 m-비트 데이터를 제공하는 비휘발성 메모리.
  7. 제 1 항에 있어서, P는 4이고, n은 1이고 m은 1인 비휘발성 메모리.
  8. 제 1 항에 있어서, P는 8이고, n은 1이고 m은 2인 비휘발성 메모리.
  9. 제 1 항에 있어서, P는 16이고, n은 2이고 m은 2인 비휘발성 메모리.
  10. 제 1 항에 있어서,
    상기 2n 개의 서로 다른 전압 레벨들에 대응하는 상기 n-비트 데이터를 제공하기 위해 상기 제1판단 회로에 연결된 상태 레지스터를 더 포함하는 비휘발성 메모리.
  11. 제 1 항에 있어서, 상기 P 개의 서로 다른 값들은 P 개의 서로 다른 임계 전압 레벨들에 대응하고, 상기 P 개의 서로 다른 임계 전압 레벨들은 2n 그룹들로 분할되고, 상기 2n 그룹들 각각은 2m 개의 임계 전압 레벨들을 포함하는 비휘발성 메모리.
  12. 제 11 항에 있어서, 상기 하한 전류 레벨은 그보다 높은 임계 전압 레벨들로부터 타겟 그룹을 분리하는 데 사용되고, 상기 상한 전류 레벨은 그보다 낮은 임계 전압 레벨들로부터 타겟 그룹을 분리하기 위해 사용되는 비휘발성 메모리.
  13. 제 12 항에 있어서, 상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들은 상기 타겟 그룹에서 상기 MOSFET의 상기 제어 게이트에 대응하는 전압 레벨을 적용함으로써 상기 MOSFET의 상기 2m 개의 임계 전압 레벨들의 상기 반응 전류들 사이에 있는 전류 레벨들로부터 선택되는 비휘발성 메모리.
  14. 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법에 있어서,
    대응하는 반응 전류를 획득하기 위해 순서대로 2n 개의 서로 다른 전압 레벨들을 상기 MOSFET의 제어 게이트에 적용하는 단계;
    상기 2n 개의 서로 다른 전압 레벨들 중 하나에 대응하는 n-비트 데이터를 제공하는 단계;
    상기 반응 전류, 하한 전류 레벨 및 상한 전류 레벨을 비교하는 단계;
    m-비트 데이터를 획득하기 위해 상기 반응 전류와 (2m - 1) 개의 서로 다른 기준 전류 레벨들을 비교하는 단계; 및
    상기 반응 전류의 크기가 상기 하한 전류 레벨과 상기 상한 전류 레벨 사이에 있을 때, 상기 저장층 상에 저장된 상기 멀티-비트 값으로서 상기 n-비트 데이터 및 상기 m-비트 데이터를 제공하는 단계를 포함하고,
    이때 n≠0, m≠0, log2P=(m + n) 이고, P는 2보다 큰 정수인 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  15. 제 14 항에 있어서, 상기 n-비트 데이터 및 상기 m-비트 데이터를 제공하는 단계는, 상기 n-비트 데이터 및 상기 m-비트 데이터를 출력 버퍼로 제공하는 단계를 더 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  16. 제 14 항에 있어서, 상기 적용하는 단계 전에 상기 MOSFET의 상기 저장층 상에 상기 멀티-비트 값에 대응하는 전하들의 선택된 양을 저장하는 단계를 더 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  17. 제 14 항에 있어서,
    상기 반응 전류와 상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들을 비교하는 단계는, (2m - 1) 레벨 비교기들에 의해 상기 반응 전류와 상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들을 각각 비교하는 단계; 및
    상기 반응 전류와 상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들을 비교한 결과에 따라 상기 m-비트 데이터를 획득하는 단계를 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  18. 제 14 항에 있어서, 상기 n-비트 데이터를 제공하는 단계는, 상태 레지스터에 의해 상기 2n 개의 서로 다른 전압 레벨들 중 하나에 대응하는 상기 n-비트 데이터를 제공하는 단계를 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  19. 제 14 항에 있어서, 상기 P 개의 서로 다른 값들은 P 개의 서로 다른 임계 전압 레벨들에 대응하고, 상기 P 개의 서로 다른 임계 전압 레벨들은 2n 그룹들로 분할되고, 상기 2n 그룹들 각각은 2m 개의 임계 전압 레벨들을 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  20. 제 19 항에 있어서, 상기 하한 전류 레벨은 그보다 높은 임계 전압 레벨들로부터 타겟 그룹을 분리하는 데 사용되고, 상기 상한 전류 레벨은 그보다 낮은 임계 전압 레벨들로부터 타겟 그룹을 분리하는 데 사용되는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
  21. 제 20 항에 있어서,
    상기 타겟 그룹 안에 상기 MOSFET의 상기 제어 게이트에 대응하는 전압 레벨을 적용하는 단계; 및
    상기 (2m - 1) 개의 서로 다른 기준 전류 레벨들로서 상기 MOSFET의 상기 2m 임계 전압 레벨들의 상기 반응 전류들 사이에 있는 전류 레벨들로부터 선택되는 단계를 더 포함하는 비휘발성 메모리 셀 안의 MOSFET의 저장층 상에 저장되는 P 개의 서로 다른 값들로부터 멀티-비트 값을 판단하는 방법.
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