JP2010511266A - オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路 - Google Patents
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Abstract
【選択図】 図1
Description
本願に記載する様々な実施形態では、加熱回路を集積回路ダイ上に形成して、進行性の退化(progressive degeneration)を示す絶縁体又は他の構造の局所の温度を、退化又は損傷が反転される(即ち、低減される又は完全に除去される)点まで上昇させることを可能にする。この温度によりもたらされる復元又は補正は、本願では、アニーリングと呼ぶ。
図1は、半導体又は他のタイプの基板103上又は内に配置される酸化物又は他の材料又は構造104の退化を反転すべく用いられうるオンチップ(オンダイ)・アニーリング回路100の一般化された実施形態を示す図である。アニーリング回路100は、アニールコントローラ105と加熱回路とを含み、加熱回路自体が抵抗加熱素子107と、アニーリング電流(IAnneal)を加熱素子107内に流すことを可能にする電源供給回路109とを含む。アニーリング電流が加熱素子107を通り伝導することにより、加熱素子の温度は、構造104及び/又は基板103の退化(欠陥、キャリアトラップ、又は他の種類の劣化)が反転される温度にまで上昇され、それにより、使用により劣化した材料が改善された状態に、多くの場合、未使用の又は略未使用の状態に復元される。図示するように、アニールコントローラ105は、所望の時間にアニーリングオペレーションが実行されることを可能にするよう加熱回路101にイネーブル信号(Enable)を供給し、また、任意選択的に、アニーリングオペレーションにおいて発生した温度を示すフィードバック信号(TMeas)を受信する場合もある。アニールコントローラ105はさらに、本願にて温度設定点と呼ぶ所望のアニーリング温度を確立するよう温度制御信号(TCntrl)を出力してもよい。アニールコントローラのこれらの及び他のオペレーションを、加熱回路101の具体的な実施形態の例として、以下においてより詳細に説明する。
図2A乃至図2Cは、集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図1の一般的な加熱素子107に対応する加熱素子の例を示す。図2Aを最初に参照するに、セルアレイ(フラッシュメモリセルアレイ若しくはSONOS(シリコン−酸化物−窒化物−酸化物−シリコン)アレイといったストレージセルアレイ、又は、複数のセルへの同時並行アクセスを可能にするために用いられる複数のワード線を有する任意の他のタイプの、使用により劣化した半導体アレイ)内のワード線(又は制御ゲート)121が、そのワード線121を通りアニーリング電流(IAnneal)が伝導可能となるよう電源供給回路(以下に説明するが図2Aには図示せず)を設けることにより、加熱素子として用いられうる。一実施形態では、ワード線自体(通常、幅に亘って延在するポリシリコン又はポリサイドトレースで実現される)の固有抵抗124が加熱素子の抵抗を確立し、従って、十分なアニーリング電流がワード線を伝導されると、ワード線121の下の(又は近接する)基板103上又は内に配置される構造がアニーリング温度まで加熱され、それにより、復元をもたらすアニーリングオペレーションが行われる。或いは、1以上の抵抗素子(又は構造若しくは材料)をワード線又は他の加熱素子の伝導部又はセグメントと直列に追加して所望の抵抗を確立することもできる。図示する特定の例では、ワード線121が、フラッシュメモリセル又はSONOSメモリセルといった複数の不揮発性ストレージセル123を含む行の制御ゲートを形成する。各セルは電荷蓄積層127を有し、電荷蓄積層は制御ゲート絶縁体(電荷蓄積層の上方)とトンネル酸化物129(これも絶縁体)との間に挟まれ、トンネル酸化物は、電界効果トランジスタ(かかるトランジスタのソース、ドレイン、及びチャネルは図示しないが、通常、基板103内に形成される)のエンハンスメント又は空乏チャネル上に配置される。この構成配置により、アニーリング電流によってワード線の温度が十分なレベルにまで上昇されると、一連のプログラム/消去サイクルに亘ってインクリメント的に蓄積されたトンネル酸化物129内の、劣化をもたらす酸化物トラップ(トラップされたキャリア)がアニールアウトされ、それにより、プログラム/消去により誘起された退化が反転される(同様に、SONOSアーキテクチャでは、電荷蓄積/トラップ層内のキャリア蓄積が放出されて、不揮発性セルは未使用の又は略未使用の状態に復元される)。
1.電圧モード、電流モード
図3A乃至図3Cは、アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す。図3Aは、例えば、1以上のイネーブル信号(例えば、Enable_Anneal)に呼応して1又は2つのスイッチ素子201、203(例えば、パスゲート又は他のトランジスタに基づいたスイッチ)を伝導状態に切り替えることにより加熱素子107の両端間に電位差(VA−VB)が生じる実施形態を示す。一実施形態では、例えば、VAはアニーリング電圧源により確立され、VBは接地基準ノードにより確立される。他の電圧ノード接続を用いてもよい。さらに、より具体的な実施形態では、20乃至30ボルトのオーダのアニーリング電位(VA−VB)を印加して所望のアニーリング電流(従って、所望のアニーリング温度)を形成しうる。他の実施形態では、より高い又はより低いアニーリング電位を用いてもよく、また、アニーリング電位は、実質的に任意のタイプのDC−DCコンバータ(例えば、電荷ポンプ、バックコンバータ等)を用いてオンチップで形成されても、又は、外部源から供給されてもよい。さらに、専用加熱素子を有するデバイスでは、少なくとも、2つのスイッチ素子のうちの1つのスイッチ素子が、スイッチ素子203を破線で示すように省略されてもよい。Enable_Anneal信号は、一例では、アニールコントローラによってアサートされ、従って、アニールオペレーションのために選択された時間に応じてスイッチ素子がオンオフ切り替わることが可能となる。
図3Cは、電源供給回路の別の実施形態を示し、ここでは、電源供給回路は、交流電圧又は電流源225により形成されるので、交流電流を介して加熱素子107に電力を供給する。実際の電圧源及び/又は電流源は、任意の実施可能な方法でオンチップで生成されるか又は外部源により供給されうる。さらに、加熱素子107の遠端が接地している(即ち、スイッチ素子203が設けられる場合には、切替可能に接地される)ように示すが、代わりに、別のDC又はAD電位を加熱素子107の遠端に結合してもよい。
図4A及び図4Bは、アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す。より具体的には、図4Aの実施形態(本願では、片側電源実施形態と呼ぶ)では、電流は、イネーブル信号(EN_ANNEAL)のアサーションに呼応して加熱素子107の両端間を左から右に流れる。このイネーブル信号は、アクティブローのインスタンスではP−MOSトランジスタ241をオンにし、アクティブハイのインスタンスでは、N−MOSトランジスタ243を同時にオンにし、それにより、加熱素子107の両端間でアニーリング電位(VAnneal)を切替え可能に結合してアニーリング電流を生成する。図4Bの別の実施形態(本願では、両側電源実施形態と呼ぶ)では、2つの異なるアニール・イネーブル信号(EN_ANNEAL_L及びEN_ANNEAL_R)が異なる時間にアサートされ、EN_ANNEAL_Lがアサートされる場合はトランジスタ241a及び243aを流れる左から右への電流(IAnneal_L)を可能にし、EN_ANNEAL_Rがアサートされる場合はトランジスタ241b及び243bを流れる右から左への電流(IAnneal_R)を可能にする。以下に具体的なフラッシュメモリの実施の文脈において説明するように、両側電源実施形態は、加熱素子の左側と左側との間でより高い電位に均衡させる(分散したIR降下により加熱素子に沿って電圧勾配が発生する)ことでストレージに障害をもたらす影響(storage-disturb effect)を低減し、それにより、ストレージセルの列の任意の片側への、ストレージに障害をもたらす電位の印加を半減しうる。
上で簡単に説明したように、アニーリング温度は、アニールされる構造又は材料のタイプ、劣化した構造/材料に対する加熱素子の近接性、劣化した材料が示す劣化の度合い、及び、さらには可能な場合にはアニーリング回路自体の磨耗や、構造又は材料がアニールされた回数といった二次的な検討事項にも応じて変動しうる。従って、既知のアニーリング温度が望まれる実施形態においても、生成される温度及び/又は熱が発生する特定の場所に関してなんらかの制御があることが望ましい場合がある。
既知のアニーリング温度が望まれ、既知のアニーリング電圧を有する抵抗加熱素子が用いられるべき実施形態では、所望の温度の生成は、一般に、アニーリング素子抵抗に応じ、その値自体は、加熱素子の長さに比例し、且つ、その長さに沿っての任意の点における加熱素子の幅に反比例する。従って、一実施形態では、図5Aに示すように、所与の長さ(LHE)を有する加熱素子265の全体の抵抗(RHE)は、デバイス製造時に又は製造後のトリミングを介して、加熱素子の幅(WHE)を変調することによって制御できる。ワード線といったポリシリコン加熱素子の場合、例えば、加熱素子の幅は、所望の抵抗(RHEはLHE/WHEに比例する)を確立するために加熱素子の長さに沿って均一に設定(又はトリミング)されうるか、又は、かかる幅は、局所化されたホットスポットと共に、加熱素子の平均抵抗をもたらすように変調されうる(長さに沿っての特定の関心位置において又は定期的な間隔でテーパリング又は変更されうる)。図5Aの実施形態では、例えば、加熱素子の幅は、アニールされる構造/材料261上の又はそれに近接する領域において細くされ、それにより、加熱素子265の長さに沿って適宜に又は均等にではなく特定の場所において、デバイス内で所望のアニーリング温度を生じさせることが可能となる。
上に簡単に説明したように、アニーリング回路内又はアニーリング回路の一部としてなんらかの温度制御手段を設けて、例えば、アニーリングオペレーションが劣化を反転するのに部分的に又は全体的に効果がないことを判定した際に温度を調整することを可能にする、又は、異なるタイプのアニーリングオペレーションにおいて異なる温度を用いることを可能にすることが好適である。例えば、データ保持アニールオペレーション(以下に説明する)時には、消去及びアニールオペレーション(これも以下に説明する)といった非保持アニールオペレーションにおけるよりも低いアニーリング温度を適用することが好適でありうる。さらに、単一温度アニールの場合であっても、アニーリング温度が高くなりすぎない(高くなりすぎるとデバイスが故障する)又は低すぎない(低すぎると部分的に又は全体的に効果のないアニールとなる)ことを確実にする閉ループの制御を提供することが好適でありうる。従って、様々な実施形態において、設定点温度を与える方法、加熱素子により生成される熱量を動的に調整する方法、及び/又は、熱又はそれを示すものを測定する方法を、アニーリング回路内に又はその一部として設けてもよい。
図6Aは、(例えば、オンチップレジスタ若しくはコンフィグレーション回路から又は外部源から)温度設定点信号(TSetpoint)を任意選択的に受信し、イネーブル信号(EnA)のデューティサイクルを変調して加熱素子107に供給される電力量、従って、アニーリング温度を制御するアニールコントローラ290の一実施形態を示す。従って、本実施形態では、イネーブル信号自体が、図1のより一般的な実施形態における温度制御信号(TCntrl)に対応する。図6Aを引き続き参照するに、温度センサ305(例えば、サーモカップル原理、又は、加熱素子の温度若しくはアニールされる材料/構造に流れる熱エネルギー量を直接的に又は間接的に測定する任意の他の方法に基づくもの)を任意選択的に設けて、温度の指示(例えば、測定された温度の信号(TMeas))をアニールコントローラ290にフィードバックし、それにより、閉ループの温度制御を可能にする。開ループの実施形態(即ち、温度センサがないか又はフィードバックループが無効にされる)をまず検討するに、アニールコントローラ290は、デジタル又はアナログ設定点値に応じてイネーブル信号のデューティサイクルを変調するパルス幅変調回路を含んでもよく、これにより、加熱素子に異なるレベルのアニーリングエネルギーを供給することができ、従って、アニーリング温度が制御される。具体的には、EnAがアサートされる(即ち、/EnAはロジックローレベルにあるようにハイである)場合、トランジスタ295及び297がオンに切替えられ、従って、アニーリング電流の伝導が可能となる。EnAがデアサートされる場合、トランジスタ295及び297はオフに切替えられ(即ち、実質的に非伝導状態に切替えられ)、アニーリング電流が中断される。従って、EnA信号を低い又は高いデューティサイクル(即ち、換言すれば、狭い又は広いパルス幅)で駆動することにより、異なる量のエネルギーが加熱素子107に供給されて、異なるアニーリング温度が実現されうる。閉ループの実施形態では、TSetpoint値(この値は、ハードコード化されたか又は1回限りにプログラムされた設定点値であってよい)からTMeas信号(又はそのデジタルバージョン)を減算することによりアニールコントローラ290内でエラー信号が生成されうる。このエラー信号は、イネーブル信号のデューティサイクル変調(即ち、パルス幅変調)を制御するために用いられ、測定された温度が設定点に達しない場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して増加し、また、測定された温度が設定点値を超える場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して減少する。
図6Bは、別の温度制御構成配置を示し、この構成配置では、アニールコントローラ310が温度制御信号(TCntrl)を出力して電流源307(又は電圧源)を調整し、従って、アニールオペレーション時(例えば、イネーブル信号(EnA)がトランジスタ295、297をオンに切替えるべくアサートされ、それにより、アニールオペレーションを有効にする場合)に加熱素子107内を流れるアニーリング電流を直接増加又は減少させる。温度制御信号は、アナログ信号(例えば、1以上のバイアス電圧)であっても、又は、例えば、各電流シンク又はソーシングトランジスタ(これらは、所望の粒度を有する電流制御、及び/又は、線形性若しくは非線形性を与えるべく、例えば、2進重み付け、サーモメータコード化されうる)をオンに切替えるための各ビットを有するデジタル信号であってもよい。図6Aの実施形態におけるように、温度センサ305は省略されてもよく、アニールコントローラ310は、温度設定点入力(TSetpoint)に呼応して開ループ方式で機能することが可能にされる。さらに、温度センサ305と閉ループ制御回路が設けられる場合、温度設定点は、(例えば、オンチップレジスタ若しくはコンフィグレーション回路から又はオフチップ源からの)入力であるか、又は、アニールコントローラ310(又はアニーリング回路の他の部分)内でハードコード化されるか若しくは1回限りにプログラムされたものであってもよい。
上述したアニーリング回路の様々な実施形態において、アニールコントローラは、例えば、イネーブル信号を加熱回路に向けて出力することにより、アニーリングオペレーションを開始する。アニールをいつ行うか、特に、アニールされる構造が大量にあるシステム(例えば、多くの何百ものアニールされるセルを含みうるセルアレイ)では、デバイス全体のアニールオペレーションをどのように実行するか、また、アニールされる材料/構造において幾つかの状態(例えば、記憶されたデータ)を保存するようにアニールを行うべきか否かを判定する別の手法は様々にある。
アニールオペレーションを開始する又はトリガするときを判定するために採用しうる2つの広い技術分類には、アニールを行う時間がデバイスの起動時に固定される決定論的手法と、アニールオペレーションが、時間の経過以外の特定条件の検出に応答して開始されるイベント駆動的手法がある。これらの広い分類では、アニールが開始されるべきであるか否かを判定する回路が集積回路デバイス内に配置されてよく、この集積回路デバイス内でアニールが行われる(自己制御型アニール)。又は、判定回路は、外部デバイス内に配置されても(外部制御型アニール)、或いは、その両方に配置されてもよい。
一実施形態では、アニーリングオペレーションは、デバイスが起動される毎に決定論的に行われる。この起動アニールは、完全に電源が入っていない状態からの始動(アニールされるべき集積回路デバイスを含むシステムが最初に始動されるとき)、又は、選択された回路コンポーネントが電力節約のために電源が入れられていない1以上の低電力オペレーションモード(例えば、スリープモード、スタンドバイモード等)からの始動に限定されてもよい。別の実施形態では、アニーリングオペレーションは、或いは又は追加的に、最近のアニールオペレーションから所定の時間が経過したことが判定されて、周期的に行われてもよい。このような実施形態では、(例えば、図1のアニールコントローラ105内に)カウンタを設けて閾値総数に到達するまで発生したクロックサイクルを計数するか、又は、経過時間を判定する他の方法を採用してもよい。
イベントによりトリガされるアニールを採用する実施形態は、次のことを判定したことに呼応してアニールを行う実施形態を含む。即ち、
・アニールオペレーションと同時に行われうる他のオペレーションが実行されるべきであること(機会に応じたアニール)
・最後のアニールオペレーションから劣化を誘起するオペレーションが閾値回数分行われたこと(磨耗に基づいたアニール)
・閾値レベル又は閾値率のエラーが発生していること(エラーによりトリガされるアニール)
・故障又は略故障の状態が発生すること(性能によりトリガされるアニール)
決定論的、イベント駆動的、又は両方であるトリガリング回路(なお、上述したトリガリング実施形態の任意の組合せを採用してよい)は、アニーリング回路を含む集積回路デバイス(「アニール・イネーブルされたIC」)内に、及び/又は、アニール・イネーブルされたICにアニーリングコマンドを発行するホストデバイス上に設けられてよい。例えば、自動トリガ型の実施形態では、図1、図6A、及び図6Bと、以下に図7を参照して説明した/するオンダイ・アニール制御コントローラ105、290、310が、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。或いは(又は追加的に)、外部トリガ型の実施形態では、フラッシュメモリコントローラ、プロセッシングユニット、特殊用途向け集積回路(ASIC)等のホストデバイスが、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。外部トリガ型の場合、ホストデバイスは、デバイス全体のアニールオペレーションをトリガする大域アニールコマンドを発行する(又は、アニールされるべきデバイスの領域は具体的に示さないコマンドを少なくとも発行する)か、又は、アニール・イネーブルされたIC内でアニールされるべき特定の領域又は回路を指定するターゲットアニールコマンドを発行しうる。例えば、ホストデバイスは、アニールオペレーションが行われるべきストレージアレイの列や他の領域を指定するアドレス値と共にアニールコマンドを発行してもよい。或いは、(例えば、行アドレスを含むための)アドレスカウンタをアニールIC上に維持して各大域アニールコマンドの後にインクリメントされうる。
上述したアニールオペレーションは、どのようにトリガされるとしても、オンデマンド形式又はスケジューリング形式で行われうることに留意されたい。不揮発性メモリデバイス(例えば、フラッシュ又はSONOSメモリデバイス)の例に従って、オンデマンド・アニールでは、アニールオペレーションは、アニールが必要であるとマーク付けされた不揮発性ストレージブロック(又は他の回路領域)の数を追跡し、閾値に到達したことを判定した後に1以上のアニールオペレーションを実行することにより行われうる。余談であるが、ストレージブロックは、NANDフラッシュメモリデバイスにおける不良ブロックのマーク付けに類似する様態でアニールのためにマーク付けされうる。つまり、オンチップ又はオフチップステートマシーン又はプロセッシング回路によって実行されるメモリ管理ソフトウェアが、ブロック(又はページ)を使用する前にそのブロック(又はページ)のステータスを確認して、かかるブロックが不良としてマーク付けされているか及び/又はアニーリングを必要としているか否かを判定し、次に、ステータスメモリ又はレジスタ内にブロックに対応するステータス情報を記録することによってブロックを適宜マーク付けしうる。
図7は、アニール・イネーブルされたIC内に任意選択的に設けられ、また、ホストコマンドに応じてプログラムされて(又は、例えば、デバイス製造時に1回限りにプログラムされて)、アニールオペレーションのトリガリング及び実行に関して柔軟性のある制御を与えるモードレジスタ350(又はコンフィグレーション回路)の一実施形態を示す。図示する特定の実施形態では、レジスタ350は、制御フィールド(Cntrl)、電力モードフィールド(PwrMode)、実行フィールド(Exec)、データフィールド(Data)、トリガフィールド(Trigger)、及び設定点フィールド(TSetpoint)を含む。別の実施形態では、より多くの又はより少ない数のフィールドを(例えば、他の制御アスペクトを与えるべく)設けても、及び/又は、任意の又は全てのフィールドがアニーリングICの複数の別個のレジスタ内に配置されてもよい。
上述したアニール回路実施形態のうちの幾つかの実施形態では、ランタイムオペレーション時に加熱素子の両端間に印加される電圧は、アニールされた構造の状態に所望しない影響を与えてしまうことがある。例えば、不揮発性ストレージアレイ内のワード線(又は制御ゲート)が加熱素子として用いられる場合、アニール電圧はアレイのワード線ドライバ側に現れ、十分に高い場合には、下にある不揮発性ストレージ素子に所望しないプログラミングをしてしまいうる(電荷蓄積層に電荷を引き寄せてしまいうる)。一実施形態では、この所望しないプログラミングは、バルク基板(即ち、アニールされた構造がその中に形成される任意のウェルを含むバルク)を、不揮発性ストレージセル用のゲート−バルク電圧をセルプログラミングングに必要な電位よりも下の電位にまで下げる電位にバイアスすることにより回避される。図9Aを参照するに、例えば、一実施形態では、バルク396は、ワード線121の両端に印加される電圧間の実質的に中心の電圧に帯電され(即ち、VBULKはVAとVBとの中間に、即ち、VBULK=(VA+VB)/2に設定される)、従って、正のゲート−バルク電圧(VGB)を半分にする。この電圧は、半分にされなければ、不揮発性ストレージセル123A(本願では、ワード線ドライバ(図示せず)に近接することにより近側ストレージセルと呼ぶ)の両端間に印加されうる。なお、バルクをVA電位(VAはVBよりも正であることを前提とする)に帯電させることはオプションでもあり、また、完全に消去されたストレージセルの列においてプログラミングが生じないが、不揮発性ストレージセル123B(遠側ストレージセル)においてワード線の端が接地されることによって、VAとVBとの差と大きさにおいて等しい負の電圧が、不揮発性ストレージセル123Bの両端間に現れることを確実にするように行われうる。従って、アニールオペレーション時にバルクを(VA+VB)/2にバイアスすることにより、均衡が達成され、セル123A及び123B間の正及び負の電位の振幅を(VA+VB)/2に設定される。これは、バルクがVA又はVBにバイアスされた場合にどちらかのストレージセルの両端間に印加されうる最悪の場合の電位の半分である。説明の便宜上、VA及びVB電位はそれぞれ20ボルトと接地であり、バルクは10ボルトにバイアスされて、10ボルトより正の又は負の電圧がストレージセル123の両端間に印加されないことを確実にし、それにより、10ボルトより実質的に大きい電位を必要とするプログラム及び消去オペレーションが不注意に発生しないことを保証する。従って、不揮発性ストレージセル123内に記憶されるデータは、アニールオペレーション時にも影響を受けないままであるので、ランタイム・アニールオペレーションが有効データを含むメモリの領域において行われることを可能にする。
アニールオペレーションが行われた後、幾つかの技術を用いて、アニーリングプロセスが成功したか否かを判定しうる。一実施形態では、例えば、アニールされた回路は、通常の使用可能状態に復元され、それにより、他のフェイル/エラー検出機構がその正常動作を保証することができる。例えば、フラッシュメモリデバイスでは、アニールされたブロックは、正常とマーク付けされて、使用可能状態に戻されうる。そのブロックが後のプログラミングで失敗する(又は、ビットエラー又は他の故障を示す)場合、かかるブロックは不良とマーク付けされることが可能であり、また、更なるアニールのための候補としてマーク付けされうる。別個のフラグ(又はカウンタ)を設けて、ブロックが以前にアニールされたことが(又は、全体で又は最後の故障検出から何回のアニールオペレーションが行われたかが)示されうる。こうすれば、ブロックがアニールの後(又は、アニールオペレーションが閾値回数分行われた後)にフェイルすると、かかるブロックは永久的に不良とマーク付けされて、更なるアニールの試みが阻止されうる。なお、この点について、アニールオペレーションは、(例えば、ビットエラー又は他の欠点によって)不良としてマーク付けされたブロックに全般的に行われ、ブロックが修復されるべきかどうかが判定されうる。或いは、アニールオペレーションは、特定のブロックでは省略されてもよく(例えば、ランタイム時にマーク付けされたのではなく工場において不良とマーク付けされたブロック、別個の情報フィールドを設けて、この区別を可能にしうる)、というのは、このような判定はより規模の大きい試験の結果によるものだからである。その一方で、アニールは、「不良」のブロック又はページを修復する試みとして工場での試験の後に用いてもよい。
図10、図11A、及び図11Bは、図1乃至図9の原理及び実施形態に従うアニーリング回路の特定の実施形態を示す。より具体的には、図10の実施形態では、ワード線121は、ワード線ドライバ401を介してアクセスされ、また、不揮発性ストレージセル123(例えば、フラッシュメモリセル又はSONOSメモリセル)内の損傷した絶縁体をアニールする加熱素子として用いられる。ワード線ドライバ401は、Mビットアドレス(Addr)に呼応して2M−1個のワード線選択信号のうちの1つの信号404(図10にはそのうちの1つの信号しか図示しない)をアサートし(即ち、本例では低くし)、それにより、ワード線ドライバトランジスタ405をオンにし、ワード線放電トランジスタ406をオフにするデコーダ403を含む。このオペレーションにより、オペレーション選択信号412(即ち、アニールオペレーション、書込みオペレーション、又は読出しオペレーションが行われるかに応じて個別にアサートされるEN_ANNEAL、EN_WRITE、EN_READ)に呼応して電源スイッチ411により選択される電圧(VWL_ANNEAL、VWL_WR、又はVWL_RD)が、トランジスタ405を介してワード線121に印加され、選択されたオペレーションが可能にされる。具体的に、アニールオペレーション時には、EN_ANNEALがアサートされてアニール電圧(VWL_ANNEAL)がワード線121に印加され、また、接地−パストランジスタ243がオンにされ、それにより、アニーリング電流(IANNEAL)がワード線121を流れ、かかるワード線121が加熱される。なお、別の実施形態では、書込み電圧(VWL_WR)又は読出し電圧(VWL_RD)がアニーリング電圧として十分でありうるので、電源スイッチ411への別個のアニール電圧入力が省略されうる。さらに、アニール電圧(又は、電源スイッチ411に供給される任意の電圧)は、上述したようにオンチップで生成されても、オフチップ源から供給されてもよい。さらに、別の実施形態では、他のオンチップ構造(例えば、ビット線又は専用加熱素子)を加熱素子として用いてもよい。
なお、本願において開示した様々な回路は、コンピュータ支援型設計ツールを用いて記述され、また、その動作、レジスタ転送、ロジックコンポーネント、トランジスタ、レイアウト形状、及び/又は他の特徴に関して様々なコンピュータ可読媒体において具現化されるデータ及び/又は命令として表現(又は表示)されうる。そのような回路表現が組み込まれうるファイル及び他のオブジェクトには、次に限定しないが、C、ヴェリログ(Verilog)、及びVHDLといった動作(behavioral)言語をサポートするフォーマット、RTLといったレジスタレベルの記述言語をサポートするフォーマット、及び、GDSII、GDSIII、GDSIV、CIF、MEBESといった形状記述言語をサポートするフォーマット、及び任意の他の好適なフォーマット及び言語が含まれる。そのようなフォーマット化されたデータ及び/又は命令がその中に具現化されるコンピュータ可読媒体には、次に限定しないが、様々な形式の不揮発性記憶媒体(例えば、光、磁気、又は半導体記憶媒体)、及び、そのようなフォーマット化されたデータ及び/又は命令を、ワイヤレス、光、又は、有線の信号伝達媒体又は任意のそれらの組合せを介して転送するために用いられうる搬送波が挙げられる。そのようなフォーマット化されたデータ及び/又は命令の搬送波による転送の例には、次に限定しないが、1以上のデータ転送プロトコル(例えば、HTTP、FTP、SMTP等)によるインターネット及び/又は他のコンピュータネットワークを介する転送(アップロード、ダウンロード、電子メール等)が挙げられる。
Claims (35)
- 使用に応じた性能劣化を示す複数の構造と、
前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路と、
を備える集積回路(IC)デバイス。 - 基板をさらに備え、
性能劣化を示す前記複数の構造は、前記基板内に少なくとも部分的に形成される複数の電界効果トランジスタにおける複数の絶縁素子を含む、請求項1に記載の集積回路デバイス。 - 前記複数のトランジスタは、前記複数の絶縁素子により前記基板から隔離される各々の電荷蓄積素子を含む、請求項2に記載の集積回路デバイス。
- 前記複数の絶縁素子は、フラッシュメモリセル内の複数の酸化物を含む、請求項2に記載の集積回路デバイス。
- 前記複数の構造は、複数のフラッシュメモリセルを含む、請求項1に記載の集積回路デバイス。
- 前記加熱回路は、
加熱素子と、
前記加熱素子内を電流が流れることを切替え可能に有効にする電源供給回路と、
を含む、請求項1に記載の集積回路デバイス。 - 前記複数の構造は、複数のフラッシュメモリセルを含み、
前記加熱素子は、前記複数のフラッシュメモリセルの各フラッシュメモリセル用の制御ゲートを形成するワード線を含む、請求項6に記載の集積回路デバイス。 - 前記電源供給回路は、
前記ワード線の第1の端を第1の電圧ノードに切替え可能に結合する第1のスイッチ素子と、
前記ワード線の第2の端を第2の電圧ノードに切替え可能に結合する第2のスイッチ素子と、
を含み、
前記第1の電圧ノードは、デバイスオペレーション時、電流が第1の方向において前記ワード線を通り流れて該ワード線の温度を上昇させるように前記第2の電圧ノードより高い電位にある、請求項7に記載の集積回路デバイス。 - 前記ワード線が前記第1の電圧ノードと前記第2の電圧ノードとの間で切替え可能に結合される間隔における、前記複数のフラッシュメモリセル内に記憶されたデータの損失を阻止する電圧レベルに、前記集積回路デバイスのバルク基板をバイアスする回路をさらに備える、請求項8に記載の集積回路デバイス。
- 前記電源供給回路は、
前記ワード線の前記第1の端を前記第2の電圧ノードに切替え可能に結合する第3のスイッチ素子と、
前記ワード線の前記第2の端を前記第1の電圧ノードに切替え可能に結合する第4のスイッチ素子と、
を含み、
電流が、前記第1の方向とは反対の方向において前記ワード線を通り流れることを有効にする、請求項8に記載の集積回路デバイス。 - 前記第1のスイッチ素子及び前記第2のスイッチ素子を、第1の間隔時に伝導状態に切替え、第2の間隔時に非伝導状態に切替える制御回路をさらに備え、
前記制御回路はさらに、前記第3のスイッチ素子及び前記第4のスイッチ素子を、前記第1の間隔時に非伝導状態に切替え、前記第2の間隔時に伝導状態に切替える、請求項8に記載の集積回路デバイス。 - 前記複数の構造は、複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されるワード線を含む、請求項5に記載の集積回路デバイス。 - 前記複数の構造は、ストレージアレイ内の複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されて、前記複数のストレージセルと前記ストレージアレイの外部にある回路との間のデータ転送を可能にするビット線を含む、請求項5に記載の集積回路デバイス。 - 前記複数の構造は、複数のトランジスタを含み、
前記加熱素子は、選択された時間において前記複数のトランジスタを加熱する専用の伝導素子を含む、請求項5に記載の集積回路デバイス。 - 第1の間隔時に前記加熱回路が前記複数の構造を加熱することを有効にし、第2の間隔時に前記加熱回路が前記複数の構造を加熱することを無効にする制御回路をさらに備える、請求項1に記載の集積回路デバイス。
- 前記制御回路は、前記加熱回路に温度制御信号を出力して、前記複数の構造が加熱される温度を制御する、請求項15に記載の集積回路デバイス。
- 前記加熱回路は、前記複数の構造が加熱される温度を示す信号を生成する感温素子を含み、
前記制御構造は、前記温度を示す信号が、所望の温度より上又は下の温度を示すことに応じて前記温度制御信号を調整する回路を含む、請求項16に記載の集積回路デバイス。 - 前記制御回路は、所望の温度を示す設定点値を受信し、
前記制御回路は、前記温度制御信号を、前記設定点値に少なくとも部分的に基づいて生成する、請求項16に記載の集積回路デバイス。 - トリガリング閾値に到達したか否かを判定し、前記トリガリング閾値に到達したことを判定したことに呼応して前記加熱回路が前記複数の構造を加熱することを有効にする制御回路をさらに備える、請求項1に記載の集積回路デバイス。
- 使用に応じた性能劣化を示す複数の構造を有する集積回路デバイス内のオペレーション方法であって、
前記集積回路デバイスと一体に形成された加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階を含む方法。 - 加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ワード線の第1の端及び第2の端を、第1の電圧ノード及び第2の電圧ノードに切替え可能に結合して、電流が前記ワード線を通り流れて該ワード線の温度を上昇させることを有効にする段階を含み、
前記ワード線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルの制御ゲートを形成する、請求項20に記載の方法。 - 加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ビット線の第1の端及び第2の端を、第1の電流ノード及び第2の電流ノードに切替え可能に結合して、電流が前記ビット線を通り流れて該ビット線の温度を上昇させることを有効にする段階を含み、
前記ビット線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルへのアクセスを与える、請求項20に記載の方法。 - 加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、設定点値に応じて前記温度を制御する段階を含む、請求項20に記載の方法。
- 加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、
前記温度の指示を受信する段階と、
前記温度の前記指示が所望の温度より上又は下の温度を示すことに応じて前記加熱素子への電源供給を調整する段階と、
を含む、請求項20に記載の方法。 - 加熱素子に電力を供給する段階は、閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項20に記載の方法。
- 閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、所定の時間量が経過したことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項25に記載の方法。
- 閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイス内で性能を劣化させるオペレーションが所定回数行われたことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項25に記載の方法。
- 加熱素子に電力を供給する段階は、性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項20に記載の方法。
- 性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージアレイにおける閾値数のビットエラーを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項28に記載の方法。
- 性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージセルにおいてデータをプログラムするために必要なプログラムオペレーションの回数が所定の閾値を超えたことを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項28に記載の方法。
- 加熱素子に電力を供給する段階は、前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項20に記載の方法。
- 前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイスの選択された複数の不揮発性ストレージセル内で消去オペレーションを実行するコマンドに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項31に記載の方法。
- 前記加熱素子に電力を供給する間に、前記集積回路デバイスの複数の不揮発性ストレージセルに記憶されたデータの損失を阻止する電圧に前記集積回路デバイスのバルク基板をバイアスする段階をさらに含み、
前記複数の不揮発性ストレージセルは、前記加熱素子により加熱される前記複数の構造を構成する、請求項20に記載の方法。 - 使用に応じた性能劣化を示す複数の構造と、
前記劣化を反転する温度に前記複数の構造を加熱する手段と、
を備える集積回路デバイス。 - 1以上のコンピュータ可読媒体を含む製品であって、
前記コンピュータ可読媒体は、その内部で具現化され、集積回路デバイスの物理的な実装を記述する情報を有し、
前記情報は、前記集積回路デバイスと一体に形成され、使用に応じた性能劣化を示す複数の構造と、前記集積回路デバイスと一体に形成され、前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路との記述を含む、製品。
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