JP4873562B2 - 半導体装置及びｉｃカード - Google Patents

Description

本発明は、半導体装置及びＩＣカードに係り、特に昇圧電圧を発生するチャージポンプ回路を有するＩＣカード用マイコンとされる半導体装置に適用して有効な技術に関する。

電気的に書込み及び消去が可能にされるＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモリは、複数の不揮発性メモリセルを有している。不揮発性メモリでは、書込み動作や消去動作時において、選択された不揮発性メモリセルに所定の高電圧を印加する必要があり、例えば入力電圧を昇圧するチャージポンプ回路を用いて上記高電圧を発生させている。

特許文献１には、昇圧電位ＶＰＰが所定の基準電位に到達する時間をシステムクロックＣＬＫＳによって計測することで、昇圧電位ＶＰＰの上昇時の波形の時定数をモニタし、ＲＯＭに予め記録されている時間より計測時間が短いときは、クロックφの振幅を小さくしてチャージポンプ回路の駆動力を調整する技術が開示されている。特許文献２には、分圧抵抗器の各相互接続ノードと昇圧電圧の出力ノードとの間にアナログスイッチを設け、昇圧開始から計数した計時用クロックパルスの計数値が増すに従って、接地ノードに近い側の相互接続ノードから順にアナログスイッチを選択的に導通させ、昇圧電圧の目標値を階段状に上昇させる技術が開示されている。

特開２００５−１１７７７３号公報 特開２００３−３３９１５６号公報

本発明者は、不揮発性メモリでの書込み動作や消去動作時に動作選択された不揮発性メモリセルの数に応じて負荷が異なってしまい、チャージポンプ回路の昇圧動作による電源電圧から所望の昇圧電圧に至るまでの時間（以下、昇圧時間という）が変動してしまうことを見出した。即ち、昇圧時間は、負荷が重いときは長くなり、負荷が軽いときは短くなってしまう。昇圧時間が負荷に応じて変動してしまうと、不揮発性メモリセルに対して昇圧電圧を十分な時間印加できずにデータを完全に書込むことができない場合や、過度な時間印加してしまい不揮発性メモリセルの劣化を促進してしまう場合が考えられる。

特許文献１では、昇圧電位ＶＰＰが所定の基準電位に到達する時間が、予め記録されている時間より短いときにクロックφの振幅を小さくするので、チャージポンプ回路の昇圧能力を小さくできる。これにより、負荷が軽いときに昇圧時間が短くなってしまうことを回避できるものの、負荷が重いときに昇圧時間が長くなってしまう事態については何ら考慮されていない。特許文献２では、計数用クロックパルスの計数値に従い、昇圧電圧の目標値を階段状に上昇させているから、昇圧電圧の立ち上がり時のオーバーシュートを抑えることができるものの、負荷の相違により昇圧時間が変動してしまう事態については何ら考慮されていない。

本発明の目的は、負荷の軽重に係らず、昇圧時間を安定させることができる半導体装置及びＩＣカードを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

即ち、チャージポンプ回路による昇圧動作をフィードバック制御する制御回路は、所定時間内に昇圧電圧が一度も目的電圧に到達しないときには、所定時間後にチャージポンプ回路の昇圧能力を高くして目的電圧を更新し、所定時間内に昇圧電圧が一旦目的電圧に到達したときには、所定時間後に昇圧能力を変更せずに目的電圧を更新する。これにより、チャージポンプ回路は、負荷が重い場合に昇圧能力が高くされることになるから、目的電圧に到達するまでの昇圧時間を短くでき、負荷が軽い場合には所定時間までは目的電圧が更新されず、所定時間後も昇圧能力が変更されないから、昇圧時間を長くできる。その結果、負荷の軽重に係らず、昇圧時間が安定することになる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、負荷の軽重に係らず、昇圧時間を安定させることができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置は、チャージポンプ回路（３１）と、判定回路（３２）と、制御回路（３３）と、を有する。チャージポンプ回路は、入力電圧（Ｖｃｃ）を昇圧する。判定回路は、前記チャージポンプ回路から出力される昇圧電圧（Ｖｐｐ）が目的電圧（ＶｐｐＡ，ＶｐｐＢ）に到達したか否かを判定する。制御回路は、前記判定回路の判定結果に基づいて、前記チャージポンプ回路による昇圧動作をフィードバック制御する。前記制御回路は、所定時間内に前記昇圧電圧が一度も前記目的電圧に到達しないときには、前記所定時間後に前記チャージポンプ回路の昇圧能力を高くして前記目的電圧を更新し、前記所定時間内に前記昇圧電圧が一旦前記目的電圧に到達したときには、前記所定時間後に昇圧能力を変更せずに前記目的電圧を更新する。

上記より、所定時間にそのときの目的電圧に到達したか否かにより、所定時間の区切りでチャージポンプ回路の昇圧能力を増減するから、そのときの負荷に軽重何れの差があっても、最終的な目的電圧に達するまでに要する昇圧動作時間を略一定に制御することができる。

具体的な一つの形態として、前記チャージポンプ回路は、クロック信号（φ，／φ）に同期して昇圧動作を行い、前記制御回路は、前記クロック信号の周波数を高くして、前記チャージポンプ回路の昇圧能力を高くする。上記より、制御回路によるフィードバック制御は、クロック信号の周波数を制御することで可能とされる。

別の形態として、前記判定回路は、前記所定時間を設定するためのタイミング信号（ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣ）を発生するタイミング発生回路（３５）を有する。上記より、チャージポンプ回路の昇圧能力を高くして目的電圧を更新するタイミングや、昇圧能力を変更せずに目的電圧を更新するタイミングを、タイミング信号のレベル変化等により容易に設定できる。

更に別の形態として、前記目的電圧は、前記制御回路により更新される毎に高くされる。上記より、目的電圧が所定時間の区切りで高くなって最終的な目的電圧に至ることになるから、昇圧電圧が最終的な目的電圧に達するまでフィードバック制御を繰返すことができる。

更に別の形態として、前記制御回路は、クロック発生回路（４１）と、クロック切替制御回路（４２）と、第１ロジック回路（４３）と、第２ロジック回路（４４）とを有する。クロック発生回路は、周波数の異なる複数のクロック信号（ＢＣＬＫａ，ＢＣＬＫｂ）を発生する。クロック切替制御回路は、前記タイミング信号を受けて、前記判定回路の判定結果に基づいて前記複数のクロック信号のうちいずれかを選択するためのクロック切替信号（ＳＥＬＣＫ）を出力する。第１ロジック回路は、前記クロック切替信号を受けて、前記複数のクロック信号のうちいずれかを出力する。第２ロジック回路は、前記第１ロジック回路から出力されたクロック信号を受けて、前記判定結果に基づいて前記クロック信号を相補なクロック信号（φ，／φ）に変換し、前記相補なクロック信号を前記チャージポンプ回路に供給する。上記より、所定時間に昇圧電圧が目的電圧に到達しないとの判定結果を受けたとき、第１ロジック回路が周波数の高いクロック信号を第２ロジック回路に出力し、第２ロジック回路が周波数の高い相補なクロック信号をチャージポンプ回路に供給する。その結果、所定時間後にチャージポンプ回路の昇圧能力が高くされ、更新された目的電圧に至るまでの昇圧時間を短くできる。一方、所定時間に昇圧電圧が目的電圧に到達したとの判定結果を受けたとき、第１ロジック回路が現状と同じ周波数のクロック信号を第２ロジック回路に出力し、第２ロジック回路が周波数の同じ相補なクロック信号をチャージポンプ回路に供給する。その結果、所定時間後にチャージポンプ回路の昇圧能力が変更されず、更新された目的電圧に至るまでの昇圧時間を長くできる。これにより、判定結果に基づいたフィードバック制御が可能とされる。

更に別の形態として、前記チャージポンプ回路の昇圧能力が高くされたときに供給されるクロック信号の周波数は、前記昇圧能力が高くされたときの昇圧動作に伴うピーク電流（Ｉβ）が、前記昇圧能力を高くする前でのピーク電流（Ｉα）以下とされる周波数である。上記より、昇圧動作の途中でクロック信号の周波数が高くされても、昇圧動作の途中でパワーオンリセット等によって昇圧動作が中断されることがない。

〔２〕本発明の代表的な実施の形態に係るＩＣカードは、カード基板（２）と、前記カード基板に搭載され、ＩＣカード用マイコンとされる上記した半導体装置（３）と、を有する。これにより、負荷の軽重に係らず、昇圧時間が安定したＩＣカードを提供できる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

《ＩＣカード》
図２には、本発明に係る半導体装置を搭載したＩＣカードが例示される。ＩＣカード１は、プラスチック等で形成されたカード基板２に、ＩＣカード用マイコンとされる半導体装置（ＬＳＩ）３と、非接触インターフェース用のアンテナコイル４と、接触インターフェース用の接触端子５等を搭載したものである。半導体装置３は、アンテナコイル端子６ａ，６ｂを介してアンテナコイル４と接続されており、アンテナコイル４から非接触で情報の入出力を行い、接触インターフェース端子７を介して接触端子５と接続されており、接触して外部からの情報の入出力を行う。

図３には、ＩＣカード用マイコンとされる半導体装置の概略構成が例示される。半導体装置３は、アンテナコイル端子６ａ，６ｂに接続された変復調回路（ＲＦ）８と、接触インターフェース端子７に接続された接触インターフェース回路（接触ＩＦ）９と、不揮発性メモリ１０等を備え、これらは内部バス１１によって相互に接続されている。更に、半導体装置３は、電源回路１２と、内部バス１１を介して接続されたランダム・アクセス・メモリ（ＲＡＭ）１３と、リード・オンリ・メモリ（ＲＯＭ）１４と、ＣＰＵ１５と、暗号コプロセッサ１６等を備えている。ＲＦ８は、アンテナコイル４が所定の電波を横切ることで生じる誘導電流を動作電源として電源電圧Ｖｃｃを出力し、さらにアンテナコイル４から取込まれた信号から半導体装置３内部で処理されるデータを得ると共に、半導体装置３からの出力データを変調してアンテナコイル４に供給する。上記電源回路１２は、例えば接触端子７を用いて接触ＩＦ９を介して外部からの情報の入出力を行うとき等に、半導体装置３内の上記各回路に電源電圧Ｖｃｃを発生する。ＲＡＭ１３は、ＣＰＵ１５のワーク領域やデータの一時記憶領域とされる。ＲＯＭ１４は、ＣＰＵ１５が実行する動作プログラムを格納する。暗号コプロセッサ１６は、ＣＰＵ１５の演算を補助して高速処理を行う暗号・認証専用の演算回路とされる。不揮発性メモリ１０は、特に制限されないが、単結晶シリコン等の１個の半導体基板に、相補型ＭＯＳ集積回路製造技術によって形成されており、例えばエレクトリカリ・イレーザブル・プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）であって、ＣＰＵ１５等による演算処理で利用されるデータを格納する。

《不揮発性メモリ》
図４には、不揮発性メモリの回路構成が概略的に例示されている。不揮発性メモリ１０は、メモリアレイ（ＭＡＲＹ）１１を有する。メモリアレイ１１は、行方向に図中の点線で囲む領域に対応する複数のウェル領域ＷＥＬ０〜ＷＥＬｎに分割され、マトリクス配置された複数個の不揮発性メモリセル（ＭＣ）１２とスイッチトランジスタ（ＳＷＴｒ）１３とを有する。不揮発性メモリセル１２は、ＭＯＮＯＳ構造のゲートを備えたトランジスタである。スイッチトランジスタ１３は、Ｎ型のＭＯＳトランジスタ（以下、ｎＭＯＳという）である。各ウェル領域ＷＥＬ０〜ＷＥＬｎでは、代表的に各々１本の共通ワード線ＭＧ０〜ＭＧｎ，ＣＧ０〜ＣＧｎに対して８個の不揮発性メモリセル１２とスイッチトランジスタ１３が配置されている。共通ワード線ＭＧ０〜ＭＧｎは、不揮発性メモリセル１２のメモリゲートに接続されている。共通ワード線ＣＧ０〜ＣＧｎは、スイッチトランジスタ１３のコントロールゲートに接続されている。同一列に配置された不揮発性メモリセル１２のドレイン電極は、スイッチトランジスタ１３を介して対応するビット線ｂ０〜ｂ７に接続される。同一列に配置された不揮発性メモリセル１２のソース電極は、対応するソース線Ｓ０〜Ｓ７に接続される。

共通ワード線ＭＧ０〜ＭＧｎ，ＣＧ０〜ＣＧｎは、Ｘアドレスデコーダ（ＸＤＥＣ）１４のデコード出力に従ってワードドライバ回路（ＷＤＲＶ）１５で駆動される。ウェル領域ＷＥＬ０〜ＷＥＬｎには、ウェル電圧Ｗｅｌｌとされるバイトセレクト信号ＢＹＳが入力され、ウェルデコーダ（ＷＤＥＣ）１６によって制御される。各ビット線ｂ０〜ｂ７及びソース線Ｓ０〜Ｓ７の電圧は、ラッチ回路（ＬＡＴＣＨ）１７のラッチデータによって制御される。また、ラッチ回路１７にはカラムスイッチ回路（ＣＳＷ）１８が接続される。カラムスイッチ回路１８は、Ｙアドレスデコーダ（ＹＤＥＣ）１９のデコード出力に従って、各ビット線ｂ０〜ｂ７とラッチ回路１７との間で書込みデータ又は読み出しデータを入出力可能にする。センスアンプ（ＳＥＡＭＰ）２０は、読み出し対象となる不揮発性メモリセル１２のドレインとソース間に電流が流れたか否かを検出する。電源回路（ＶＧＥＮ）３０は、詳細は後述するが、書込み動作及び消去動作のための高電圧を生成して上記ワードドライバ回路１５、ウェルデコーダ１６及びラッチ回路１７に供給する。

制御回路（ＣＮＴ）２１は、アドレスバス（ＡＤＢＵＳ）に接続されたアドレス入力端子２２と、データバス（ＤＡＴＡＢＵＳ）に接続されたデータ入出力端子２３と、アクセス制御信号（ＡＣＮＴＳ）が入力されるアクセス制御端子２４とを有している。アドレス入力端子２２から入力されたアドレス信号のうち、ワード線ＭＧ０〜ＭＧｎ，ＣＧ０〜ＣＧｎの選択に用いられるＸアドレス信号は、Ｘアドレスデコーダ１４に供給され、ビット線ｂ０〜ｂ７及びソース線Ｓ０〜Ｓ７の選択に用いられるＹアドレス信号は、ウェルデコーダ１６とＹアドレスデコーダ１９に供給される。データ入出力端子２３から入力された書込みデータは、ラッチ回路１７に与えられ、不揮発性メモリセル１２からの読み出しデータは、センスアンプ２０を介してデータ入出力端子２３から出力される。不揮発性メモリ１０での消去動作、書込み動作及び読み出し動作は、アクセス制御端子２４に供給されるアクセス制御信号によって指示される。また、図から明らかなように、不揮発性メモリ１０における消去動作、書込み動作の最小単位は、ウェル単位の８ビット、即ちバイト単位とされる。

図５には、不揮発性メモリに対して消去動作、書込み動作及び読み出し動作を行う場合での電圧印加形態が例示される。ここでは代表的にウェル領域ＷＥＬ０，ＷＥＬ１を示し、説明の便宜上、バイト単位とされるウェル領域ＷＥＬ０，ＷＥＬ１の１ビットだけを例示している。まず、消去動作において印加される消去電圧及び消去阻止電圧について説明する。消去対象とされるウェル領域ＷＥＬ０には消去電圧として１．５Ｖのウェル電圧Ｗｅｌｌ、消去非対象とされるウェル領域ＷＥＬ１には消去阻止電圧として−８．５Ｖのウェル電圧Ｗｅｌｌがそれぞれ印加される。消去非対象とされる不揮発性メモリセルに接続されたワード線ＭＧ０には消去阻止電圧として１．５Ｖのメモリゲート電圧が印加される。この不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ０から０Ｖが印加され、ＯＦＦ状態とされる。また、消去対象とされる不揮発性メモリセルに接続されたワード線ＭＧ１には消去電圧として−８．５Ｖのメモリゲート電圧が印加される。この不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ１から１．５Ｖが印加され、ＯＮ状態とされる。さらに、全てのビット線ｂ及びソース線Ｓは１．５Ｖにされる。

これにより、図中実線で囲まれた領域Ａにおける不揮発性メモリセルが消去対象とされ、不図示の電荷蓄積性絶縁膜に捕獲されている電子を放出するために必要とされる電界が形成される。その結果、消去対象とされる不揮発性メモリセルの保持していた情報が消去される。消去非対象とされる他の不揮発性メモリセルでは、上記電界が形成されず、保持していた情報は消去されない。

次に、書込み動作において印加される書込み電圧及び書込み阻止電圧について説明する。全てのウェル領域ＷＥＬ０，ＷＥＬ１には書込み電圧として−１０．５Ｖのウェル電圧Ｗｅｌｌが印加される。書込み非対象とされる不揮発性メモリセルに接続されたワード線ＭＧ０には書込み阻止電圧として−１０．５Ｖのメモリゲート電圧が印加される。この不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ０から０Ｖが印加され、ＯＦＦ状態とされる。また、書込み対象とされる不揮発性メモリセルに接続されたワード線ＭＧ１には書込み電圧として１．５Ｖのメモリゲート電圧が印加される。この不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ１から１．５Ｖが印加され、ＯＮ状態とされる。さらに、書込み対象とされる不揮発性メモリセルに接続されたソース線Ｓには書込み電圧として−１０．５Ｖが印加され、それ以外のソース線Ｓには書込み阻止電圧として１．５Ｖが印加される。

これにより、領域Ａにおける不揮発性メモリセルが書込み対象とされ、電荷蓄積性絶縁膜に電子を捕獲させるために必要な電界が形成される。その結果、この不揮発性メモリセルに情報を書込むことができる。一方、書込み非対象とされる他の不揮発性メモリセルでは、上記電界が形成されず、情報が書込まれない。

次に、読み出し動作における電圧印加状態について説明する。全てのウェル領域ＷＥＬ０，ＷＥＬ１には０Ｖが印加される。全てのソース線Ｓ、ワード線ＭＧ０，ＭＧ１には０Ｖが印加される。読み出し非対象とされる不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ０から０Ｖが印加され、ＯＦＦ状態とされる。読み出し対象とされる不揮発性メモリセルに接続されたスイッチトランジスタのゲートには、ワード線ＣＧ１から１．５Ｖが印加され、ＯＮ状態とされる。そして、このスイッチトランジスタに接続されたビット線ｂには、センスアンプ２０を介して１．０Ｖの読み出し用電圧が印加される。読み出し非対象とされるウェル領域ＷＥＬ１のビット線ｂは０Ｖにされる。その結果、読み出し対象とされる不揮発性メモリセルでは、閾値電圧の正負により電流の有無が生じる。センスアンプ２０は、電流の有無により記憶情報の１／０を判定する。

ここで、ワード線、ビット線及びソース線に印加される電圧、ウェル電圧Ｗｅｌｌは、それぞれ上記したワードドライバ１５、ラッチ回路１７、ウェルデコーダ１６に供給される昇圧電圧Ｖｐｐに基づいている。このため、電源回路３０から見た負荷は、消去動作時や書込み動作時での動作選択された不揮発性メモリセル１２の数、即ち選択バイト数によって異なることになる。具体的には、消去動作時では、選択バイト数が多いほど−８．５Ｖのウェル電圧Ｗｅｌｌを印加すべきバイト数が減るので、負荷が軽くなる。書込み動作では、選択バイト数が多いほど−１０．５Ｖの電圧を印加すべきソース線Ｓの数が増えるので、負荷が重くなる。そして、不揮発性メモリ１０では、動作選択された不揮発性メモリセル１２に昇圧電圧Ｖｐｐを印加するとき、印加時間が短くてデータを完全に書込むことができないことや、印加時間が長くて劣化が促進してしまうことがないような最適な印加時間（例えば１ｍｓ）が定められている。また、最適な印加時間を含む書込み動作や消去動作に要する時間は、ユーザの要求に応えるために、ある程度短くしなければならない。このような制約の中で最適な印加時間を確保するには、電源回路３０において、例えば電源電圧Ｖｃｃを昇圧し、書込み動作や消去動作時に要求される高電圧（以下、最終目標電圧Ｖｐｐαという）を発生させるまでの昇圧動作時間が、負荷の軽重に係らず略一定（例えば２００μｓ）となるような制御を行う必要がある。

《電源回路》
図１には、電源回路の回路構成が例示される。電源回路３０は、例えば書込み動作や消去動作時に負荷Ｂに要求される最終目標電圧Ｖｐｐαを発生させる回路であって、チャージポンプ回路３１と、判定回路３２と、制御回路３３とを有する。負荷Ｂは、ここでは動作選択された不揮発性メモリセル１２の数に対応しているものとする。チャージポンプ回路３１は、図６に例示するように、電源電圧Ｖｃｃを昇圧し、昇圧電圧Ｖｐｐを発生する回路であって、電源ノードと出力ノード間に各ノードＮ１〜Ｎ５を介して直列接続された複数のｎＭＯＳと、複数のキャパシタとを有する。ｎＭＯＳは、電源ノードから出力ノードに向かう方向が順方向になるように接続される。複数のキャパシタは、一端が各ノードＮ１〜Ｎ５に接続され、他端から相補なクロック信号φ，／φを受けるように接続されている。ここでは、一端がノードＮ１，Ｎ３に接続されたキャパシタは、その他端にクロック信号φを受け、一端がノードＮ２，Ｎ４，Ｎ５に接続されたキャパシタは、その他端にクロック信号／φを受ける。このように、チャージポンプ回路３１では、相補なクロック信号φ，／φを受けることで、キャパシタの電荷がｎＭＯＳを経由して出力ノード側のキャパシタに次々に移動する昇圧動作によって、電源電圧Ｖｃｃが昇圧される。そして、出力ノードからは昇圧電圧Ｖｐｐが出力される。即ち、このチャージポンプ回路３１は、クロック信号φ，／φに同期して昇圧動作を行う。

判定回路３２は、チャージポンプ回路３１から出力された昇圧電圧Ｖｐｐが目的電圧に到達したか否かを判定する回路である。目的電圧とは、電源電圧Ｖｃｃより大きく、最終目標電圧Ｖｐｐα以下であり、複数設定可能とされる（詳細は後述）。判定回路３２は、分圧回路３４と、タイミング発生回路３５と、スイッチ回路３６，３７，３８と、基準電圧発生回路３９と、コンパレータ４０等を備える。分圧回路３４は、分圧抵抗Ｒ１〜Ｒ４を有しており、昇圧電圧Ｖｐｐを受けて分圧し、複数の分圧電圧ＤＩＶａ，ＤＩＶｂ，ＤＩＶｃを生成する。タイミング発生回路３５は、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣと、後述する信号ＦＴを発生する。スイッチ回路３６〜３８は、例えばＰ型のＭＯＳトランジスタ（以下、ｐＭＯＳという）であって、そのゲートにタイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣを受け、ローレベルでＯＮ状態とされ、ハイレベルでＯＦＦ状態とされる。分圧電圧ＤＩＶａ，ＤＩＶｂ，ＤＩＶｃは、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣによってＯＮ状態とされたスイッチ回路３６〜３８を介して分圧電圧ＤＩＶとしてコンパレータ４０に入力される。つまり、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣは、分圧電圧ＤＩＶａ，ＤＩＶｂ，ＤＩＶｃのうちいずれをコンパレータ４０の１入力にするかを選択できると共に、その選択のタイミングも設定可能とする。基準電圧発生回路３９は、基準電圧Ｖｒｅｆを発生して、コンパレータ４０に出力する。

コンパレータ４０は、入力された分圧電圧ＤＩＶと基準電圧Ｖｒｅｆを比較し、比較結果に応じて信号ＶｐｐＥＮをレベル変化させる。コンパレータ４０は、分圧電圧ＤＩＶ＞基準電圧Ｖｒｅｆであれば信号ＶｐｐＥＮをローレベルとし、分圧電圧ＤＩＶ＜基準電圧Ｖｒｅｆであればハイレベルとする。つまり、判定回路３２による判定結果は、信号ＶｐｐＥＮのレベルに反映されており、例えばローレベルであれば昇圧電圧Ｖｐｐが目的電圧に到達していることを示し、ハイレベルであれば昇圧電圧Ｖｐｐが目的電圧に到達していないことを示している。

制御回路３３は、判定回路３２の判定結果に基づいて、チャージポンプ回路３１による昇圧動作をフィードバック制御する回路であって、クロック発生回路４１と、クロック切替制御回路４２と、第１ロジック回路４３と、第２ロジック回路４４と、立下り制御回路４５等を有する。クロック発生回路４１は、周波数の異なるクロック信号ＢＣＬＫａ，ＢＣＬＫｂを発生する。周波数は、クロック信号ＢＣＬＫａ＜クロック信号ＢＣＬＫｂとされる。

クロック切替制御回路４２は、不図示のリセットセットフリップフロップ（以下、ＲＳ−ＦＦという）等を有し、判定回路３２の判定結果、即ち信号ＶｐｐＥＮをトリガーとして、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣで規定される各期間内でのクロック切替信号ＳＥＬＣＫのレベルを決定する。具体的には、クロック切替制御回路４２は、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣで規定される期間内で信号ＶｐｐＥＮがローレベルとされたら、ＲＳ−ＦＦにフラグＦＧ（不図示）をセットする。クロック切替制御回路４２は、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣのレベル変化により次の期間に移行するタイミングでフラグＦＧを判定する。この判定タイミングにおいてフラグＦＧがセットされていると、クロック切替制御回路４２は、クロック切替信号ＳＥＬＣＫのレベルを変更せずに、フラグＦＧをリセットする。一方、期間内で信号ＶｐｐＥＮが一度もローレベルにされなければ、判定タイミングにおいてＲＳ−ＦＦのフラグＦＧはリセット状態のままにされ、クロック切替制御回路４２は、クロック切替信号ＳＥＬＣＫをローレベルとする。このようにフラグＦＧは、次の期間で出力するクロック信号ＳＥＬＣＫのレベルを決定するために用いられる。その決定は、上記判定タイミングで行う。尚、最初の期間（後述する期間Ａ、図８，図９参照）では、ＲＳ−ＦＦが初期状態であるからリセット状態となっており、クロック切替制御回路４２は、ハイレベルのクロック信号ＳＥＬＣＫを出力する。

第１ロジック回路４３は、クロック切替信号ＳＥＬＣＫを受けて、クロック信号ＢＣＬＫａ，ＢＣＬＫｂのうちいずれかを出力する回路であって、入力を反転するインバータ回路４６と、２入力の論理積を採るアンドゲート回路４７，４８と、２入力の論理和を採るオアゲート回路４９とを有する。アンドゲート回路４７には、クロック切替信号ＳＥＬＣＫとクロック信号ＢＣＬＫａが入力され、クロック切替信号ＳＥＬＣＫがハイレベルであるとき、クロック信号ＢＣＬＫａをオアゲート回路４９に出力する。アンドゲート回路４８には、インバータ回路４６により反転されたクロック切替信号ＳＥＬＣＫと、クロック信号ＢＣＬＫｂが入力され、クロック切替信号ＳＥＬＣＫがローレベルであるとき、クロック信号ＢＣＬＫｂをオアゲート回路４９に出力する。オアゲート回路４９は、クロック信号ＢＣＬＫａ，ＢＣＬＫｂのいずれかであるクロック信号ＣＬＫを第２ロジック回路４４に出力する。

第２ロジック回路４４は、クロック信号ＣＬＫを受けて、信号ＶｐｐＥＮのレベルに基づいてクロック信号ＣＬＫを相補なクロック信号φ，／φに変換し、相補なクロック信号φ，／φをチャージポンプ回路３１に供給する回路であって、２入力の論理積を採ってその出力を否定するナンド回路５０と、インバータ回路５１，５２，５３とを有する。ナンド回路５０には、クロック信号ＣＬＫと信号ＶｐｐＥＮが入力され、信号ＶｐｐＥＮがハイレベル、即ち昇圧電圧Ｖｐｐが目的電圧に到達していなければ、クロック信号ＣＬＫを、レベルを反転させた状態で出力する。ナンド回路５０からの出力は、１段のインバータ５１により反転されてクロック信号φとなり、２段のインバータ５２，５３によりクロック信号／φとなる。そして、相補なクロック信号φ，／φは、チャージポンプ回路３１のキャパシタ（図６参照）に供給される。その結果、チャージポンプ回路３１による昇圧動作が開始される。一方、信号ＶｐｐＥＮがローレベル、即ち昇圧電圧Ｖｐｐが目的電圧に到達しているならば、ナンド回路５０は、クロック信号ＣＬＫを固定した状態で出力する。その結果、クロック信号φ，／φが固定値とされ、チャージポンプ回路３１による昇圧動作は停止される。立下り制御回路４５は、ｎＭＯＳ等を有し、タイミング発生回路３５からの信号ＦＴを受けて、信号ＦＴがハイレベルであればｎＭＯＳがＯＮ状態とされることで、昇圧電圧Ｖｐｐを例えば電源電圧Ｖｃｃまで短時間で立下げる。

要するに、制御回路３３は、信号ＶｐｐＥＮのレベルに応じてクロック信号φ，／φを制御することにより、チャージポンプ回路３１による昇圧動作をフィードバック制御できる。チャージポンプ回路３１の昇圧能力は、クロック信号φ，／φの周波数に依存するから、クロック信号ＢＣＬＫａ，ＢＣＬＫｂのうちいずれに基づいたクロック信号φ，／φが供給されるかによって、昇圧能力が増減されることになる。

次に、説明の便宜上、図７を用いて比較例とされる電源回路の回路構成について説明する。ここでは図１に例示した電源回路３０と同一機能等を有する箇所については同一符号等を付し、説明を適宜省略する。電源回路６０は、チャージポンプ回路３１と、判定回路３２Ａと、制御回路３３Ａ等を有する。判定回路３２Ａは、上記判定回路３２と比べると、上記タイミング発生回路３５とスイッチ回路３６〜３８がなく、分圧回路３４Ａは１種類の分圧電圧ＤＩＶしか生成できない構成とされる。さらに、制御回路３３Ａは、上記制御回路３３と比べると、上記クロック切替制御回路４２と第１ロジック回路４３がなく、クロック発生回路４１Ａは１種類のクロック信号ＣＬＫしか発生できない構成とされる。従って、電源回路６０では、分圧電圧ＤＩＶ＜基準電圧Ｖｒｅｆであればクロック信号φ，／φをチャージポンプ回路３１に供給して昇圧動作を開始させ、分圧電圧ＤＩＶ＞基準電圧Ｖｒｅｆであればクロック信号φ，／φを固定値として昇圧動作を停止させる。これにより、電源回路６０は、昇圧電圧Ｖｐｐが目的電圧、ここではＶｒｅｆ・（Ｒ１＋Ｒ２）／Ｒ２に到達するまで常に昇圧動作を行い、到達後は目的電圧を維持するようにフィードバック制御を行う。

《負荷の軽重に応じた電源回路の動作》
図８，図９を用いて、本実施形態に係る電源回路による負荷の軽重に応じた動作について詳細に説明する。図８には、負荷が軽い場合に電源回路から出力される昇圧電圧の波形が例示されている。図中、横軸を時間Ｔｉｍｅ、縦軸を昇圧電圧Ｖｐｐとし、電源回路３０による昇圧電圧Ｖｐｐの波形を実線で示し、比較例とされる電源回路６０から出力される昇圧電圧Ｖｐｐを一点鎖線で示す。縦軸に示すＶｃｃは電源電圧とされ、ＶｐｐＡ，ＶｐｐＢは分圧回路３４により得られる目的電圧とされ、Ｖｐｐαは上記最終目標電圧とされる。横軸に示す時刻ａ，ｂは、タイミング発生回路３５からのタイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣのレベル変化時に対応している。時刻０〜ｃは、最終目標電圧Ｖｐｐαを発生させるまでの最適な昇圧動作時間（例えば２００μｓ）とされる。時刻ｃ〜ｄは、例えば書込み動作時での最終目標電圧Ｖｐｐαの上記最適な印加時間（例えば、１ｍｓ）とされ、時刻ｄ〜ｅは昇圧電圧Ｖｐｐが電源電圧Ｖｃｃに立下がるまでの時間を示している。

まず、時刻０〜ａ（期間Ａとも記す）では、タイミング信号ＴＩＭＡがローレベル、タイミング信号ＴＩＭＢ，ＴＩＭＣがハイレベルとされているので、スイッチ回路３６のみがＯＮ状態とされ、分圧電圧ＤＩＶａが分圧電圧ＤＩＶとしてコンパレータ４０に入力される。このときの目的電圧ＶｐｐＡは、基準電圧Ｖｒｅｆと分圧抵抗Ｒ１〜Ｒ４を用いて次式（１）で示される。

ＶｐｐＡ＝Ｖｒｅｆ・（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４）・・（１）
時刻０では、昇圧電圧Ｖｐｐは電源電圧Ｖｃｃであるから、ＤＩＶ電圧＜基準電圧Ｖｒｅｆとなり、コンパレータ４０は、ハイレベルの信号ＶｐｐＥＮを出力する。クロック切替制御回路４２は、上記ＲＳ−ＦＦが初期状態とされるから、ハイレベルのクロック切替信号ＳＥＬＣＫを第１ロジック回路４３に出力する。これにより、第１ロジック回路４３から出力されるクロック信号ＣＬＫは、クロック信号ＢＣＬＫａとされる。第２ロジック回路４４は、ハイレベルの信号ＶｐｐＥＮを受けて、クロック信号ＢＣＬＫａに基づく相補なクロック信号φ，／φをチャージポンプ回路３１に供給する。チャージポンプ回路３１は、上記相補なクロック信号φ，／φに同期して昇圧動作を開始するので、昇圧電圧Ｖｐｐが昇圧される。また、昇圧電圧Ｖｐｐの波形の傾きは、クロック信号φ，／φの周波数に依存するチャージポンプ回路３１の昇圧能力に対応している。

期間Ａの時刻ａ１で、昇圧電圧Ｖｐｐが目的電圧ＶｐｐＡに到達すると、分圧電圧ＤＩＶ＞基準電圧Ｖｒｅｆとなるので、コンパレータ４０は、信号ＶｐｐＥＮをローレベルとする。その結果、クロック信号φ、／φが固定値となり、チャージポンプ回路３１による昇圧動作は停止される。その後、時刻ａ１〜ａでは、負荷Ｂから電流が流れて、昇圧電圧Ｖｐｐが低下し、分圧電圧ＤＩＶ＜基準電圧Ｖｒｅｆとなる。そして再び、信号ＶｐｐＥＮがコンパレータ４０によりハイレベルにされ、昇圧動作が再開される。このようなフィードバック制御により、昇圧電圧Ｖｐｐは時刻ａ１〜ａで目的電圧ＶｐｐＡに維持される。ここで、期間Ａで信号ＶｐｐＥＮが一度でもローレベルになったことから、クロック切替制御回路４２内のＲＳ−ＦＦにフラグＦＧがセットされる。これは、期間Ａで昇圧電圧Ｖｐｐが一旦目的電圧ＶｐｐＡに到達したことを意味する。

そこでクロック切替制御回路４２は、判定タイミングとされる時刻ａにおいて、フラグＦＧがセットされていることを判定し、次の期間である時刻ａ〜ｂ（期間Ｂとも記す）で期間Ａと同様にハイレベルのクロック切替信号ＳＥＬＣＫを出力することを決定し、フラグＦＧをリセットする。また、期間Ｂでは、タイミング信号ＴＩＭＢがローレベル、タイミング信号ＴＩＭＡ，ＴＩＭＣがハイレベルとされるので、コンパレータ４０に分圧電圧ＤＩＶｂが分圧電圧ＤＩＶとして入力される。時刻ａにおいてクロック切替信号ＳＥＬＣＫのレベルが変更されないので、制御回路３３は、クロック信号φ、／φの周波数を変更せず、言換えるとチャージポンプ回路の昇圧能力を変更せずに、目的電圧をＶｐｐＡからＶｐｐＢに更新する。目的電圧ＶｐｐＢは、次式（２）によって示される。

ＶｐｐＢ＝Ｖｒｅｆ・（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４）・・（２）
このため、昇圧電圧Ｖｐｐは、期間Ａと同様の昇圧能力によってチャージポンプ回路３１により昇圧される。期間Ｂの時刻ｂ１で、昇圧電圧Ｖｐｐが目的電圧ＶｐｐＢに到達すると、分圧電圧ＤＩＶ＞基準電圧Ｖｒｅｆとなるので、信号ＶｐｐＥＮがコンパレータ４０によりローレベルとされ、上記したようにクロック信号φ、／φが固定値となって昇圧動作が停止する。その後、時刻ｂ１〜ｂでは、負荷Ｂから電流が流れて、昇圧電圧Ｖｐｐが低下し、分圧電圧ＤＩＶ＜基準電圧Ｖｒｅｆとなると上記同様に信号ＶｐｐＥＮがハイレベルとされ、昇圧動作が再開される。このようなフィードバック制御により、昇圧電圧Ｖｐｐは時刻ｂ１〜ｂで目的電圧ＶｐｐＢに維持される。ここで、期間Ｂで信号ＶｐｐＥＮが一度でもローレベルになったことから、上記ＲＳ−ＦＦにフラグＦＧがセットされる。これは、期間Ｂで昇圧電圧Ｖｐｐが一旦目的電圧ＶｐｐＢに到達したことを意味する。

そこでクロック切替制御回路４２は、判定タイミングとされる時刻ｂにおいて、フラグＦＧがセットされていることを判定し、次の期間である時刻ｂ〜ｃ（期間Ｃとも記す）で期間Ｂと同様にハイレベルのクロック切替信号ＳＥＬＣＫを出力することを決定し、フラグＦＧをリセットする。また、期間Ｃでは、タイミング信号ＴＩＭＣがローレベル、タイミング信号ＴＩＭＡ，ＴＩＭＢがハイレベルとされるので、コンパレータ４０に分圧電圧ＤＩＶｃが分圧電圧ＤＩＶとして入力される。時刻ｂにおいてクロック切替信号ＳＥＬＣＫのレベルが変更されないので、制御回路３３は、チャージポンプ回路３１の昇圧能力を変更せずに、目的電圧をＶｐｐＢから最終目標電圧Ｖｐｐαに更新する。最終目標電圧Ｖｐｐαは、次式（３）によって示される。

Ｖｐｐα＝Ｖｒｅｆ・（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ４）・・・（３）
このため、昇圧電圧Ｖｐｐは、期間Ａ，Ｂと同様の昇圧能力によってチャージポンプ回路３１により昇圧され、時刻ｃで最終目標電圧Ｖｐｐαに到達する。その後、最適な印加時間とされる時刻ｃ〜ｄで、昇圧電圧Ｖｐｐは最終目標電圧Ｖｐｐαに維持される。これにより、動作選択された不揮発性メモリセル１２に書込み用データが確実に書込まれる。そして、時刻ｄ〜ｅでは、昇圧電圧Ｖｐｐは、立下り制御回路４５によって最終目標電圧Ｖｐｐαから電源電圧Ｖｃｃに短時間で立下げられる。

これに対して、比較例の電源回路６０による昇圧電圧Ｖｐｐは、図中一点鎖線で示すように、電源電圧Ｖｃｃから最終目標電圧Ｖｐｐαに至る途中で目的電圧を設定し、目的電圧に所定時間で到達したか否かの判定を行うこともない。このため、電源回路６０では、負荷が軽いために、最終目標電圧Ｖｐｐαまで時刻ｂで到達している。これは、電圧回路３０において最終目標電圧Ｖｐｐαに時刻ｃで到達しているのに比べて短く、不揮発性メモリセル１２の劣化を促進してしまう可能性がある。要するに、電源回路３０によれば、負荷が軽い場合であっても、期間Ａ〜Ｃの区切りで昇圧電圧Ｖｐｐが目的電圧ＶｐｐＡ，ＶｐｐＢに到達したか否かを判定し、昇圧能力を維持して目的電圧を更新する制御を行うので、最終目標電圧Ｖｐｐαに到達するまでの昇圧動作時間を長くして最適な時間に近づけることができる。

図９には、負荷が重い場合に電源回路から出力される昇圧電圧の波形が例示されている。図８と重複する箇所については適宜省略する。まず、期間Ａでは、クロック切替制御回路４２は、上記ＲＳ−ＦＦが初期状態とされるから、ハイレベルのクロック切替信号ＳＥＬＣＫを第１ロジック回路４３に出力する。これにより、第１ロジック回路４３から出力されるクロック信号ＣＬＫは、クロック信号ＢＣＬＫａとされる。第２ロジック回路４４は、ハイレベルの信号ＶｐｐＥＮを受けて、クロック信号ＢＣＬＫａに基づく相補なクロック信号φ，／φをチャージポンプ回路３１に供給する。このようにして昇圧電圧Ｖｐｐは、期間Ａで昇圧され続ける。つまり、期間Ａでは、信号ＶｐｐＥＮが一度もローレベルにならずハイレベルのままであるから、上記ＲＳ−ＦＦのフラグＦＧはリセット状態のままとされる。これは、期間Ａで昇圧電圧Ｖｐｐが一度も目的電圧ＶｐｐＡに到達していないことを意味する。

そこでクロック切替制御回路４２は、判定タイミングとされる時刻ａにおいて、期間Ｂでローレベルのクロック切替信号ＳＥＬＣＫを出力することを決定する。その結果、制御回路３３は、クロック信号φ、／φの周波数を高く、即ちチャージポンプ回路３１の昇圧能力を高くして、目的電圧をＶｐｐＡからＶｐｐＢに更新する。そして、第１ロジック回路４３は、周波数の高いクロック信号ＢＣＬＫｂを第２ロジック回路４４に出力する。さらに第２ロジック回路４４は、クロック信号ＢＣＬＫｂに基づいたクロック信号φ、／φをチャージポンプ回路３１に供給する。これにより、期間Ｂでチャージポンプ回路３１の昇圧能力が高くされ、更新された目的電圧ＶｐｐＢに至るまでの昇圧時間を短くできる。ここでは、時刻ｂ２で目的電圧ＶｐｐＢに到達している。期間Ｂの時刻ｂ２で、昇圧電圧Ｖｐｐが目的電圧ＶｐｐＢに到達すると、分圧電圧ＤＩＶ＞基準電圧Ｖｒｅｆとなって昇圧動作が停止する。その後、時刻ｂ２〜ｂでは、負荷Ｂから電流が流れて、昇圧電圧Ｖｐｐが低下し、分圧電圧ＤＩＶ＜基準電圧Ｖｒｅｆとなり昇圧動作が再開される。このようなフィードバック制御により、昇圧電圧Ｖｐｐは時刻ｂ２〜ｂで目的電圧ＶｐｐＢに維持される。ここで、期間Ｂで信号ＶｐｐＥＮが一度でもローレベルになったことから、上記ＲＳ−ＦＦにフラグＦＧがセットされる。これは、期間Ｂで昇圧電圧Ｖｐｐが一旦目的電圧ＶｐｐＢに到達したことを意味する。

そこでクロック切替制御回路４２は、判定タイミングとされる時刻ｂにおいて、フラグＦＧがセットされていることを判定し、次の期間である期間Ｃで期間Ｂと同様にローレベルのクロック切替信号ＳＥＬＣＫを出力することを決定し、フラグＦＧをリセットする。つまり、時刻ｂにおいて、制御回路３３は、チャージポンプ回路３１の昇圧能力を変更せずに、目的電圧をＶｐｐＢから最終目標電圧Ｖｐｐαに更新する。その結果、昇圧電圧Ｖｐｐは、期間Ｂと同様の高い昇圧能力によってチャージポンプ回路３１により昇圧され、時刻ｃで最終目標電圧Ｖｐｐαに到達する。

これに対して、比較例の電源回路６０による昇圧電圧Ｖｐｐは、負荷が重いために電源電圧Ｖｃｃから最終目標電圧Ｖｐｐαに時刻ｅで到達している。これは、電圧回路３０において最終目標電圧Ｖｐｐαに時刻ｃで到達しているのに比べて非常に長い。そのため、比較例の電源回路６０では、最終目標電圧Ｖｐｐαを最適な時間だけ印加しようとしても、書込み動作に許される時間内では十分な時間書込みを行うことができない。これにより、電源回路６０では、データを完全に書込むことや消去することができなくなってしまう。要するに、電源回路３０によれば、負荷が重い場合であっても、期間Ａ〜Ｃの区切りで上記制御を行うことにより、最終目標電圧Ｖｐｐαに到達するまでの昇圧動作時間を短くして図８に例示した昇圧動作時間と略一致させることができる。

このように電源回路３０では、目的電圧が期間Ａ〜Ｃの区切りで高くなって最終目標電圧Ｖｐｐαに至るので、昇圧電圧Ｖｐｐが最終目標電圧Ｖｐｐαに達するまで上記制御を繰返すことができる。さらに、電源回路３０では、チャージポンプ回路３１の昇圧能力を高くして目的電圧を更新するタイミングや、昇圧能力を変更せずに目的電圧を更新するタイミングを、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣのレベル変化等により容易に設定できる。従って、電源回路３０によれば、判定回路３２の判定結果に基づいてチャージポンプ回路３１の昇圧能力を増減するから、負荷の軽重に係らず、最終目標電圧Ｖｐｐαに達するまでに要する昇圧動作時間を略一定に制御できる。

《昇圧動作に伴う消費電流》
図１０には、チャージポンプ回路における昇圧電圧と消費電流の関係が例示される。チャージポンプ回路３１の消費電流Ｉは、通常、昇圧動作開始時に高くなり、入力電圧Ｖｃｃが昇圧されると共に減少する。また、チャージポンプ回路３１の消費電流Ｉは、クロック信号φ，／φの周波数が高くなれば増大する。上記電源回路３０では、負荷が重いときにはクロック信号ＢＣＬＫａ，ＢＣＬＫｂのうち、周波数の高いクロック信号ＢＣＬＫｂに基づいたクロック信号φ，／φをチャージポンプ回路３１に供給するので、昇圧動作の途中で消費電流Ｉが増大してしまう。

一例として、クロック信号ＢＣＬＫｂの周波数をクロック信号ＢＣＬＫａよりも極端に大きくしてしまうと（ＢＣＬＫａ＜＜ＢＣＬＫｂ）、図１１に示すように、クロック信号ＢＣＬＫａからクロック信号ＢＣＬＫｂに切替ったとき（時刻ｆ）、昇圧開始時の消費電流Ｉαよりもピーク電流Ｉβが大きくなってしまう。これでは、電磁波を自己の起電力とする上記ＩＣカード１やＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）等においては、ピーク電流Ｉβの増加により電源電圧Ｖｃｃが低下して動作保証電位以下となり、パワーオンリセット等により昇圧動作が中断されてしまう可能性がある。そして、動作選択された不揮発性メモリセル１２に対して、最終目標電圧Ｖｐｐαに至らない中途半端な昇圧電圧Ｖｐｐでデータの書込みや消去動作が行われしまい、誤書込みや誤消去が発生してしまう。

そこで、本実施形態における電源回路３０では、図１２に示すように、クロック信号ＢＣＬＫｂの周波数を、クロック信号ＢＣＬＫａの周波数に比べて極端には大きくせず（ＢＣＬＫａ＜ＢＣＬＫｂ）、昇圧動作に伴う消費電流Ｉβが所定値以下、即ち昇圧開始時の消費電流Ｉα以下とされる周波数に設定する。ここではクロック信号ＢＣＬＫｂの周波数は、図中の波形の傾きに示すように、クロック信号ＢＣＬＫａの周波数の２倍程度とされる。これにより、昇圧動作の途中でクロック信号φ，／φの周波数が高くされても、昇圧動作が中断されることがなく、動作選択された不揮発性メモリセル１２に対する誤書込みや誤消去を回避でき、不揮発性メモリ１０の信頼性を確保できる。

上記ＩＣカード１は、このような電源回路３０を有するＩＣカード用マイコンとされる半導体装置３をカード基板２に搭載しているので、負荷の軽重に係らず、昇圧動作時間が安定しており、さらに昇圧動作が途中で中断されてしまう等の不具合も回避できる。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、スイッチ回路３６〜３８は、ｐＭＯＳとしたがこれに限定されず、ｎＭＯＳであってもよい。この場合には、タイミング信号ＴＩＭＡ，ＴＩＭＢ，ＴＩＭＣのレベルを上記とは逆にして期間Ａ〜Ｃを設定すればよい。また、目的電圧としてＶｐｐＡ，ＶｐｐＢを設定したが、分圧抵抗の数を増やし、これに伴ってスイッチ回路を配置することで、適宜の数の目的電圧を設定し、各スイッチ回路にタイミング信号を発生させてもよい。このようにすれば、昇圧電圧Ｖｐｐが目的電圧に到達したか否かを判定する期間が多く設定されるから、昇圧電圧Ｖｐｐの変動を小さくした状態で昇圧でき、動作選択される不揮発性メモリセル１２の劣化を低減できる。さらに、チャージポンプ回路３１の昇圧能力は、クロック信号φ，／φの周波数に依存するとしたが、これに限定されず、例えば電源ノードと出力ノードに直列接続されたｎＭＯＳの段数を判定結果に応じて変更するような構成としてもよい。

電源回路の回路構成を例示する図である。 本発明に係る半導体装置を搭載したＩＣカードを例示する図である。 ＩＣカード用マイコンとされる半導体装置の概略構成を例示する図である。 不揮発性メモリの回路構成を概略的に例示する図である。 不揮発性メモリに対して消去動作、書込み動作及び読み出し動作を行う場合での電圧印加形態を例示する説明図である。 チャージポンプ回路の概略構成を例示する図である。 比較例とされる電源回路の回路構成を例示する図である。 負荷が軽い場合での電源回路による動作を例示する説明図である。 負荷が重い場合での電源回路による動作を例示する説明図である。 チャージポンプ回路から出力される昇圧電圧と消費電流の関係を示す図である。 昇圧途中でクロック信号の周波数を極端に高くした場合での昇圧電圧と消費電流の関係を示す図である。 消費電流を考慮して昇圧途中でクロック信号の周波数を高くした場合での昇圧電圧と消費電流の関係を示す図である。

符号の説明

１ ＩＣカード
３ 半導体装置
１０ 不揮発性メモリ
１１ メモリアレイ
３０ 電源回路
３１ チャージポンプ回路
３２ 判定回路
３３ 制御回路
３４ 分圧回路
３５ タイミング発生回路
３６〜３８ スイッチ回路
３９ 基準電圧発生回路
４０ コンパレータ
４１ クロック発生回路
４２ クロック切替制御回路
４３ 第１ロジック回路
４４ 第２ロジック回路
Ｖｃｃ 電源電圧
Ｖｐｐ 昇圧電圧
ＶｐｐＡ，ＶｐｐＢ 目的電圧
Ｖｐｐα 最終目標電圧

Claims (7)

1. 入力電圧を昇圧するチャージポンプ回路と、
   前記チャージポンプ回路から出力される昇圧電圧が目的電圧に到達したか否かを判定する判定回路と、
   前記判定回路の判定結果に基づいて、前記チャージポンプ回路による昇圧動作をフィードバック制御する制御回路と、を有し、
   前記制御回路は、所定時間内に前記昇圧電圧が一度も前記目的電圧に到達しないときには、前記所定時間後に前記チャージポンプ回路の昇圧能力を高くして前記目的電圧を更新し、前記所定時間内に前記昇圧電圧が一旦前記目的電圧に到達したときには、前記所定時間後に昇圧能力を変更せずに前記目的電圧を更新する半導体装置。
2. 前記チャージポンプ回路は、クロック信号に同期して昇圧動作を行い、
   前記制御回路は、前記クロック信号の周波数を高くして、前記チャージポンプ回路の昇圧能力を高くする請求項１記載の半導体装置。
3. 前記判定回路は、前記所定時間を設定するためのタイミング信号を発生するタイミング発生回路を有する請求項１又は２記載の半導体装置。
4. 前記目的電圧は、前記制御回路により更新される毎に高くされる請求項１乃至３のいずれか１項記載の半導体装置。
5. 前記制御回路は、
   周波数の異なる複数のクロック信号を発生するクロック発生回路と、
   前記タイミング信号を受けて、前記判定回路の判定結果に基づいて前記複数のクロック信号のうちいずれかを選択するためのクロック切替信号を出力するクロック切替制御回路と、
   前記クロック切替信号を受けて、前記複数のクロック信号のうちいずれかを出力する第１ロジック回路と、
   前記第１ロジック回路から出力されたクロック信号を受けて、前記判定結果に基づいて前記クロック信号を相補なクロック信号に変換し、前記相補なクロック信号を前記チャージポンプ回路に供給する第２ロジック回路と、を有する請求項３又は４記載の半導体装置。
6. 前記チャージポンプ回路の昇圧能力が高くされたときに供給されるクロック信号の周波数は、前記昇圧能力が高くされたときの昇圧動作に伴うピーク電流が、前記昇圧能力を高くする前でのピーク電流以下とされる周波数である請求項２乃至５のいずれか１項記載の半導体装置。
7. カード基板と、
   前記カード基板に搭載され、ＩＣカード用マイコンとされる請求項１乃至６の何れか１項記載の半導体装置と、を有するＩＣカード。

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