JP5808937B2

JP5808937B2 - 半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法

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Inventors: 廣田　彰宏; 彰宏廣田
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Description

本発明は、外部供給された電源電圧に基づいて半導体メモリを駆動する為の内部電源電圧を生成する半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法に関する。

半導体メモリとしてのフラッシュメモリは、データの書き込み及び消去を電気的に行うことが可能なＥＥＰＲＯＭ（Electrically Erasable Programable Read Only Memory）からなるメモリセルをマトリクス状に配置した構成になっている。各メモリセルは、例えばフローティングゲートＦＧとコントロールゲートＣＧとを有するスタックゲート型トランジスタで構成されている（例えば特許文献１の図２５参照）。各メモリセルは、フローティングゲートＦＧに対する電子注入又は電子放出によって閾値電圧を変化させることにより、データの書き込み及び読み出しが為される。例えば、データの読み出し対象となるメモリセルのコントロールゲートＣＧに外部供給された電源電圧（以下、外部電源電圧と称する）を印加し、この際、電流が流れるか否かにより、読み出されたデータが論理レベル０及び１のいずれに対応しているのかを判定する。

ところで、従来のフラッシュメモリでは、読み出し時のコントロールゲート電圧を外部電源電圧と同様に５ボルトに設定していたが、近年、メモリセルの微細化やメモリ容量の増大に伴い外部電源電圧が低電圧化し、例えば３ボルトの外部電源電圧が一般化しつつある。

そこで、３ボルトの外部電源電圧を半導体チップ内で例えば５ボルトに昇圧し、これを内部電源電圧としてメモリセルのコントロールゲートＣＧに印加するようにした半導体集積回路が提案された（例えば特許文献１の図１参照）。かかる半導体集積回路には、外部電源電圧を昇圧して昇圧電圧を生成する昇圧回路と、この昇圧電圧が基準値よりも低いか否かを示す信号を生成するレベル検知回路と、昇圧電圧を降圧した電圧を内部電源電圧として生成する内部電圧発生回路とが設けられている。昇圧回路は、チャージポンプと、オシレータとを備える（例えば特許文献１の図２及び図３参照）。オシレータは、昇圧回路によって生成された昇圧電圧が基準値よりも低い場合にだけ発振動作を行って得られた発振信号をチャージポンプに供給する。尚、かかる昇圧電圧が基準値よりも高い場合には、オシレータは発振動作を停止し、所定の一定値をチャージポンプに供給する。チャージポンプは、オシレータから発振信号が供給された場合にだけ、この発振信号に応じた電荷を複数のコンデンサ各々に順に転送することにより、外部電源電圧よりも高い昇圧電圧を生成する。かかる構成により、昇圧回路は、自身が生成した昇圧電圧が基準電圧に到らない場合にはチャージポンプを動作させることによりその電圧値を上昇させる一方、昇圧電圧が基準電圧を超えたらチャージポンプの動作を停止させてその電圧値を下降させる。これにより、昇圧回路は、外部電源電圧を所望の電圧値分だけ昇圧した昇圧電圧を生成する。

上記した昇圧回路によれば外部電源電圧よりも高い昇圧電圧を生成することが可能となるが、その電圧値を高くするほど供給可能となる電流量が低下する。一方、メモリセルは、アクセス（データ読出または書込）する際のアドレス周期が短いほど消費電流が増加する。従って、昇圧電圧をメモリの電源電圧として用いる場合には、アドレスの変化周期が短くなるほど昇圧電圧値を低くしなければならない為、アクセス保証する最小のアドレス周期を規定していた。

しかしながら、アクセス保証が不要となるダミーリードでは、その読み出し時間を短縮する為に、規定の最小アドレス周期よりも短いアドレス周期でデータの読み出しが為される場合がある。この際、ダミーリードの状態から通常のデータ読み出し動作に移行した直後に、以下の如き動作不良が生じる虞があった。

すなわち、アクセス保証されている規定の最小サイクルよりも短いサイクルでダミーリードを開始すると、図１に示すように、昇圧回路で生成された昇圧電圧Ｖ_ｂｓｔは、アドレスの短周期化による消費電流の増加に伴い、規定の電圧値Ｖａを維持することができなくなり徐々に低下して行く。その後、図１に示す時点ＴＱでダミーリード動作から通常のデータ読出動作、つまり規定の最小サイクルでのデータ読出動作に切り替わると、昇圧回路で生成された昇圧電圧Ｖ_ｂｓｔは、アドレスの長周期化による消費電流の低下に伴い徐々に上昇して規定の電圧値Ｖａに到る。

よって、時点ＴＱにおいてダミーリードの状態から通常のデータ読出動作に切り替わっても、その直後、昇圧回路で生成された昇圧電圧Ｖ_ｂｓｔの電圧値は、正常にデータの読み出しが為される規定の電圧値Ｖａに至っていない。従って、ダミーリードの状態から通常のデータ読み出し動作に切り替わった直後は、昇圧電圧Ｖ_ｂｓｔの電圧値が規定の電圧値Ｖａに到るまでは正常なデータ読出しが為されないので、アクセス遅延が生じるという問題があった。

特開平１０−３０２４９２号公報

本発明は、アクセス保証されている規定の最小サイクルよりも短いアドレス周期でのデータ読出動作から、規定の最小サイクルでのデータ読出動作への移行時におけるアクセス遅延を短縮することが可能な半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法を提供することを目的とする。

本発明に係る半導体メモリの内部電源電圧生成回路は、外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成回路であって、前記外部電源電圧を昇圧した昇圧電圧を前記内部電源電圧として出力ラインを介して前記半導体メモリに供給する第１昇圧部と、前記出力ラインに一端が接続されているコンデンサと、前記コンデンサの他端に基準低電位を印加しつつ前記出力ラインに前記外部電源電圧を印加することにより前記コンデンサを充電する充電動作を為し、前記内部電源電圧が閾値電圧より低い場合に前記コンデンサの他端に前記外部電源電圧を印加することにより前記コンデンサの他端の電位を上昇させる昇圧駆動制御回路と、を含む第２昇圧部と、前記半導体メモリに供給されるアドレスデータのアドレス変化の周期が閾値期間よりも短いか否かを判定するアドレス周期判定部と、を有し、前記昇圧駆動制御回路は、前記アドレス周期判定部によって前記アドレス変化の周期が前記閾値期間よりも短いと判定された場合に前記充電動作を行う。

本発明に係る半導体メモリの内部電源電圧生成方法は、外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成方法であって、前記外部電源電圧を昇圧して昇圧電圧を生成しこれを前記内部電源電圧として出力ラインを介して前記半導体メモリに供給しつつ、前記内部電源電圧が閾値電圧より低い場合には、前記半導体メモリに供給されるアドレスデータのアドレス変化の周期が閾値期間よりも短い場合に、前記出力ラインに一端が接続されているコンデンサを充電し、その後に前記コンデンサの他端に所定の高電位を印加することにより前記出力ライン上の電圧を昇圧する。

本発明においては、外部電源電圧を昇圧することによりこの外部電源電圧よりも高い電圧値を有する内部電源電圧を生成し、これを出力ラインを介して半導体メモリに供給しつつ、出力ラインに一端が接続されているコンデンサを充電し、内部電源電圧が閾値電圧より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより出力ライン上の内部電源電圧を上昇させるようにしている。

従って、ダミーリード動作等により、アクセス保証されているアドレス周期より短いアドレス周期で半導体メモリに対するアクセスが為されたが故に消費電流が増大し、内部電源電圧値が所定の基準電圧を下回るようになっても、この内部電源電圧を基準電圧よりも高い電圧にすることが可能となる。これにより、ダミーリード動作の状態から通常のデータ読出動作への移行時における、内部電源電圧の低下に伴うアクセス遅延を短縮させることが可能となる。

従来の半導体メモリでのダミーリード動作から通常のデータ読み出し動作に切り替わった際の昇圧電圧の電圧推移を示す図である。半導体チップに構築された半導体メモリの概略構成を示すブロック図である。内部電源電圧生成部１０の構成を示すブロック図である。チャージポンプ回路１３の構成を示す回路図である。ＡＤＤ周期判定回路１５の構成を示す回路図である。アドレスアクセス周期Ｔ_ｃｙｃがアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも長い場合に為されるＡＤＤ周期判定回路１５の動作を示すタイムチャートである。アドレスアクセス周期Ｔ_ｃｙｃがアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも短い場合に為されるＡＤＤ周期判定回路１５及びブースト回路１７の動作を示すタイムチャートである。ブースト回路１７の構成を示す回路図である。内部電源電圧生成部１０の変形例を示すブロック図である。アドレスアクセス周期Ｔ_ｃｙｃがアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも短い場合に、図９に示される内部電源電圧生成部１０にて為される動作を示すタイムチャートである。内部電源電圧生成部１０の変形例を示すブロック図である。

本発明においては、外部電源電圧を昇圧して昇圧電圧を生成しこれを内部電源電圧として出力ラインを介して半導体メモリに供給しつつ、出力ラインに一端が接続されているコンデンサの他端に基準低電位を印加すると共にこの出力ラインに外部電源電圧を印加することによりコンデンサを充電し、内部電源電圧が閾値電圧より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより出力ライン上の内部電源電圧を上昇させる。

図２は、半導体チップに構築されている半導体メモリの概略構成を示すブロック図である。

図２において、ＥＥＰＲＯＭ構成のメモリセルアレイ４には、複数のデータラインＤＬと、複数のワードラインＷＬとが互いに交叉して形成されている。データラインＤＬ及びワードラインＷＬによる各交叉部には、データ記憶が為されるメモリセル（図示せぬ）が形成されている。

メモリセル駆動部５は、アドレスデータをデコードすることによりこのアドレスデータによって示される番地に対応したワードラインＷＬを選出し、このワードラインＷＬに所定のワードライン駆動電圧を印加する。この際、読出動作時には、メモリセル駆動部５は、データラインＤＬ各々に送出された電流に基づき各メモリセルから読み出された情報データを復元しこれを出力する。又、書込動作時には、メモリセル駆動部５は、書き込むべき情報データに対応したデータライン駆動電圧を複数のデータラインＤＬ各々に印加する。

更に、メモリセル駆動部５は、上述した如きアドレスデータの変化に伴い、選出対象となるワードラインＷＬが切り替わる度に、論理レベル０から論理レベル１の状態に遷移し再び論理レベル０の状態に戻るパルス状のアドレス変化信号ＡＣを生成し、これを内部電源電圧生成部１０に供給する。

内部電源電圧生成部１０は、チップ外部から供給された外部電源電圧ＶＣＣに基づき、この外部電源電圧ＶＣＣよりも高電圧の内部電源電圧Ｖ_ｂｓｔを生成し、これをメモリセル駆動部５に供給する。メモリセル駆動部５は、かかる内部電源電圧Ｖ_ｂｓｔに基づいて、上記した如きワードライン駆動電圧及びデータライン駆動電圧の生成を行う。

図３は、内部電源電圧生成部１０の構成を示すブロック図である。

図３において、電圧センサ１１は、出力ラインＬ_ｏｕｔ上に生成された内部電源電圧Ｖ_ｂｓｔと所定の閾値電圧である基準電圧Ｖａとの大小比較を行い、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖａよりも高い場合には論理レベル０、低い場合には昇圧動作を実施させるべき論理レベル１の昇圧イネーブル信号ＥＮを生成し、これを発振回路１２及びブースト回路１７に供給する。

発振回路１２は、昇圧イネーブル信号ＥＮが論理レベル１の状態にある間にだけ発振動作を行うことにより、論理レベル１の状態及び論理レベル０の状態を所定周期毎に交互に繰り替えす発振信号ＯＳＣを生成し、これをチャージポンプ回路１３に供給する。尚、発振回路１２は、昇圧イネーブル信号ＥＮが論理レベル０の状態にある間はその発振動作を停止させ、所定の一定値をチャージポンプ回路１３に供給する。

図４は、チャージポンプ回路１３の内部構成の一例を示す回路図である。

図４に示す一例では、チャージポンプ回路１３は、ダイオードＤ１〜Ｄ３と、コンデンサＣ１〜Ｃ３と、インバータＩＶ１、ＩＶ２とを有する。ダイオードＤ１〜Ｄ３は、互いに直列に接続されており、初段のダイオードＤ１には外部電源電圧ＶＣＣが固定供給されている。インバータＩＶ１は、上記発振信号ＯＳＣの論理レベルを反転させた反転発振信号をコンデンサＣ１の一端及びインバータＩＶ２に供給する。コンデンサＣ１の他端はダイオードＤ１の出力端子に接続されている。インバータＩＶ２は、この反転発振信号の論理レベルを反転させた発振信号をコンデンサＣ２の一端に供給する。コンデンサＣ２の他端はダイオードＤ２の出力端子に接続されている。ダイオードＤ３の出力端子にはその一端が、基準低電位としての接地電位ＶＳＳ（例えば０ボルト）に設定されているコンデンサＣ３の他端が接続されている。かかる構成により、発振回路１２から供給された発振信号ＯＳＣに応じた電荷がコンデンサＣ１〜Ｃ３の夫々に順に転送され蓄積されて行く。これにより、外部電源電圧ＶＣＣを昇圧させてこのＶＣＣよりも高い内部電源昇圧Ｖ_ｂｓｔが生成され、これがダイオードＤ３を介して出力ラインＬ_ｏｕｔ上に送出される。

遅延回路１４は、メモリセル駆動部５から供給されたアドレス変化信号ＡＣにおける信号レベルの立ち下がり部のタイミングだけを所定の遅延時間Ｄｌｙ３だけ遅延させたものを、遅延アドレス変化信号ＡＣＤとしてナンドゲート１６に供給する。すなわち、遅延回路１４は、アドレス変化信号ＡＣのパルス幅ＷＴを遅延時間Ｄｌｙ３だけ拡張したものを遅延アドレス変化信号ＡＣＤとする。

ＡＤＤ周期判定回路１５は、アドレス変化信号ＡＣによるパルス周期がアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも短い場合には論理レベル１、長い場合には論理レベル０の周期判定信号ＣＹＪを生成しこれをナンドゲート１６に供給する。尚、ＡＤＤ周期判定回路１５では、メモリセルアレイ４に対するアクセス時のアドレス周期が最小アドレス周期Ｔ_ｃ１よりも短いか否かを判定する為の閾値周期（後述する）として、この最小アドレス周期Ｔ_ｃ１よりも短く、且つダミーリード時に想定されるアドレス周期よりも長いものが用いられる。

図５は、ＡＤＤ周期判定回路１５の構成の一例を示す回路図である。

図５に示すように、ＡＤＤ周期判定回路１５は、第１遅延部ＤＬ１及び第２遅延部ＤＬ２を有する。

第１遅延部ＤＬ１のインバータ１５１は、メモリセル駆動部５から供給されたアドレス変化信号ＡＣの論理レベルを反転させた反転アドレス変化信号を遅延インバータ１５２に供給する。遅延インバータ１５２は、ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＱ１、ｎチャネル型のＭＯＳトランジスタＱ２及び抵抗Ｒ１を備える。インバータ１５１から供給された反転アドレス変化信号は、ＭＯＳトランジスタＱ１及びＱ２各々のゲート端子に供給される。ＭＯＳトランジスタＱ１のソース端子には外部電源電圧ＶＣＣが固定供給されており、そのドレイン端子はラインＬ_Ａ及び抵抗Ｒ１を介してＭＯＳトランジスタＱ２のドレイン端子に接続されている。ＭＯＳトランジスタＱ２のソース端子には接地電位ＶＳＳが固定供給されている。かかる構成により遅延インバータ１５２は、インバータ１５１から供給された反転アドレス変化信号の論理レベルを反転させたアドレス変化信号をラインＬ_Ａを介してインバータ１５３に供給する。尚、ラインＬ_Ａには、ｎチャネル型のＭＯＳトランジスタ１５４のゲート端子が接続されている。このＭＯＳトランジスタ１５４のソース端子及びドレイン端子各々には接地電位ＶＳＳが固定供給されている。すなわち、ＭＯＳトランジスタ１５４は、その一端がラインＬ_Ａに接続されており、その他端が接地されているコンデンサとして作用する。遅延インバータ１５２のＭＯＳトランジスタＱ２及びラインＬ_Ａ間には抵抗Ｒ１が設けられているので、この遅延インバータ１５２からラインＬ_Ａ上に送出されたアドレス変化信号におけるレベル立ち下がり部での時間経過に伴うレベル推移は緩やかなものとなる。インバータ１５３は、ラインＬ_Ａを介して供給されたアドレス変化信号の論理レベルを反転させた信号をインバータ１５５に供給する。インバータ１５５は、インバータ１５３から供給された信号の論理レベルを反転させた信号を第１遅延アドレス変化信号ＤＡ１とし、これをラインＬ_Ｂを介して次段の第２遅延部ＤＬ２に供給する。

かかる構成により、第１遅延部ＤＬ１は、上記したアドレス変化信号ＡＣに対し、その信号レベルの立ち下がり部を所定の遅延時間Ｄｌｙ１だけ遅延させたものを第１遅延アドレス変化信号ＤＡ１として出力する。この際、アドレス変化信号ＡＣのパルス幅ＷＴに遅延時間Ｄｌｙ１を加算したものが、メモリセルアレイ４に対するアクセス時のアドレス周期が最小アドレス周期Ｔ_ｃ１よりも短いか否かを判定する為の閾値周期（ＷＴ＋Ｄｌｙ１）となる。

第２遅延部ＤＬ２の遅延インバータ１５６は、上記した遅延インバータ１５２と同一の内部構成を有し、第１遅延部ＤＬ１から供給された第１遅延アドレス変化信号ＤＡ１の論理レベルを反転させた信号をラインＬ_Ｃを介してインバータ１５７に供給する。尚、ラインＬ_Ｃには、ｎチャネル型のＭＯＳトランジスタ１５８及び１５９各々のゲート端子が接続されている。ＭＯＳトランジスタ１５８及び１５９各々のソース端子及びドレイン端子には接地電位ＶＳＳが固定供給されている。よって、ＭＯＳトランジスタ１５８及び１５９の各々は、その一端がラインＬ_Ｃに接続されており、その他端が接地されているコンデンサとして作用する。インバータ１５７は、遅延インバータ１５６から供給された信号の論理レベルを反転させた信号を周期判定信号ＣＹＪとして、図３に示すナンドゲート１６に供給する。かかる構成により、第２遅延部ＤＬ２は、上記第１遅延アドレス変化信号ＤＡ１の信号レベルの立ち上がり時点から所定の遅延時間Ｄｌｙ２だけ経過する時点までの間に、このＤＡ１が論理レベル０の状態になっている場合には、アドレス周期Ｔ_ｃｙｃが最小アドレス周期Ｔ_ｃ１より長周期であることを示す論理レベル０の周期判定信号ＣＹＪを生成する。尚、遅延時間Ｄｌｙ２は、閾値周期（ＷＴ＋Ｄｌｙ１）よりも大である。一方、第１遅延アドレス変化信号ＤＡ１の信号レベルの立ち上がり時点から遅延時間Ｄｌｙ２経過後も、この第１遅延アドレス変化信号ＤＡ１が論理レベル１の状態を維持している場合には、第２遅延部ＤＬ２は、アドレス周期Ｔ_ｃｙｃが最小アドレス周期Ｔ_ｃ１より短周期であることを示す論理レベル１の周期判定信号ＣＹＪを生成する。

以下に、図５に示す構成からなるＡＤＤ周期判定回路１５の内部動作について、図６及び図７を参照しつつ説明する。

先ず、メモリセルアレイ４に対する読出動作時にはアドレスが変化する度に、図６又は図７に示す如きパルス状のアドレス変化信号ＡＣがメモリセル駆動部５から供給される。このアドレス変化信号ＡＣの論理反転信号が第１遅延部ＤＬ１の遅延インバータ１５２に供給される。これにより、第１遅延部ＤＬ１の遅延インバータ１５２及びコンデンサとしてのＭＯＳトランジスタ１５４は、図６又は図７に示すように、アドレス変化信号ＡＣのパルス幅ＷＴの期間に亘り外部電源電圧ＶＣＣの状態を維持した後、その信号レベルが時間経過と共に徐々に低下するアドレス変化信号をラインＬ_Ａに送出する。

ここで、図６に示すように、アドレスアクセス周期Ｔ_ｃｙｃが閾値周期（ＷＴ＋Ｄｌｙ１）より長い場合には、このアドレスアクセス周期Ｔ_ｃｙｃ内において、アドレス変化信号ＡＣの立ち上がり時点から、閾値周期（ＷＴ＋Ｄｌｙ１）の経過後にラインＬ_Ａ上のアドレス変化信号のレベルが論理閾値ＴＨを下回る。よって、インバータ１５３及び１５５は、図６に示す如く、ラインＬ_Ａ上のアドレス変化信号のレベルが論理閾値ＴＨより大なる区間では論理レベル１、論理閾値ＴＨより小なる区間では論理レベル０を有する第１遅延アドレス変化信号ＤＡ１をラインＬ_Ｂに送出する。かかる第１遅延アドレス変化信号ＤＡ１に応じて、ラインＬ_Ｃ上には、図６に示す如く、この第１遅延アドレス変化信号ＤＡ１が論理レベル０の状態にある間は外部電源電圧ＶＣＣの状態となる一方、論理レベル１の状態にある間はその信号レベルが徐々に低下する信号が送出される。尚、図６に示すように、ラインＬ_Ｃに送出された信号レベルは閾値周期（ＷＴ＋Ｄｌｙ１）毎に最大レベルの状態に戻るので、論理閾値ＴＨを下回る状態にはならない。よって、この際、インバータ１５７は、アドレスアクセス周期Ｔ_ｃｙｃが最小アドレス周期Ｔ_ｃ１より長いことを示す論理レベル０の周期判定信号ＣＹＪを出力する。

一方、図７に示すように、アドレスアクセス周期Ｔ_ｃｙｃが閾値周期（ＷＴ＋Ｄｌｙ１）より短い場合には、このアドレスアクセス周期Ｔ_ｃｙｃ内においてラインＬ_Ａ上のアドレス変化信号のレベルが論理閾値ＴＨを下回ることは無い。よって、この際、インバータ１５３及び１５５は、図７に示す如く、論理レベル１固定の第１遅延アドレス変化信号ＤＡ１をラインＬ_Ｂに送出する。かかる第１遅延アドレス変化信号ＤＡ１に応じて、ラインＬ_Ｃ上には、図７に示す如く、この第１遅延アドレス変化信号ＤＡ１が論理レベル１の状態にある間に亘り、信号レベルが徐々に低下する信号が送出される。この際、第１遅延アドレス変化信号ＤＡ１の立ち上がり時点から遅延時間Ｄｌｙ２を経過した時点ＴＫでラインＬ_Ｃ上の信号レベルが論理閾値ＴＨを下回る。よって、インバータ１５７は、時点ＴＫにおいて、アクセス保証されている最小アドレス周期Ｔ_ｃ１よりもアドレスアクセス周期Ｔ_ｃｙｃが短いことを示す論理レベル１の周期判定信号ＣＹＪを出力する。

このように、ＡＤＤ周期判定回路１５は、メモリセルアレイ４に対するアドレスアクセス周期がアクセス保証されているアドレス周期よりも長い場合には論理レベル０、短い場合には論理レベル１の周期判定信号ＣＹＪを生成し、これをナンドゲート１６に供給するのである。

ナンドゲート１６は、周期判定信号ＣＹＪが論理レベル１である場合、つまりアドレス周期Ｔ_ｃｙｃが最小アドレス周期Ｔ_ｃ１より短周期である場合にだけ、遅延回路１４によって遅延時間Ｄｌｙ３の分だけパルス幅の拡張が為された遅延アドレス変化信号ＡＣＤの反転信号をブーストイネーブル信号ＢＳＥとしてブースト回路１７に供給する。

図８は、ブースト回路１７の内部構成の一例を示す図である。

図８において、ナンドゲート３５は、電圧センサ１１から供給された昇圧イネーブル信号ＥＮとナンドゲート１６から供給されたブーストイネーブル信号ＢＳＥとの論理積の論理反転信号をチャージ駆動信号ＰＧとしてｐチャネル型のＭＯＳトランジスタ３３のゲート端子に供給する。ＭＯＳトランジスタ３３のソース端子には外部電源電圧ＶＣＣが印加されており、そのドレイン端子はラインＬＬを介してｎチャネル型のＭＯＳトランジスタ３４のドレイン端子に接続されている。ラインＬＬは急速充電用のコンデンサ３７を介して出力ラインＬｏｕｔに接続されている。ＭＯＳトランジスタ３３は、ブーストイネーブル信号ＢＳＥ及び昇圧イネーブル信号ＥＮが共に論理レベル１である間に限りオン状態となり、外部電源電圧ＶＣＣをラインＬＬ上に印加する。

ＭＯＳトランジスタ３４のソース端子は接地電位ＶＳＳに設定されており、そのゲート端子には、インバータ３６から供給されたディスチャージ駆動信号ＮＧが供給されている。インバータ３６は、ブーストイネーブル信号ＢＳＥの論理レベルを反転させた信号を上記ディスチャージ駆動信号ＮＧとしてＭＯＳトランジスタ３４のゲート端子に供給する。ＭＯＳトランジスタ３４は、このディスチャージ駆動信号ＮＧが論理レベル１である場合に限りオン状態となり、接地電位ＶＳＳをラインＬＬ上に印加する。

レベルシフタ３１は、ブーストイネーブル信号ＢＳＥが論理レベル０にある間は接地電位ＶＳＳを有する出力駆動信号ＤＲＶＧをｐチャネル型のＭＯＳトランジスタ３２のゲート端子に供給する。一方、ブーストイネーブル信号ＢＳＥが論理レベル１にある間は、レベルシフタ３１は、出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔを有する出力駆動信号ＤＲＶＧをＭＯＳトランジスタ３２のゲート端子に供給する。ＭＯＳトランジスタ３２のソース端子には外部電源電圧ＶＣＣが印加されており、そのドレイン端子は上記した出力ラインＬ_ｏｕｔに接続されている。ＭＯＳトランジスタ３２は、出力駆動信号ＤＲＶＧが接地電位ＶＳＳの状態にある場合に限りオン状態となり、外部電源電圧ＶＣＣをラインＬＬ上に印加する。

次に、図３に示される内部電源電圧生成部１０の動作について説明する。

メモリセルアレイ４に対する読出動作に伴い、メモリセル駆動部５は、その読出アドレスが変化する度に、図６又は図７に示す如きパルス幅ＷＴを有するアドレス変化信号ＡＣを内部電源電圧生成部１０の遅延回路１４及びＡＤＤ周期判定回路１５に供給する。

この際、アドレス変化信号ＡＣに基づく読出アドレスのアドレスアクセス周期Ｔ_ｃｙｃがアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも長い場合、つまりアクセス保証範囲内にある場合には、論理レベル０の周期判定信号ＣＹＪがナンドゲート１６に供給される。よって、ブースト回路１７による昇圧動作を停止することを示す論理レベル１のブーストイネーブル信号ＢＳＥに応じて、このブースト回路１７は昇圧動作を停止する。これにより、内部電源電圧生成部１０は、チャージポンプ回路１３によって生成された内部電源電圧Ｖ_ｂｓｔのみを出力ラインＬ_ｏｕｔを介してメモリセル駆動部５に供給する。

一方、アドレス変化信号ＡＣに基づく読出アドレスのアドレスアクセス周期Ｔ_ｃｙｃがアクセス保証されている最小アドレス周期Ｔ_ｃ１よりも短い場合、つまりアクセス保証範囲外にある場合には、図７に示す如き論理レベル１の周期判定信号ＣＹＪがナンドゲート１６に供給される。よって、この周期判定信号ＣＹＪが論理レベル１の状態にある間は、図７に示すように、遅延回路１４によって遅延時間Ｄｌｙ３の分だけパルス幅の拡張が為された遅延アドレス変化信号ＡＣＤの反転信号がブーストイネーブル信号ＢＳＥとしてブースト回路１７に供給される。ここで、図７に示すように、ブーストイネーブル信号ＢＳＥが論理レベル０の状態にある間は、ブースト回路１７のＭＯＳトランジスタ３２及び３４がオン状態、ＭＯＳトランジスタ３３がオフ状態となる。これにより、接地電位ＶＳＳがラインＬＬを介してコンデンサ３７に供給されるので、その供給開始時点において、コンデンサ３７に接続されている出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔは図７に示す如く急激に低下する。しかしながら、同時に、レベルシフタ３１から供給された、接地電位ＶＳＳを有する出力駆動信号ＤＲＶＧに応じてＭＯＳトランジスタ３２がオン状態となり、出力ラインＬ_ｏｕｔが外部電源電圧ＶＣＣによってプルアップされる。これにより、出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔのレベルは、図７に示す如く徐々に上昇して外部電源電圧ＶＣＣのレベルに到達する。尚、この間、ラインＬＬには接地電位ＶＳＳが供給され、出力ラインＬ_ｏｕｔには外部電源電圧ＶＣＣが供給されていることから、コンデンサ３７が急速に充電される。その後、ブーストイネーブル信号ＢＳＥが論理レベル０から論理レベル１に遷移すると、ＭＯＳトランジスタ３２には内部電源電圧Ｖ_ｂｓｔを有する出力駆動信号ＤＲＶＧが供給され、ＭＯＳトランジスタ３４には論理レベル０のディスチャージ駆動信号ＮＧが供給される。これにより、これらＭＯＳトランジスタ３２及び３４は共にオフ状態となる。その後、内部電源電圧Ｖ_ｂｓｔが所定の基準電圧Ｖａを下回ったが故に昇圧動作を実施させることを促す論理レベル１の昇圧イネーブル信号ＥＮが供給されると、論理レベル０のチャージ駆動信号ＰＧに応じてＭＯＳトランジスタ３３がオン状態となり、外部電源電圧ＶＣＣがラインＬＬに印加される。その一端が出力ラインＬ_ｏｕｔに接続されているコンデンサ３７の他端に外部電源電圧ＶＣＣが印加されたことにより、先に充電された電荷を保存するが如くコンデンサ３７の一端に接続されている出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔのレベルが上昇し、アドレス変化時点、つまり遅延アドレス変化信号ＡＣのレベル立ち上がり時点から期間Ｔｓ経過後には、上記した基準値Ｖａを上回るようになる。尚、図７に示す如き遅延アドレス変化信号ＡＣＤのパルス幅（ＷＴ＋Ｄｌｙ３）は、通常の読出動作時のアドレスアクセスに十分間に合う長さであり、且つＭＯＳトランジスタ３２及び３４を共にオン状態に設定することによって実施されるコンデンサ３７の充電が十分に為される期間に設定する。

以上の如く、図３に示す内部電源電圧生成部１０においては、チャージポンプ回路１３によって外部電源電圧ＶＣＣを昇圧しこのＶＣＣよりも高い内部電源電圧Ｖ_ｂｓｔを出力ラインＬ_ｏｕｔを介して送出するにあたり、先ずメモリセルアレイ４のアクセス時におけるアドレス周期Ｔ_ｃｙｃがアクセス保証する最小アドレス周期Ｔ_ｃ１より短いか否かを判定する。この際、アドレス周期Ｔ_ｃｙｃが最小アドレス周期Ｔ_ｃ１より短いと判定された場合にブースト回路１７を動作させて内部電源電圧Ｖ_ｂｓｔの電圧値を以下の如く昇圧させる。すなわち、先ず、アドレス変化に応じて、ＭＯＳトランジスタ３２及び３４を所定期間（ＷＴ＋Ｄｌｙ３）に亘りオン状態にすることにより、コンデンサ３７を急速充電する。かかる急速充電により、内部電源電圧Ｖ_ｂｓｔの電圧値は徐々に上昇し外部電源電圧ＶＣＣに到る。そして、所定期間（ＷＴ＋Ｄｌｙ３）経過後、内部電源電圧Ｖ_ｂｓｔの電圧値が基準電圧値Ｖａより低い場合には、ＭＯＳトランジスタ３３をオン状態に設定する。これにより、その一端が出力ラインＬ_ｏｕｔに接続されているコンデンサ３７の他端に外部電源電圧ＶＣＣを印加し、先に充電された電荷を保存するようにコンデンサ３７の一端に接続されている出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔの電圧値を更に昇圧させ、基準電圧値Ｖaよりも高い電圧に到らせるのである。

よって、ダミーリード動作等により、アクセス保証されているアドレス周期より短いアドレス周期でメモリセルアレイに対するアクセスが為されたが故に消費電力が増大し、内部電源電圧Ｖ_ｂｓｔの電圧値が所定の基準電圧Ｖaより下回ってしまっても、この内部電源電圧Ｖ_ｂｓｔの電圧値を基準電圧Ｖaよりも高い電圧にすることが可能となる。これにより、ダミーリード動作の状態から通常のデータ読出動作への移行時における、内部電源電圧の低下に伴うアクセス遅延を短縮させることが可能となる。

尚、上記実施例においては、メモリセルアレイ４のアクセス時におけるアドレス周期Ｔ_ｃｙｃがアクセス保証する最小アドレス周期Ｔ_ｃ１より短いか否かにより、ブースト回路１７の動作及び非動作を切り替えるようにしているが、内部電源電圧Ｖ_ｂｓｔの電圧値に基づきこの切り替えを行うようにしても良い。

図９は、かかる点に鑑みて為された内部電源電圧生成部１０の他の内部構成を示すブロック図である。

尚、図９に示す構成においては、図３に示される内部電源電圧生成部１０中からＡＤＤ周期判定回路１５を省き、電圧センサ２０を追加した点を除く他の機能モジュール各々の動作については、図３に示されるものと同一である。つまり、図９に示す構成では、ＡＤＤ周期判定回路１５から送出された周期判定信号ＣＹＪに代えて、電圧センサ２０から送出された昇圧イネーブル信号ＥＮ２をナンドゲート１６に供給し、電圧センサ１１から送出された昇圧イネーブル信号ＥＮに代えて昇圧イネーブル信号ＥＮ２をブースト回路１７に供給するようにしている。

この際、電圧センサ２０は、出力ラインＬ_ｏｕｔ上に生成された内部電源電圧Ｖ_ｂｓｔと、閾値電圧としての基準電圧Ｖｂとの大小比較を行い、図１０の如く、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂよりも高い場合には論理レベル０、低い場合には昇圧動作を実施させるべき論理レベル１の昇圧イネーブル信号ＥＮ２を、ナンドゲート１６及びブースト回路１７に供給する。尚、基準電圧Ｖｂは、前述した基準電圧Ｖａよりも低い電圧値である。

よって、図９に示す構成によれば、図１０に示すように、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂよりも高い場合には論理レベル１となり、低い場合には遅延アドレス変化信号ＡＣＤの論理レベルを反転させた信号がブーストイネーブル信号ＢＳＥとして、ブースト回路１７に供給されるようになる。この際、図１０に示すように、ブーストイネーブル信号ＢＳＥが論理レベル０の状態にある間は、ブースト回路１７のＭＯＳトランジスタ３２及び３４がオン状態、ＭＯＳトランジスタ３３がオフ状態となる。これにより、出力ラインＬ_ｏｕｔにその一端が接続されているコンデンサ３７の他端に接地電位ＶＳＳが供給されるので、その供給開始時点において、コンデンサ３７の一端に接続されている出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔは図１０に示す如く急激に低下する。しかしながら、同時に、レベルシフタ３１から供給された、接地電位ＶＳＳを有する出力駆動信号ＤＲＶＧに応じてＭＯＳトランジスタ３２がオン状態となり、出力ラインＬ_ｏｕｔが外部電源電圧ＶＣＣによってプルアップされる。これにより、出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔのレベルは、図１０に示す如く徐々に上昇して外部電源電圧ＶＣＣのレベルに到達する。尚、この間、ラインＬＬには接地電位ＶＳＳが供給され、出力ラインＬ_ｏｕｔには外部電源電圧ＶＣＣが供給されていることから、コンデンサ３７が急速に充電される。その後、ブーストイネーブル信号ＢＳＥが論理レベル０から論理レベル１に遷移すると、ＭＯＳトランジスタ３２には内部電源電圧Ｖ_ｂｓｔを有する出力駆動信号ＤＲＶＧが供給され、ＭＯＳトランジスタ３４には論理レベル０のディスチャージ駆動信号ＮＧが供給される。これにより、これらＭＯＳトランジスタ３２及び３４は共にオフ状態となる。その後、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂを下回っているが故に論理レベル１の状態となっている昇圧イネーブル信号ＥＮ２に応じてＭＯＳトランジスタ３３がオン状態となり、外部電源電圧ＶＣＣがラインＬＬに印加される。これにより、コンデンサ３７の他端に外部電源電圧ＶＣＣが印加され、先に充電された電荷を保存するようにコンデンサ３７の一端に接続されている出力ラインＬ_ｏｕｔ上の内部電源電圧Ｖ_ｂｓｔのレベルが上昇し、アドレス変化時点、つまり遅延アドレス変化信号ＡＣのレベル立ち上がり時点から期間Ｔｓ経過後には、上記した基準値Ｖｂを上回るようになる。

このように、内部電源電圧生成部１０として図９に示す構成を採用した場合には、アドレス周期Ｔ_ｃｙｃに拘わらず、内部電源電圧Ｖ_ｂｓｔが所定の基準電圧Ｖｂ（Ｖｂ＜Ｖａ）より低い場合に、ブースト回路１７のコンデンサ３７が急速充電され、内部電源電圧Ｖ_ｂｓｔのレベルが上昇する。よって、アドレス周期Ｔ_ｃｙｃがアクセス保証サイクルよりも短くなってから図７に示す如き遅延時間Ｄｌｙ２が経過した後でないと、コンデンサ３７の充電が実施されない図３に示す如き構成を採用した場合に比して、ブースト回路１７による昇圧動作の応答が速くなる。すなわち、図９に示す構成によれば、アドレス周期Ｔ_ｃｙｃがアクセス保証サイクルよりも短いが故に、アドレス変化時点から遅延時間Ｄｌｙ２の経過前に内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂより低下してしまっても、ブースト回路１７による昇圧動作を開始することが可能となるのである。

尚、図９に示す構成では、電圧センサ２０から送出された昇圧イネーブル信号ＥＮ２をブースト回路１７に供給しているが、この昇圧イネーブル信号ＥＮ２に代えて電圧センサ１１から送出された昇圧イネーブル信号ＥＮをブースト回路１７に供給するようにしても良い。これにより、ブースト回路１７の昇圧動作を担うコンデンサ３７が充電を開始するタイミングは、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖａを下回った時点となる。

また、内部電源電圧生成部１０としては、図３に示す構成及び図９に示す構成を併用した、図１１に示す如き構成を採用しても良い。要するに、図１１に示す内部電源電圧生成部１０は、図９に示す構成に図３に示されるＡＤＤ周期判定回路１５を付加し、このＡＤＤ周期判定回路１５から送出された周期判定信号ＣＹＪをナンドゲート１６に供給するようにしたものである。かかる構成によれば、コンデンサ３７が充電を開始するタイミングは、内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂ以下であり且つアドレス周期Ｔ_ｃｙｃが、
Ｔ_ｃｙｃ＜ＷＴ＋Ｄｌｙ１
となった場合に限定される。

又、上記実施例においては、アドレス周期Ｔ_ｃｙｃがアクセス保証する最小アドレス周期Ｔ_ｃ１より短いか否か、及び／又は内部電源電圧Ｖ_ｂｓｔが基準電圧Ｖｂより低いか否かによって、ブースト回路１７の昇圧動作を実行させるか否かを制御するようにしているが、ブースト回路１７を常に動作させるようにしても良い。

要するに、第１昇圧部（発振回路１２、チャージポンプ１３）によって、外部電源電圧を昇圧することにより内部電源電圧（Ｖ_ｂｓｔ）を生成し、これを出力ライン（Ｌ_ｏｕｔ）を介してメモリセル駆動部（５）に供給しつつ、第２昇圧部（ブースト回路１７）によって以下の如き昇圧動作を実行すれば良いのである。すなわち、第２昇圧部の昇圧駆動制御回路（ＭＯＳトランジスタ３２〜３４）により、その一端が出力ラインに接続されているコンデンサ（３７）の他端に基準低電位（ＶＳＳ）を印加しつつ出力ラインに外部電源電圧（ＶＣＣ）を印加することによりコンデンサを充電する。そして、内部電源電圧が閾値電圧（Ｖａ、Ｖｂ）より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより、出力ライン上の内部電源電圧を昇圧するのである。

４メモリセルアレイ
５メモリセル駆動部
１０内部電源電圧生成部
１１電圧センサ
１２発振回路
１３チャージポンプ回路
１４遅延回路１４
１５ＡＤＤ周期判定回路
１７ブースト回路
３１レベルシフタ
３２〜３４ＭＯＳトランジスタ
３５ナンドゲート
３６インバータ
３７コンデンサ

Claims

外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成回路であって、
前記外部電源電圧を昇圧した昇圧電圧を前記内部電源電圧として出力ラインを介して前記半導体メモリに供給する第１昇圧部と、
前記出力ラインに一端が接続されているコンデンサと、前記コンデンサの他端に基準低電位を印加しつつ前記出力ラインに前記外部電源電圧を印加することにより前記コンデンサを充電する充電動作を為し、前記内部電源電圧が閾値電圧より低い場合に前記コンデンサの他端に前記外部電源電圧を印加することにより前記コンデンサの他端の電位を上昇させる昇圧駆動制御回路と、を含む第２昇圧部と、
前記半導体メモリに供給されるアドレスデータのアドレス変化の周期が閾値期間よりも短いか否かを判定するアドレス周期判定部と、を有し、
前記昇圧駆動制御回路は、前記アドレス周期判定部によって前記アドレス変化の周期が前記閾値期間よりも短いと判定された場合に前記充電動作を行うことを特徴とする半導体メモリの内部電源電圧生成回路。
前記昇圧駆動制御回路は、前記アドレス周期判定部によって前記アドレス変化の周期が前記閾値期間よりも短いと判定され且つ前記内部電源電圧が前記閾値電圧より低い場合に前記充電動作を為すことを特徴とする請求項１記載の半導体メモリの内部電源電圧生成回路。
前記第１昇圧部は、前記内部電源電圧が前記閾値電圧より高い第２の閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項２に記載の半導体メモリの内部電源電圧生成回路。
前記第１昇圧部は、前記内部電源電圧が前記閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項１に記載の半導体メモリの内部電源電圧生成回路。
前記昇圧駆動制御回路は、前記内部電源電圧が前記閾値電圧より低い場合に前記充電動作を為すことを特徴とする請求項１記載の半導体メモリの内部電源電圧生成回路。
前記第１昇圧部は、前記内部電源電圧が前記閾値電圧より高い第２の閾値電圧より低い場合に前記昇圧電圧の生成を行うことを特徴とする請求項５に記載の半導体メモリの内部電源電圧生成回路。
外部電源電圧に基づいて半導体メモリを駆動する内部電源電圧を生成する半導体メモリの内部電源電圧生成方法であって、
前記外部電源電圧を昇圧して昇圧電圧を生成しこれを前記内部電源電圧として出力ラインを介して前記半導体メモリに供給しつつ、
前記内部電源電圧が閾値電圧より低い場合には、前記半導体メモリに供給されるアドレスデータのアドレス変化の周期が閾値期間よりも短い場合に、前記出力ラインに一端が接続されているコンデンサを充電し、その後に前記コンデンサの他端に所定の高電位を印加することにより前記出力ライン上の電圧を昇圧することを特徴とする半導体メモリの内部電源電圧生成方法。