<本発明の一態様が解決することができる課題の例>
例えば、半導体装置への電源電位の供給を適宜停止することにより、消費電力を低減することができる半導体装置の開発が進められている。
具体的には、記憶を保持できる時間が比較的長い記憶回路を半導体装置に設け、当該半導体装置の動作情報を当該記憶回路に格納した後に、電源回路が電源電位の供給を停止することにより、消費電力を低減しようとするものである。
このような半導体装置は、電源電位の供給が停止される前の状態に、電源回路が電源電位の供給を再開した後に素早く復帰できることが望まれる。
なお、本明細書において、電源電位が供給されている半導体装置の状態をアクティブ状態とよび、電源電位の供給が停止されている半導体装置の状態をスタンバイ状態とよぶ。
半導体装置の多くは、選択トランジスタが接続された機能素子または機能回路を備える。選択トランジスタが接続された機能素子または機能回路に、当該選択トランジスタを介して所定の電位を供給する場合、選択トランジスタを確実にオン状態にする必要がある。
例えば、選択トランジスタのドレインに電気的に接続された機能素子または機能回路に所定の電位を供給する場合について説明する。選択トランジスタを選択するための信号として、選択トランジスタのソースに供給する電位と同じ電位の信号を選択トランジスタのゲートに供給すると、選択トランジスタのオン抵抗が十分に低減できない場合がある。
その結果、機能素子または機能回路を高速に駆動できない場合がある。または、選択トランジスタを介して機能素子または機能回路に供給する電位が、選択トランジスタのしきい値電圧分低下してしまう場合がある。よって、選択トランジスタに接続された機能素子または機能回路に供給する電位よりも十分高い電位を、選択トランジスタのゲートに供給する必要がある。
しかし、複数の電源電位を供給するために、半導体装置に複数の配線を設けると、半導体装置の微細化が困難になる場合がある。また、電源回路は消費電力が大きく、これを複数設けることにより、半導体装置の消費電力が大きくなってしまう場合がある。これにより、電源電位の単一化が望まれている。
上述の半導体装置は、スタンバイ状態からアクティブ状態に短期間に、素早く切り替わることが望まれる。よって、機能素子または機能回路に供給する一の信号と、当該信号の電位よりも十分高い電位の昇圧信号と、を単一の高電源電位から短期間に生成することが望まれる。
また、上述の半導体装置は、アクティブ状態において、機能素子または機能回路が接続された選択トランジスタに選択信号を繰り返し供給する。よって、機能素子または機能回路に供給する一の信号と、当該信号の電位よりも十分高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できることが望まれる。
また、本発明の一態様が解決することができる課題の他の例としては、半導体装置の設計に要する時間の短縮のために若しくは半導体装置を構成する回路や部品を削減することが望まれている。例えば、電源回路や複数の電源電位を供給するための配線を削減することが望まれている。
<本発明の一態様>
そこで、上記課題を解決するために、本発明の一態様は、半導体装置に設ける昇圧信号回路の構成に着眼した。以下に説明する実施の形態には、異なる特性を有する2つの昇圧信号回路に着眼して創作された本発明の一態様が含まれる。
本発明の一態様の半導体装置は、ブートストラップ回路を用いて選択信号の電位から十分高い第1の昇圧信号を生成する第1の昇圧信号回路と、チャージポンプ回路に昇圧された電位が供給されるレベルシフタ回路を用いて選択信号から十分高い第2の昇圧信号を生成する第2の昇圧信号回路と、第1の昇圧信号および第2の昇圧信号の、いずれか一方以上の電位の昇圧信号を供給する選択回路を含んで構成される。
これにより、高電源電位が供給されていないスタンバイ状態から、高電源電位が供給されるアクティブ状態に切り替えられた後、ブートストラップ回路を用いて短期間に素早く第1の昇圧信号を選択信号から生成することができる。
また、アクティブ状態において連続して供給されるクロック信号が供給されるチャージポンプ回路と、そのチャージポンプに昇圧された電位が供給されるレベルシフタ回路とを用いて、選択信号から第2の昇圧信号を繰り返し供給することができる。
そして、選択回路は第1の昇圧信号および第2の昇圧信号の、いずれか一方以上の電位の昇圧信号を選択して供給することができる。
その結果、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力を低減することができる半導体装置を提供できる。または、または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置の構成について、図1、図2および図4を参照しながら説明する。
図1(A)は本発明の一態様の半導体装置の構造を説明するブロック図であり、図1(B)は、図1(A)の構成の詳細を説明するブロック図である。
図2(A)は本発明の一態様の半導体装置に適用することができる選択回路の構成を説明する回路図であり、図2(B)は選択回路の具体的な構成の一例を説明する回路図である。
図4は本発明の一態様の半導体装置に適用することができる第2の昇圧信号回路の構成を説明する回路図である。図4(A)はレベルシフタ回路の具体的な構成の一例を説明する図であり、図4(B)はチャージポンプ回路の具体的な構成の一例を説明する回路図である。
本実施の形態で例示して説明する半導体装置100は、選択回路150と、選択回路150に第1の昇圧信号Vbootを供給することができる第1の昇圧信号回路110と、第2の昇圧信号Vlsを供給することができる第2の昇圧信号回路120を有する(図1(A)参照)。
<選択回路>
選択回路150は、第1の整流回路151を介して供給される第1の昇圧信号Vbootまたは第2の整流回路152を介して供給される第2の昇圧信号Vls若しくは選択信号Vinが供給される常閉接点153を介して供給される低電源電位Vssを、供給することができる(図2(A)参照)。なお、選択回路150が供給する信号を本明細書において昇圧信号Voutという。また、常閉接点は回路を常時閉じていて、動作したときに回路を開く接点であり、B接点ともいう。
<第1の昇圧信号回路>
第1の昇圧信号回路110は、選択信号Vinを昇圧して、第1の昇圧信号Vbootを生成することができるブートストラップ回路を備える。なお、第1の昇圧信号回路110に適用可能な具体的な構成の一例を、実施の形態2において説明する。
<第2の昇圧信号回路>
第2の昇圧信号回路120は、選択信号Vinを昇圧して第2の昇圧信号Vlsを生成することができるレベルシフタ回路140と、クロック信号Vclkを供給され高電源電位Vddを昇圧して供給することができるチャージポンプ回路130を備える(図1(B)参照)。
<機能回路>
なお、機能回路220と、信号を機能回路220に選択的に供給することができる選択トランジスタ210と、を備える回路200を、半導体装置100に設けることができる(図1(A)参照)。選択するための昇圧信号Voutを選択トランジスタ210のゲートに供給することで、機能回路220を選択できる。機能回路220が選択された状態で、選択トランジスタ210を介して信号V(1)を機能回路220に供給できる。
昇圧信号Voutは高電源電位Vddから昇圧されているため、信号V(1)が高電源電位Vddと等しい電位であるときも機能回路220に信号V(1)を供給することができる。
なお、回路200の一例として、レジスタ等の記憶回路、記憶回路がマトリクス状に配置された記憶アレイ、サンプルホールド回路、表示素子がマトリクス状に配置された表示回路等を挙げることができる。
上記本発明の一態様の半導体装置は、ブートストラップ回路を用いて選択信号Vinの電位から十分高い第1の昇圧信号Vbootを生成する第1の昇圧信号回路110と、チャージポンプ回路130に昇圧された電位が供給されるレベルシフタ回路140を用いて選択信号Vinから十分高い第2の昇圧信号Vlsを生成する第2の昇圧信号回路120と、第1の昇圧信号Vbootおよび第2の昇圧信号Vlsの、いずれか一方以上の電位の昇圧信号Voutを供給する半導体装置100を含んで構成される。
第1の昇圧信号回路110はブートストラップ回路を用いる。これにより、高電源電位Vddが供給されていないスタンバイ状態から、高電源電位Vddが供給されるアクティブ状態に切り替えられた後、第1の昇圧信号回路110は短期間に素早く第1の昇圧信号Vbootを選択信号Vinから生成することができる。
また、第2の昇圧信号回路120は、アクティブ状態において連続して供給されるクロック信号Vclkが供給されるチャージポンプ回路130と、そのチャージポンプ回路130に昇圧された電位Vcpが供給されるレベルシフタ回路140とを用いるため、選択信号Vinから第2の昇圧信号Vlsを繰り返し供給することができる。
そして、選択回路150は第1の昇圧信号Vbootおよび第2の昇圧信号Vlsの、いずれか一方以上の電位の昇圧信号を選択して供給し、選択信号Vinが供給されていないときに低電源電位Vssを供給することができる。
その結果、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力を低減することができる半導体装置を提供できる。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。
本発明の一態様の半導体回路に適用できる選択回路150の具体的な構成の一例を、図2(B)を参照しながら説明する。また、第2の昇圧信号回路120の具体的な構成の一例を、図4を参照しながら説明する。
《選択回路の具体例》
選択回路150Aは、ゲートおよび第1の電極が第1の昇圧信号Vbootを供給することができる配線と電気的に接続されるnチャネル型のトランジスタ151tと、ゲートおよび第1の電極が第2の昇圧信号Vlsを供給することができる配線と電気的に接続され、第2の電極がトランジスタ151tの第2の電極と電気的に接続されるnチャネル型のトランジスタ152tと、を備える。なお、トランジスタ151tおよびトランジスタ152tはいずれも整流回路として機能することができる。
また、選択回路150Aは、高電源電位Vdd、低電源電位Vssおよび選択信号Vinが供給されるインバータ回路INV(4)と、ゲートがインバータ回路INV(4)の出力端子と電気的に接続され、第1の電極がトランジスタ151tの第2の電極と、第2の電極が低電源電位を供給することができる配線と電気的に接続されるnチャネル型のトランジスタ153tと、を備える。なお、ゲートがインバータ回路INV(4)の出力端子と接続されたトランジスタ153tは、常閉接点として機能することができる。
なお、選択回路150Aは、昇圧信号Voutをトランジスタ151tの第2の電極、トランジスタ152tの第2の電極およびトランジスタ153tの第1の電極と電気的に接続される配線に供給する。
インバータ回路INV(4)は、高電源電位Vdd、低電源電位Vssおよび選択信号Vinが供給される。そして、選択信号Vinの電位がインバータ回路INV(4)の閾値電圧を超えると、選択信号Vinのハイとロウが反転された反転信号をトランジスタ153tのゲートに供給する。例えば、反転信号されたロウの信号がトランジスタ153tのゲートに供給されると、トランジスタ153tは非導通状態になる。
トランジスタ151tの第1の電極およびゲートに第1の昇圧信号Vbootが供給されることにより、トランジスタ151tの第2の電極と電気的に接続される配線の電位が第1の昇圧信号Vbootからトランジスタ151tの閾値電圧を差し引いた電位以上になるように、電流がトランジスタ151tを流れる。
また、トランジスタ152tの第1の電極およびゲートに第2の昇圧信号Vlsが供給されることにより、トランジスタ152tの第2の電極と電気的に接続される配線の電位が第2の昇圧信号Vlsからトランジスタ15stの閾値電圧を差し引いた電位以上になるように、電流がトランジスタ152tを流れる。
これにより、トランジスタ151tの第2の電極およびトランジスタ152tの第2の電極と電気的に接続される配線の電位は、第1の昇圧信号Vbootおよび第2の昇圧信号Vlsの、いずれか一方以上の電位となり、選択回路150は選択信号Vinより昇圧された昇圧信号Voutを供給することができる。
《第2の昇圧信号回路の具体例》
第2の昇圧信号回路120は、チャージポンプ回路130とレベルシフタ回路140を含む。
チャージポンプ回路130Aは、半導体装置100に用いられるクロック信号Vclk等を用いて高電源電位Vddより高い電位を生成する。例えば、チャージポンプ回路130Aは、段131、段132、段133、段134を備える4段のチャージポンプである。各段は整流回路と容量を備える(図4(B))。
段131は、整流素子131dと整流素子131dのカソードに一方の電極が電気的に接続された容量素子131cを備える。整流素子131dのアノードは高電源電位Vddが供給され、容量素子131cの他方の電極にはクロック信号Vclkが供給され、整流素子131dのカソードは、段132の整流素子のアノードに電気的に接続される。
段132、段133および段134は段131と同様の構成を備え、各段の整流素子のアノードは、前段の整流素子のカソードと電気的に接続される。なお、段134の整流素子のカソードは整流素子135dのアノードに電気的に接続される。
なお、インバータINV(6)はクロック信号Vclkのハイとロウを反転し、クロック信号Vclkの反転信号が段132および段134に設けられる容量素子の他方の電極に供給される。
整流素子135dのカソードは容量素子135cの一方の電極と電気的に接続され、容量素子135cの他方の電極は低電源電位Vssが供給される。
なお、整流素子は例えばnチャネル型のトランジスタを用いて構成することができ、インバータINV(6)はnチャネル型のトランジスタとpチャネル型のトランジスタを用いて構成することができる。
チャージポンプ回路130Aの各段は、整流素子のアノードに供給される電位より高い電位をカソード側に生成する。これにより、高電源電位Vddより高い電位を整流素子135dのカソード側に供給することができる。
レベルシフタ回路140は、選択信号Vinを供給されると、チャージポンプ回路130から供給される電位の第2の昇圧信号Vlsを供給することができる。
例えば、レベルシフタ回路140Aは、高電源電位Vdd、低電源電位Vssおよび選択信号Vinを供給することができる配線と電気的に接続されるインバータINV(5)を備える(図4(A))。
また、レベルシフタ回路140Aは、ゲートが選択信号Vinの反転信号を供給することができる配線と電気的にされ、第1の電極が低電源電位Vssを供給することができる配線と電気的に接続されるnチャネル型のトランジスタ123tを備える。
また、レベルシフタ回路140Aは、ゲートが選択信号を供給することができる配線が電気的に接続され、第1の電極が低電源電位Vssを供給することができる配線と電気的に接続されるnチャネル型のトランジスタ121tを備える。
また、ゲートがトランジスタ121tの第2の電極に電気的に接続され、第1の電極がトランジスタ123tの第2の電極に電気的に接続され、チャージポンプ回路130が電位を供給することができる配線に第2の電極が電気的に接続されるpチャネル型のトランジスタ124tを備える。
また、ゲートがトランジスタ123tの第2の電極に電気的に接続され、第1の電極がトランジスタ121tの第2の電極に電気的に接続され、チャージポンプ回路130が電位を供給することができる配線に第2の電極が電気的に接続されるpチャネル型のトランジスタ122tを備える。
レベルシフタ回路140Aは、選択信号Vinが供給されると、チャージポンプ回路130から供給される昇圧された電位Vcpを、トランジスタ123tの第2の電極に供給することができる。
<駆動方法>
本発明の一態様の半導体装置100の駆動方法について、図8を参照しながら説明する。図8は駆動方法を説明するためのフローチャートである。
本実施例で説明する半導体装置100は、ブートストラップ回路を用いて選択信号の電位から十分高い第1の昇圧信号を生成する第1の昇圧信号回路110と、チャージポンプ回路に昇圧された電位が供給されるレベルシフタ回路を用いて選択信号から十分高い第2の昇圧信号を生成する第2の昇圧信号回路120と、第1の昇圧信号Vbootおよび第2の昇圧信号Vlsの、いずれか一方以上の電位の昇圧信号Voutを供給する選択回路150を含んで構成される。そして、以下の3つのステップを有する方法を用いて駆動できる。
第1のステップにおいて、高電源電位Vddおよび低電源電位Vssを第1の昇圧信号回路110、第2の昇圧信号回路120および選択回路150に供給する(図8(S1))。
第2のステップにおいて、クロック信号Vclkをチャージポンプ回路130に供給する(図8(S2))。
第3のステップにおいて、選択信号Vinを、第1の昇圧信号回路110、第2の昇圧信号回路120および選択回路150に第1の昇圧信号Vbootの電位が第2の昇圧信号Vlsの電位より高くなる期間に供給する(図8(S3))。
本発明の一態様の半導体装置の駆動方法は、第2の昇圧信号回路120が十分に高い電位の第2の昇圧信号Vlsを供給することができない期間において、第1の昇圧信号回路110が供給する第1の昇圧信号Vbootを昇圧信号Voutに用いる方法である。
その結果、スタンバイ状態からアクティブ状態に復帰した後、速やかに選択信号Vinを供給することができ、高速に半導体装置を駆動できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、本発明の一態様の半導体装置の構成について、図3を参照しながら説明する。
図3(A)は本発明の一態様の半導体装置に適用することができる第1の昇圧信号回路の構成を説明する回路図であり、図3(B)は第1の昇圧信号回路の具体的な構成の一例を説明する回路図である。
本実施の形態で例示して説明する第1の昇圧信号回路110は、選択信号Vinの反転信号を供給することができるインバータ回路INV(1)と、選択信号Vinが供給されるブートストラップ回路112と、ブートストラップ回路112から供給される電位および低電源電位Vss並びに選択信号Vinの反転信号が供給されるインバータ回路INV(2)と、を備える(図3(A))。また、ブートストラップ回路112に選択信号Vinを供給することができるインバータ回路INV(3)を備える。
上記本発明の一態様の半導体装置に適用できる第1の昇圧信号回路110は、一方の端子が整流素子を介して高電源電位Vddを供給される配線112nに接続され、他方の端子が、選択信号Vinを供給される容量素子112cを具備するブートストラップ回路112を備える。また、ブートストラップ回路112は、配線112nの電位をインバータ回路INV(2)に供給する。
高電源電位Vddが供給されていないスタンバイ状態から、高電源電位Vddが供給されるアクティブ状態に切り替えられると、すぐに高電源電位Vddが容量素子112cの一方の端子に供給される。次いで、選択信号Vinが容量素子112cの他方の端子に供給されることにより短期間に素早く第1の昇圧信号Vbootを選択信号Vinから生成することができる。
第1の昇圧信号回路110の具体的な構成の一例を、図3(B)を参照しながら説明する。
第1の昇圧信号回路110Aは、インバータ回路INV(1)、インバータ回路INV(2)およびインバータ回路INV(3)ならびにブートストラップ回路112を備える。なお、いずれのインバータもpチャネル型のトランジスタとnチャネル型のトランジスタで構成することができる。
ブートストラップ回路112は、ゲートが高電源電位を供給することができる配線に電気的に接続され、第1の電極がゲートと電気的に接続されるトランジスタ112dと、トランジスタ112dの第2の電極に一方の電極が電気的に接続され、他方の電極がインバータ回路INV(3)の出力端子と電気的に接続される容量素子112cを備える。
なお、トランジスタ112dは整流素子として機能できる。また、トランジスタ112dの第2の端子と容量素子112cの一方の端子は、配線112nに電気的に接続される。
インバータ回路INV(1)は、高電源電位Vdd、低電源電位Vssおよび選択信号Vinが供給される。そして、選択信号Vinの電位がインバータ回路INV(1)の閾値電圧を超えると、選択信号Vinのハイとロウが反転された反転信号を第2のインバータ回路INV(2)および第3のインバータ回路INV(3)に供給する。
インバータ回路INV(3)は、高電源電位Vdd、低電源電位Vssおよび選択信号Vinのハイとロウが反転された反転信号が供給され。そして、反転信号の電位がインバータ回路INV(3)の閾値電圧を超えると、選択信号Vinと同じになるように再び反転された信号をブートストラップ回路112の配線112nに供給する。なお、容量素子112cと容量結合された配線112nの電位は昇圧され、第1の昇圧信号Vbootを生成することができる。
第2のインバータ回路INV(2)は、ブートストラップ回路112の配線112nの電位、低電源電位Vssおよび選択信号Vinのハイとロウが反転された反転信号が供給され。そして、反転信号の電位がインバータ回路INV(2)の閾値電圧を超えると、ブートストラップ回路112の配線112nの電位を、出力端子を介して選択回路150に供給する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、本発明の一態様の半導体装置の構成について、図5を参照しながら説明する。なお、本実施の形態で説明する半導体装置は記憶装置として用いることができる。
図5(A)および図5(B)は本発明の一態様の半導体装置を説明するブロック図であり、図5(C)は記憶回路の一例を説明する回路図である。
本実施の形態で例示して説明する半導体装置は、情報を含むデータ信号V(1)を供給することができる信号線631と、第1の電極が信号線631と電気的に接続され、ゲートが昇圧信号Voutを供給することができる配線と電気的に接続され、第2の電極が記憶回路624と電気的に接続される選択トランジスタ11tと、を有する。そして、記憶回路624は、選択トランジスタの第2の電極から供給されるデータ信号V(1)を記憶する(図5(B)参照)。
本実施の形態で説明する半導体装置は、記憶回路624を選択し且つ情報を含む信号V(1)を書き込むトランジスタ11tが、昇圧信号Voutを用いて駆動される構成を備える。
その結果、信号と、信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、信号と、信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力が低減された記憶装置として用いることができる半導体装置を提供できる。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。
また、本実施の形態で説明する半導体装置は、トランジスタ11tが、チャネルが形成される酸化物半導体層を備える。
これにより、オフ状態のトランジスタ11tからリークする電流を極めて小さくできる。その結果、単一の高電源電位Vddから生成した昇圧信号Voutを用いて、信号V(1)を記憶回路624に書き込むことができる。また、記憶回路624に書き込まれた信号が、トランジスタ11tからリークする現象を抑制できる。また、記憶回路624に書き込んだ信号を、電源電圧の供給が停止している期間において長期間保つことができる。これにより、電源回路が電力を無駄に消費する現象を抑制できる。
また、本実施の形態で説明する半導体装置は、高速に動作することができるトランジスタを用いて、記憶回路620Aの一部を構成することができる(図5(B)参照)。例えば、シリコンにチャネルが形成される領域を備えるトランジスタ12tは記憶回路620Aの記憶素子に書き込まれた信号を高速に読み出すことができる。なお、記憶回路620Aの容量素子16は、記憶素子を構成する。
本実施の形態の半導体装置に適用することができる構成の一例を実施の形態4に詳細に説明する。
なお、上記の記憶回路をマトリクス状に配置して、容量が大きく、ランダムアクセスが可能な記憶装置を構成することができる(図5(A)参照)。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路の構造について、図6を参照しながら説明する。図6は、トランジスタ11t、トランジスタ12tおよび容量素子16の断面の構造を示す図である。
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ11tと、容量素子16とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ12t上に形成されている場合を例示している。
なお、トランジスタ12tは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ12tは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ11tはトランジスタ12t上に積層されていなくとも良く、トランジスタ11tとトランジスタ12tは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ12tを形成する場合、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ12tが形成される半導体基板400は、例えば、n型またはp型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等を用いることができる。図6では、n型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ12tは、素子分離用絶縁膜401により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜401の形成には、選択酸化法(LOCOS(Local Oxidation of Silicon)法)またはトレンチ分離法等を用いることができる。
具体的に、トランジスタ12tは、半導体基板400に形成された、ソース領域またはドレイン領域として機能する不純物領域402及び不純物領域403と、ゲート電極404と、半導体基板400とゲート電極404の間に設けられたゲート絶縁膜405とを有する。ゲート電極404は、ゲート絶縁膜405を間に挟んで、不純物領域402と不純物領域403の間に形成されるチャネル形成領域と重なる。
トランジスタ12t上には、絶縁膜409が設けられている。絶縁膜409には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ接する配線410と配線411が形成されている。
そして、配線410は、絶縁膜409上に形成された配線415に電気的に接続されており、配線411は、絶縁膜409上に形成された配線416に電気的に接続されている。
配線415乃至配線417上には、絶縁膜420及び絶縁膜440が順に積層するように形成されている。絶縁膜420及び絶縁膜440には開口部が形成されており、上記開口部に、配線417に電気的に接続された配線421が形成されている。
トランジスタ11t及び容量素子16は、絶縁膜440上に形成されている。
トランジスタ11tは、絶縁膜440上に、酸化物半導体を含む半導体膜430と、半導体膜430上の、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430、導電膜432及び導電膜433上のゲート絶縁膜431と、ゲート絶縁膜431上に位置し、導電膜432と導電膜433の間において半導体膜430と重なっているゲート電極434と、を有する。なお、導電膜433は、配線421に電気的に接続されている。
また、ゲート絶縁膜431上において導電膜433と重なる位置に、導電膜435が設けられている。ゲート絶縁膜431を間に挟んで導電膜433及び導電膜435が重なっている部分が、容量素子16として機能する。
なお、図6では、容量素子16がトランジスタ11tと共に絶縁膜440の上に設けられている場合を例示しているが、容量素子16は、トランジスタ12tと共に、絶縁膜440の下に設けられていても良い。
そして、トランジスタ11t、容量素子16上に、絶縁膜441及び絶縁膜442が順に積層するように設けられている。絶縁膜441及び絶縁膜442には開口部が設けられており、上記開口部においてゲート電極434に接する導電膜443が、絶縁膜441上に設けられている。
なお、図6において、トランジスタ11tは、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、半導体膜430を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ11tが、半導体膜430を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図6では、トランジスタ11tが、一のゲート電極434に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ11tは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、本発明の一態様の半導体装置に適用することができる酸化物半導体膜について説明する。
電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、CAAC(C Axis Aligned Crystal)、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、CAACよりも欠陥準位密度が高い。また、微結晶は、CAACよりも欠陥準位密度が高い。なお、CAACを有する酸化物半導体を、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)と呼ぶ。
酸化物半導体膜は、例えばCAAC−OSを有してもよい。CAAC−OSは、例えば、c軸配向し、a軸または/およびb軸はマクロに揃っていない酸化物半導体を有している。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、1nm以上10nm未満のサイズの微結晶を膜中に含む酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。
なお、酸化物半導体膜が、CAAC−OS、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、CAAC−OSの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のc軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、CAAC−OS膜がある。
CAAC−OS膜は、完全な単結晶ではなく(非単結晶の一種)、完全な非晶質でもない。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には明確な粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
CAAC−OS膜に含まれる結晶部は、例えば、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつab面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、80°以上100°以下、好ましくは85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−10°以上10°以下、好ましくは−5°以上5°以下の範囲も含まれることとする。
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
CAAC−OS膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、PLDまたは半導体装置の信頼性を高めることができる。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。
n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第2の金属酸化物膜に、チャネル領域を形成することができる。
また、第3の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つをその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
また、第2の金属酸化物膜と第1の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(1×10−4Pa〜5×10−7Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、第1の金属酸化物膜または第3の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第2の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第1の金属酸化物膜または第3の金属酸化物膜として、第2の金属酸化物膜よりも上述の元素を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第1の金属酸化物膜または第3の金属酸化物膜を、第2の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
具体的に、第2の金属酸化物膜と、第1の金属酸化物膜または第3の金属酸化物膜とが、共にIn−M−Zn系酸化物である場合、第1の金属酸化物膜または第3の金属酸化物膜の原子数比をIn:M:Zn=x1:y1:z1、第2の金属酸化物膜の原子数比をIn:M:Zn=x2:y2:z2とすると、y1/x1がy2/x2よりも大きくなるように、その原子数比を設定すれば良い。なお、元素MはInよりも酸素との結合力が強い金属元素であり、例えばAl、Ti、Ga、Y、Zr、Sn、La、Ce、NdまたはHf等が挙げられる。好ましくは、y1/x1がy2/x2よりも1.5倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、y1/x1がy2/x2よりも2倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、y1/x1がy2/x2よりも3倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第2の金属酸化物膜において、y2がx2以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2は、x2と同じか、x2の3倍未満であると好ましい。
なお、第1の金属酸化物膜及び第3の金属酸化物膜の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、第1の金属酸化物膜乃至第3の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第2の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、第1の金属酸化物膜及び第3の金属酸化物膜として、スパッタリング法により形成したIn−Ga−Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、第2の金属酸化物膜をCAAC−OS膜とする場合、第2の金属酸化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、多結晶のIn−Ga−Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたPLDまたは半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域となる第2の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、PLDまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
本実施の形態では、本発明の一態様の半導体装置を搭載した電子機器について図7を用いて説明する。
本発明の一態様の半導体装置は、記憶素子を選択し、記憶素子に信号を書き込むことができる。また、表示装置の表示部に設けられた画素を選択し、信号を書き込むことができる。本発明の一態様の半導体装置の一例として、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。これらの電子機器の具体例を図7に示す。
図7(A)は、テレビジョン装置の一例を示している。テレビジョン装置7100は、筐体7101に表示部7103が組み込まれている。表示部7103により、映像を表示することが可能である。また、ここでは、スタンド7105により筐体7101を支持した構成を示している。
テレビジョン装置7100の操作は、筐体7101が備える操作スイッチや、別体のリモコン操作機7110により行うことができる。リモコン操作機7110が備える操作キー7109により、チャンネルや音量の操作を行うことができ、表示部7103に表示される映像を操作することができる。また、リモコン操作機7110に、当該リモコン操作機7110から出力する情報を表示する表示部7107を設ける構成としてもよい。
なお、テレビジョン装置7100は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向(送信者から受信者)または双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行うことも可能である。
図7(B)はコンピュータであり、本体7201、筐体7202、表示部7203、キーボード7204、外部接続ポート7205、ポインティングデバイス7206等を含む。
図7(C)は携帯型遊技機であり、筐体7301と筐体7302の2つの筐体で構成されており、連結部7303により、開閉可能に連結されている。筐体7301には表示部7304が組み込まれ、筐体7302には表示部7305が組み込まれている。また、図7(C)に示す携帯型遊技機は、その他、スピーカ部7306、記録媒体挿入部7307、LEDランプ7308、入力手段(操作キー7309、接続端子7310、センサ7311(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの)、マイクロフォン7312)等を備えている。図7(C)に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図7(C)に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
図7(D)は、携帯電話機の一例を示している。携帯電話機7400は、筐体7401に組み込まれた表示部7402の他、操作ボタン7403、外部接続ポート7404、スピーカ7405、マイク7406などを備えている。
図7(D)に示す携帯電話機7400は、表示部7402を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は、表示部7402を指などで触れることにより行うことができる。
表示部7402の画面は主として3つのモードがある。第1は、画像の表示を主とする表示モードであり、第2は、文字等の情報の入力を主とする入力モードである。第3は表示モードと入力モードの2つのモードが混合した表示+入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部7402を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部7402の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
また、携帯電話機7400内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機7400の向き(縦か横か)を判断して、表示部7402の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部7402を触れること、または筐体7401の操作ボタン7403の操作により行われる。また、表示部7402に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部7402の光センサで検出される信号を検知し、表示部7402のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
表示部7402は、イメージセンサとして機能させることもできる。例えば、表示部7402に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図7(E)は、折りたたみ式のコンピュータの一例を示している。折りたたみ式のコンピュータ7450は、ヒンジ7454で接続された筐体7451Lと筐体7451Rを備えている。また、操作ボタン7453、左側スピーカ7455Lおよび右側スピーカ7455Rの他、コンピュータ7450の側面には図示されていない外部接続ポート7456を備える。なお、筐体7451Lに設けられた表示部7452Lと、筐体7451Rに設けられた表示部7452Rが互いに対峙するようにヒンジ7454を折り畳むと、表示部を筐体で保護することができる。
表示部7452Lと表示部7452Rは、画像を表示する他、指などで触れると情報を入力できる。例えば、インストール済みのプログラムを示すアイコンを指でふれて選択し、プログラムを起動できる。または、表示された画像の二箇所に触れた指の間隔を変えて、画像を拡大または縮小できる。または、表示された画像の一箇所に触れた指を移動して画像を移動できる。また、キーボードの画像を表示して、表示された文字や記号を指で触れて選択し、情報を入力することもできる。
また、コンピュータ7450に、ジャイロ、加速度センサ、GPS(Global Positioning System)受信機、指紋センサ、ビデオカメラを搭載することもできる。例えば、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、コンピュータ7450の向き(縦か横か)を判断して、表示する画面の向きを自動的に切り替えるようにすることができる。
また、コンピュータ7450はネットワークに接続できる。コンピュータ7450はインターネット上の情報を表示できる他、ネットワークに接続された他の電子機器を遠隔から操作する端末として用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。