KR20150013031A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20150013031A
KR20150013031A KR20140091283A KR20140091283A KR20150013031A KR 20150013031 A KR20150013031 A KR 20150013031A KR 20140091283 A KR20140091283 A KR 20140091283A KR 20140091283 A KR20140091283 A KR 20140091283A KR 20150013031 A KR20150013031 A KR 20150013031A
Authority
KR
South Korea
Prior art keywords
oxide semiconductor
semiconductor film
film
transistor
insulating film
Prior art date
Application number
KR20140091283A
Other languages
English (en)
Inventor
순페이 야마자키
신야 사사가와
스구루 혼도
히데오미 스자와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20150013031A publication Critical patent/KR20150013031A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/467—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 미세화에 따라 현저해지는 전기 특성의 저하를 억제할 수 있는 구성의 반도체 장치를 제공한다.
절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 위의 제 1 절연막 및 제 2 절연막과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고, 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지는 구성으로 한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 양태는 반도체 장치, 또는 반도체 장치의 제조 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 전기 광학 장치, 반도체 회로 및 전자기기는 반도체 장치를 가지고 있는 경우가 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물 반도체막을 이용한 트랜지스터가 특허문헌 1에 개시되어 있다.
또한, 산화물 반도체막을 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 특허문헌 2, 특허문헌 3에 개시되어 있다.
그런데, 산화물 반도체막을 이용한 트랜지스터는 오프 상태에서 누출 전류가 매우 작다는 것이 알려져 있다. 예를 들면, 산화물 반도체막을 이용한 트랜지스터의 낮은 누출 특성을 응용한 저소비 전력의 CPU 등이 개시되어 있다(특허문헌 4 참조).
일본국 특개 2006-165528호 공보 일본국 특개 2011-124360호 공보 일본국 특개 2011-138934호 공보 일본국 특개 2012-257187호 공보
회로의 고집적화에 따라, 트랜지스터의 사이즈도 미세화하고 있다. 트랜지스터를 미세화하면, 온 전류, 오프 전류, 문턱 전압, S값(subthreshold swing) 등의 트랜지스터의 전기 특성이 악화되는 경우가 있다. 일반적으로, 채널 길이를 축소하면, 오프 전류의 증대, 문턱 전압의 변동의 증대, S값의 증대가 일어난다. 또한, 채널 폭을 축소하면, 온 전류가 작아진다.
따라서, 본 발명의 일 양태는 미세화에 따라 현저해지는 전기 특성의 악화를 억제할 수 있는 구성의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 집적도가 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 온 전류의 악화를 저감시킨 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 저소비 전력의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 전원이 차단되어도 데이터가 유지되는 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 특성이 좋은 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신규 반도체 장치를 제공하는 것을 목적의 하나로 한다.
또한, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제를 모두 해결할 필요는 없는 것으로 한다. 또한, 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 분명해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는, 절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 위의 제 1 절연막 및 제 2 절연막과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 제 1 절연막 및 제 2 절연막과, 제 3 산화물 반도체막, 제 1 절연막, 및 제 2 절연막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 양태는, 바닥면 및 측면이 하지 절연막 내에 제공되고, 상면이 노출된 제 1 배선 및 제 2 배선과, 하지 절연막 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 배선 및 제 2 배선과 전기적으로 접속하고, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에서, 제 2 산화물 반도체막의 상면의 높이는 소스 전극 및 드레인 전극의 상면의 높이 이상이어도 좋다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지고, 제 2 산화물 반도체막의 상면의 높이는 소스 전극 및 드레인 전극의 상면의 높이보다 낮은 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위의 제 1 산화물 반도체막과, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막과, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극과, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위의 제 3 산화물 반도체막과, 제 3 산화물 반도체막 위의 제 1 절연막, 제 2 절연막, 및 제 3 절연막과, 제 3 산화물 반도체막 및 제 3 절연막 위의 게이트 절연막과, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 가지고, 제 2 산화물 반도체막의 상면의 높이는 소스 전극 및 드레인 전극의 상면의 높이보다 낮은 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에서, 제 2 산화물 반도체막은 채널 길이 방향의 단부가 바닥면으로부터 상면에 가까워짐에 따라 좁아지고, 제 2 산화물 반도체막의 바닥면의 채널 길이 방향의 길이와 상면의 채널 길이 방향의 길이와의 차의 절반이 0보다 크고, 바닥면의 채널 길이 방향의 길이의 절반 미만이어도 좋다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 절연 표면 및 제 2 산화물 반도체막 위에 도전막을 형성하고, 도전막 위에 제 1 절연막을 형성하고, 도전막 및 제 1 절연막에 제거 처리를 행하고, 제 2 산화물 반도체막을 노출시켜, 제거 처리를 실시한 도전막 및 제 1 절연막을 에칭하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위의 제 2 절연막 및 제 3 절연막을 형성하고, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 절연 표면 및 제 2 산화물 반도체막 위에 도전막을 형성하고, 도전막 위를 에칭하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 형성하고, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 제 1 절연막을 형성하고, 제 1 절연막에 제거 처리를 행하고, 제 3 산화물 반도체막을 노출시켜, 제거 처리를 실시한 제 1 절연막을 에칭하여 제 2 절연막 및 제 3 절연막을 형성하고, 제 3 산화물 반도체막, 제 2 절연막, 및 제 3 절연막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 제 2 산화물 반도체막 위에 희생층을 형성하고, 절연 표면 및 희생층 위에 도전막을 형성하고, 희생층을 리프트 오프(lift-off)하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 형성하고, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 제 1 절연막을 형성하고, 제 1 절연막에 제거 처리를 행하여 제 3 산화물 반도체막을 노출시켜, 제거 처리를 실시한 제 1 절연막을 에칭하여 제 2 절연막, 제 3 절연막, 및 제 4 절연막을 형성하고, 제 3 산화물 반도체막 및 제 4 절연막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 상기 제작 방법에 있어서, 제거 처리는 화학적 기계 연마에 의해 행하여도 좋다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 제 2 산화물 반도체막 위에 희생층을 형성하고, 절연 표면 및 희생층 위에 도전막을 형성하고, 희생층을 리프트 오프하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 형성하고, 제 2 산화물 반도체막, 소스 전극 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 절연 표면 및 제 2 산화물 반도체막 위에 도전막을 형성하고, 도전막을 에칭하여 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 형성하고, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고, 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 양태는, 절연 표면 위에 제 1 배선 및 제 2 배선을 형성하고, 절연 표면, 제 1 배선 및 제 2 배선 위에 하지 절연막을 형성하고, 제 1 배선 및 제 2 배선의 상면을 노출시켜, 하지 절연막 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 제 1 배선, 제 2 배선, 및 제 2 산화물 반도체막 위에 도전막을 형성하고, 도전막을 에칭하여 제 1 배선 및 제 2 배선과 접촉하고, 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극을 형성하고, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 3 산화물 반도체막을 형성하고, 제 3 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막 위에서 접촉하고 제 2 산화물 반도체막의 상면 및 측면에 대향하는 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 양태를 이용함으로써, 미세화에 따라 현저해지는 전기 특성의 저하를 억제할 수 있는 구성의 반도체 장치를 제공할 수 있다. 또는, 집적도가 높은 반도체 장치를 제공할 수 있다. 또는, 온 전류의 악화를 저감시킨 반도체 장치를 제공할 수 있다. 또는, 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 전원이 차단되어도 데이터가 유지되는 반도체 장치를 제공할 수 있다.
도 1은 트랜지스터를 설명하는 상면도 및 단면도.
도 2는 다층막의 밴드 구조를 설명하는 도면.
도 3은 트랜지스터를 설명하는 상면도 및 단면도.
도 4는 트랜지스터를 설명하는 상면도 및 단면도.
도 5는 트랜지스터를 설명하는 상면도 및 단면도.
도 6은 트랜지스터를 설명하는 상면도 및 단면도.
도 7은 트랜지스터를 설명하는 상면도 및 단면도.
도 8은 트랜지스터를 설명하는 상면도 및 단면도.
도 9는 트랜지스터를 설명하는 상면도 및 단면도.
도 10은 트랜지스터를 설명하는 상면도 및 단면도.
도 11은 트랜지스터를 설명하는 상면도 및 단면도.
도 12는 트랜지스터를 설명하는 상면도 및 단면도.
도 13은 트랜지스터의 제작 방법을 설명하는 도면.
도 14는 트랜지스터의 제작 방법을 설명하는 도면.
도 15는 트랜지스터의 제작 방법을 설명하는 도면.
도 16은 산화물 반도체막의 형상에 대하여 설명하는 도면.
도 17은 트랜지스터를 설명하는 상면도 및 단면도.
도 18은 트랜지스터를 설명하는 상면도 및 단면도.
도 19는 트랜지스터의 제작 방법을 설명하는 도면.
도 20은 트랜지스터의 제작 방법을 설명하는 도면.
도 21은 트랜지스터의 제작 방법을 설명하는 도면.
도 22는 트랜지스터를 설명하는 상면도 및 단면도.
도 23은 트랜지스터를 설명하는 상면도 및 단면도.
도 24는 트랜지스터를 설명하는 상면도 및 단면도.
도 25는 트랜지스터를 설명하는 상면도 및 단면도.
도 26은 트랜지스터를 설명하는 상면도 및 단면도.
도 27은 트랜지스터를 설명하는 상면도 및 단면도.
도 28은 트랜지스터를 설명하는 상면도 및 단면도.
도 29는 트랜지스터를 설명하는 상면도 및 단면도.
도 30은 트랜지스터를 설명하는 상면도 및 단면도.
도 31은 트랜지스터를 설명하는 상면도 및 단면도.
도 32는 트랜지스터를 설명하는 상면도 및 단면도.
도 33은 트랜지스터의 제작 방법을 설명하는 도면.
도 34는 트랜지스터의 제작 방법을 설명하는 도면.
도 35는 트랜지스터의 제작 방법을 설명하는 도면.
도 36은 트랜지스터를 설명하는 상면도 및 단면도.
도 37은 트랜지스터의 제작 방법을 설명하는 도면.
도 38은 트랜지스터의 제작 방법을 설명하는 도면.
도 39는 트랜지스터의 제작 방법을 설명하는 도면.
도 40은 트랜지스터를 설명하는 상면도 및 단면도.
도 41은 트랜지스터를 설명하는 상면도 및 단면도.
도 42는 트랜지스터를 설명하는 상면도 및 단면도.
도 43은 트랜지스터를 설명하는 상면도 및 단면도.
도 44는 트랜지스터를 설명하는 상면도 및 단면도.
도 45는 트랜지스터를 설명하는 상면도 및 단면도.
도 46은 트랜지스터를 설명하는 상면도 및 단면도.
도 47은 트랜지스터를 설명하는 상면도 및 단면도.
도 48은 트랜지스터를 설명하는 상면도 및 단면도.
도 49는 트랜지스터를 설명하는 상면도 및 단면도.
도 50은 트랜지스터를 설명하는 상면도 및 단면도.
도 51은 트랜지스터의 제작 방법을 설명하는 도면.
도 52는 트랜지스터의 제작 방법을 설명하는 도면.
도 53은 트랜지스터의 제작 방법을 설명하는 도면.
도 54는 트랜지스터를 설명하는 상면도 및 단면도.
도 55는 트랜지스터를 설명하는 상면도 및 단면도.
도 56은 트랜지스터의 제작 방법을 설명하는 도면.
도 57은 트랜지스터의 제작 방법을 설명하는 도면.
도 58은 트랜지스터의 단면도.
도 59는 밴드 구조를 설명하는 도면.
도 60은 트랜지스터의 전기 특성을 설명하는 도면.
도 61은 본 발명의 일 양태의 반도체 장치를 이용한 인버터를 설명하는 도면.
도 62는 반도체 장치의 일례를 설명하는 등가 회로도.
도 63은 실시형태에 따른 반도체 장치의 회로도.
도 64는 실시형태에 따른 반도체 장치의 블럭도.
도 65는 실시형태에 따른 기억 장치를 설명하는 회로도.
도 66은 실시형태에 따른 전자기기.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략하는 경우가 있다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 바뀌는 일이 있다. 이 때문에, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 서로 바꾸어 이용할 수 있는 것으로 한다.
또한, 어느 하나의 실시형태에서 설명하는 내용(일부의 내용이라도 좋음)은, 그 실시형태에 설명하는 다른 내용(일부의 내용이라도 좋음), 및/또는 하나 혹은 복수의 다른 실시형태에 설명하는 내용(일부의 내용이라도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태에서 설명하는 내용은, 각각의 실시형태에서, 다양한 도면을 이용하여 설명하는 내용, 또는 명세서에 기재된 문장을 이용하여 설명하는 내용이다.
또한, 어느 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 혹은 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)에 대하여, 조합함으로써, 더욱 많은 도면을 구성할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치에 대하여 도면을 이용하여 설명한다.
도 1의 (A) 내지 도 1의 (C)는, 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 1의 (A)는 상면도이며, 도 1의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 1의 (B), 일점 쇄선 C-D의 단면이 도 1의 (C)에 상당한다. 또한, 도 1의 (A)의 상면도에서는, 도면의 명료화를 위해 일부 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 1의 (A) 내지 도 1의 (C)에 나타내는 트랜지스터(450)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(402)과, 하지 절연막(402)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(406a) 및 드레인 전극(406b)과, 소스 전극(406a) 및 드레인 전극(406b) 위의 절연막(414a) 및 절연막(414b)과, 제 2 산화물 반도체막(404b), 소스 전극(406a), 및 드레인 전극(406b) 위의 제 3 산화물 반도체막(404c)과, 제 3 산화물 반도체막(404c) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 절연막(414a), 절연막(414b), 및 게이트 전극(410) 위의 산화물 절연막(412)을 갖는다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(404c)을 총칭하여 다층막(404)이라고 호칭한다.
또한, 채널 길이는 상면도에서 반도체막과 게이트 전극이 중첩되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 거리를 말한다. 즉, 도 1의 (A)에서는, 채널 길이는 제 2 산화물 반도체막(404b)과 게이트 전극(410)이 중첩되는 영역에서의, 소스 전극(406a)과 드레인 전극(406b)과의 거리가 된다. 채널 폭은 반도체막과 게이트 전극이 중첩되는 영역에서의 소스 또는 드레인의 폭을 말한다. 즉, 도 1의 (A)에서, 채널 폭은 제 2 산화물 반도체막(404b)과 게이트 전극(410)이 중첩되는 영역에서의 소스 전극(406a) 또는 드레인 전극(406b)의 폭을 말한다.
트랜지스터의 채널 길이 및 채널 폭을 미세화할 때, 레지스트 마스크를 후퇴 시키면서 전극이나 반도체막 등을 가공하면 전극이나 반도체막 등의 상단부가 둥그스름해지는(곡면을 가지는) 경우가 있다. 이러한 구성이 됨으로써, 제 2 산화물 반도체막(404b) 위에 형성되는 게이트 절연막(408), 게이트 전극(410) 및 산화물 절연막(412)의 피복성을 향상시킬 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 생길 우려가 있는 전계 집중을 완화할 수 있고, 트랜지스터의 열화를 억제할 수 있다.
도 1의 트랜지스터(450)의 소스 전극(406a) 및 드레인 전극(406b)은 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막에 제거(연마) 처리를 실시함으로써 형성할 수 있다.
소스 전극(406a) 및 드레인 전극(406b)의 측면이 제 2 산화물 반도체막(404b)의 측면과 접촉하기 때문에, 채널인 제 2 산화물 반도체막(404b)의 전체(벌크)에 대전류를 흘릴 수 있어, 높은 온 전류를 얻을 수 있다.
또한, 트랜지스터를 미세화함으로써, 집적도를 높여 고밀도화할 수 있다. 예를 들면, 트랜지스터의 채널 길이를 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 더욱 바람직하게는 20 nm 이하로 하고, 트랜지스터의 채널 폭을 바람직하게는 40 nm 이하, 더욱 바람직하게는 30 nm 이하, 더욱 바람직하게는 20 nm 이하로 한다.
또한, 게이트 전극(410)은 제 2 산화물 반도체막(404b)을 전기적으로 둘러싸서, 온 전류를 높일 수 있다. 이러한 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 또한, s-channel 구조에서, 전류는 제 2 산화물 반도체막(404b)의 전체를 흐른다. 제 2 산화물 반도체막(404b)의 내부를 전류가 흐름으로써, 계면 산란의 영향을 받기 어렵기 때문에, 높은 온 전류를 얻을 수 있다. 또한, 제 2 산화물 반도체막(404b)을 두껍게 하면, 온 전류를 향상시킬 수 있다. 또한, 게이트 전극(410)이 제 1 산화물 반도체막(404a)과 제 2 산화물 반도체막(404b)의 계면보다 하지 절연막(402)측까지 연장되어 있어도 채널 폭에는 관여하지 않고, 채널 폭을 작게 할 수 있기 때문에, 고밀도화(고집적화)를 실현할 수 있다.
기판(400)은 단순한 지지 재료에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터(450)의 게이트 전극(410), 소스 전극(406a), 및 드레인 전극(406b) 중 적어도 하나는 상기의 다른 디바이스와 전기적으로 접속되어 있어도 좋다.
하지 절연막(402)은 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 외에, 다층막(404)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 하지 절연막(402)은 산소를 포함한 절연막인 것이 바람직하고, 화학량론 조성보다 많은 산소를 포함한 절연막인 것이 보다 바람직하다. 또한, 위에서 설명한 바와 같이 기판(400)이 다른 디바이스가 형성된 기판인 경우, 하지 절연막(402)은 층간 절연막으로서의 기능도 갖는다. 그 경우, 하지 절연막(402)의 표면에는 요철이 형성되기 때문에, 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
또한, 트랜지스터(450)의 채널이 형성되는 영역에서 다층막(404)은 기판(400)측으로부터 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)이 적층된 구조를 갖고 있다. 또한, 제 2 산화물 반도체막(404b)은 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)으로 둘러싸여 있는 구조로 되어 있다. 또한, 도 1의 (C)에 나타내는 바와 같이, 게이트 전극(410)은 제 2 산화물 반도체막(404b)을 전기적으로 둘러싸는 구조로 되어 있다.
여기서, 일례로서, 제 2 산화물 반도체막(404b)에는 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 이용한다. 전자 친화력은 진공 준위와 가전자대 상단과의 에너지차(이온화 퍼텐셜)로부터, 전도대 하단과 가전자대 상단과의 에너지차(에너지 갭)를 뺀 값으로 구할 수 있다.
제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)은 제 2 산화물 반도체막(404b)을 구성하는 금속 원소를 일종 이상 포함하고, 예를 들면, 전도대 하단의 에너지가 제 2 산화물 반도체막(404b)보다 0.05 eV, 0.07 eV, 0.1 eV, 0.15 eV 중 어느 것 이상이며, 2 eV, 1 eV, 0.5 eV, 0.4 eV 중 어느 것 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이러한 구조에서, 게이트 전극(410)에 전계를 인가하면, 다층막(404) 중, 전도대 하단의 에너지가 가장 작은 제 2 산화물 반도체막(404b)에 채널이 형성된다. 즉, 제 2 산화물 반도체막(404b)과 게이트 절연막(408)과의 사이에 제 3 산화물 반도체막(404c)이 형성되어 있는 것에 의해, 트랜지스터의 채널이 게이트 절연막(408)과 접촉하지 않는 영역에 형성되는 구조가 된다.
또한, 제 1 산화물 반도체막(404a)은 제 2 산화물 반도체막(404b)을 구성하는 금속 원소를 일종 이상 포함하여 구성되기 때문에, 제 2 산화물 반도체막(404b)과 하지 절연막(402)이 접촉한 경우의 계면과 비교하여, 제 2 산화물 반도체막(404b)과 제 1 산화물 반도체막(404a)의 계면에 계면 준위를 형성하기 어려워진다. 이 계면 준위는 채널을 형성하는 경우가 있기 때문에, 트랜지스터의 문턱 전압이 변동되는 경우가 있다. 따라서, 제 1 산화물 반도체막(404a)을 제공함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차를 저감시킬 수 있다. 또한, 상기 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 제 3 산화물 반도체막(404c)은 제 2 산화물 반도체막(404b)을 구성하는 금속 원소를 일종 이상 포함하여 구성되기 때문에, 제 2 산화물 반도체막(404b)과 게이트 절연막(408)이 접촉한 경우의 계면과 비교하여, 제 2 산화물 반도체막(404b)과 제 3 산화물 반도체막(404c)과의 계면에서는 캐리어의 산란이 일어나기 어려워진다. 따라서, 제 3 산화물 반도체막(404c)을 형성함으로써, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)에는, 예를 들면, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf를 제 2 산화물 반도체막(404b)보다 높은 원자수비로 포함한 재료를 이용할 수 있다. 구체적으로는, 상기 원자수비를 제 2 산화물 반도체막(404b)의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물 반도체막에 생기는 것을 억제하는 기능을 갖는다. 즉, 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)은 제 2 산화물 반도체막(404b)보다 산소 결손이 생기기 어려운 막으로 할 수 있다.
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)이 적어도 인듐, 아연 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함한 In-M-Zn 산화물일 때, 제 1 산화물 반도체막(404a)을 In：M：Zn = x1：y1：z1[원자수비], 제 2 산화물 반도체막(404b)을 In：M：Zn = x2：y2：z2[원자수비], 제 3 산화물 반도체막(404c)을 In：M：Zn = x3：y3：z3[원자수비]로 하면, y1/x1 및 y3/x3이 y2/x2보다 커지는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이때, 제 2 산화물 반도체막(404b)에서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상이 되면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은 바람직하게는 In이 50 atomic% 미만, M이 50 atomic% 이상, 더욱 바람직하게는 In이 25 atomic% 미만, M이 75 atomic% 이상으로 한다. 또한, 제 2 산화물 반도체막(404b)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은 바람직하게는 In이 25 atomic% 이상, M이 75 atomic% 미만, 더욱 바람직하게는 In이 34 atomic% 이상, M이 66 atomic% 미만으로 한다.
제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)의 두께는 3 nm 이상 100 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하로 한다. 또한, 제 2 산화물 반도체막(404b)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하로 한다. 또한, 제 2 산화물 반도체막(404b)은 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)보다 두꺼운 것이 바람직하다.
제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)에는, 예를 들면, 인듐, 아연, 및 갈륨을 포함한 산화물 반도체를 이용할 수 있다. 특히, 제 2 산화물 반도체막(404b)에 인듐을 포함시키면, 캐리어 이동도가 높아지기 때문에 바람직하다.
또한, 산화물 반도체막을 이용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감하여, 산화물 반도체막을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. 여기서, 실질적으로 진성이란, 산화물 반도체막의 캐리어 밀도가, 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더욱 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체막에서, 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들면, 수소 및 질소는 도너 준위의 형성에 기여하여, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체막 내에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)의 막 내나, 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체막을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry) 분석에서, 예를 들면, 산화물 반도체막의 어느 깊이에서, 또는, 산화물 반도체막의 어느 영역에서, 실리콘 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 하는 부분을 가지고 있는 것이 바람직하다. 또한, 수소 농도는 예를 들면, 산화물 반도체막의 어느 깊이에서, 또는, 산화물 반도체막의 어느 영역에서, 2×1020 atoms/cm3 이하, 바람직하게는 5×1019 atoms/cm3 이하, 보다 바람직하게는 1×1019 atoms/cm3 이하, 더욱 바람직하게는 5×1018 atoms/cm3 이하로 하는 부분을 가지고 있는 것이 바람직하다. 또한, 질소 농도는 예를 들면, 산화물 반도체막의 어느 깊이에서, 또는, 산화물 반도체막의 어느 영역에서, 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 1×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하로 하는 부분을 가지고 있는 것이 바람직하다.
또한, 산화물 반도체막이 결정을 포함하여, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체막의 결정성을 저하시키는 경우가 있다. 산화물 반도체막의 결정성을 저하시키지 않기 위해서는, 예를 들면, 산화물 반도체막의 어느 깊이에서, 또는, 산화물 반도체막의 어느 영역에 있어서, 실리콘 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 하는 부분을 가지고 있으면 좋다. 또한, 예를 들면, 산화물 반도체막의 어느 깊이에서, 또는, 산화물 반도체막의 어느 영역에서, 탄소 농도를 1×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 더욱 바람직하게는 1×1018 atoms/cm3 미만으로 하는 부분을 가지고 있으면 좋다.
또한, 위에서 설명한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 이용한 트랜지스터의 오프 전류는 매우 작다. 예를 들면, 소스와 드레인 사이의 전압을 0.1 V, 5 V, 또는, 10 V 정도로 한 경우에, 트랜지스터의 채널 폭으로 규격화한 오프 전류를 수 yA/μm 내지 수 zA/μm까지 저감시키는 것이 가능하게 된다.
또한, 트랜지스터의 게이트 절연막으로서는, 실리콘을 포함한 절연막이 많이 이용되기 때문에, 상기 이유에 의해 다층막의 채널이 되는 영역은 본 발명의 일 양태의 트랜지스터와 같이 게이트 절연막과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연막과 다층막과의 계면에 채널이 형성되는 경우, 상기 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮아지는 일이 있다. 이러한 관점에서도, 다층막의 채널이 되는 영역은 게이트 절연막으로부터 분리하는 것이 바람직하다고 할 수 있다.
따라서, 다층막(404)을 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)의 적층 구조로 함으로써, 제 2 산화물 반도체막(404b)에 채널을 형성할 수 있어, 높은 전계 효과 이동도 및 안정된 전기 특성을 가진 트랜지스터를 형성할 수 있다.
다음에, 다층막(404)의 밴드 구조를 설명한다. 밴드 구조의 해석은 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)에 상당하는 층으로서 에너지 갭이 3.5 eV인 In-Ga-Zn 산화물, 제 2 산화물 반도체막(404b)에 상당하는 층으로서 에너지 갭이 3.15 eV인 In-Ga-Zn 산화물을 이용하여, 다층막(404)에 상당하는 적층을 제작하여 행하고 있다.
제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)의 막 두께는 각각 10 nm로 하고, 에너지 갭은 분광 타원 해석기(HORIBA JOBIN YVON사, UT-300)를 이용하여 측정했다. 또한, 진공 준위와 가전자대 상단의 에너지차는 자외선 광전자 분광 분석(UPS：Ultraviolet Photoelectron Spectroscopy) 장치(PHI사(ULVAC-PHI, Inc.), VersaProbe)를 이용하여 측정했다.
도 2의 (A)는 진공 준위와 가전자대 상단의 에너지차와, 각층의 에너지 갭과의 차분으로서 산출되는 진공 준위와 전도대 하단의 에너지차(전자 친화력)로부터 모식적으로 나타나는 밴드 구조의 일부이다. 도 2의 (A)는 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)과 접촉하고, 산화 실리콘막을 제공한 경우의 밴드도이다. 여기서, Evac는 진공 준위의 에너지, EcI1 및 EcI2는 산화 실리콘막의 전도대 하단의 에너지, EcS1은 제 1 산화물 반도체막(404a)의 전도대 하단의 에너지, EcS2는 제 2 산화물 반도체막(404b)의 전도대 하단의 에너지, EcS3는 제 3 산화물 반도체막(404c)의 전도대 하단의 에너지이다.
도 2의 (A)에 나타내는 바와 같이, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)에서, 전도대 하단의 에너지가 연속적으로 변화된다. 이것은, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)을 구성하는 원소가 공통됨으로써, 산소가 서로 확산되기 쉬운 점으로부터도 이해할 수 있다. 따라서, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)은 조성이 다른 층의 적층체이지만, 물성적으로 연속이라고 할 수도 있다.
주성분을 공통으로 하여 적층된 다층막(404)은 각층을 단지 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대 하단의 에너지가 각층의 사이에서 연속적으로 변화하는 U자형의 우물 구조(U Shape Well))이 형성되도록 제작한다. 즉, 각층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 만일, 적층된 다층막의 층간에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩 혹은 재결합에 의해 소멸하게 된다.
또한, 도 2의 (A)에서는, EcS1과 EcS3이 유사한 경우에 대하여 도시하였지만, 각각이 상이하여도 좋다. 예를 들면, EcS3보다 EcS1이 높은 에너지를 가지는 경우, 밴드 구조의 일부는 도 2의 (B)와 같이 나타난다.
예를 들면, EcS1 = EcS3인 경우는, 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)에 In：Ga：Zn = 1：3：2, 1：3：3, 1：3：4, 1：6：4, 또는 1：9：6(원자수비), 제 2 산화물 반도체막(404b)에 In：Ga：Zn = 1：1：1 또는 3：1：2(원자수비)의 In-Ga-Zn 산화물 등을 이용할 수 있다. 또한, EcS1＞EcS3인 경우는, 제 1 산화물 반도체막(404a)에 In：Ga：Zn = 1：6：4 또는 1：9：6(원자수비), 제 2 산화물 반도체막(404b)에 In：Ga：Zn = 1：1：1 또는 3：1：2(원자수비), 제 3 산화물 반도체막(404c)에 In：Ga：Zn = 1：3：2, 1：3：3, 1：3：4(원자수비)의 In-Ga-Zn 산화물 등을 이용할 수 있다.
도 2의 (A), 도 2의 (B)로부터, 다층막(404)에서의 제 2 산화물 반도체막(404b)이 웰(우물)이 되고, 다층막(404)을 이용한 트랜지스터에서, 채널이 제 2 산화물 반도체막(404b)에 형성되는 것을 알 수 있다. 또한, 다층막(404)은 전도대 하단의 에너지가 연속적으로 변화하고 있기 때문에, U자형 우물이라고도 부를 수 있다. 또한, 이러한 구성으로 형성된 채널을 매립형 채널(buried channel)이라고 할 수도 있다.
또한, 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)과, 산화 실리콘막 등의 절연막과의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)이 존재하는 것에 의해, 제 2 산화물 반도체막(404b)과 상기 트랩 준위를 멀리할 수 있다. 단, EcS1 또는 EcS3와 EcS2와의 에너지차가 작은 경우, 제 2 산화물 반도체막(404b)의 전자가 이 에너지차를 넘어 트랩 준위에 달하는 경우가 있다. 전자가 트랩 준위에 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다.
따라서, 트랜지스터의 문턱 전압의 변동을 저감하려면, EcS1 및 EcS3와 EcS2와의 사이에 에너지차를 형성하는 것이 필요하다. 각각의 상기 에너지차는 0.1 eV 이상이 바람직하고, 0.15 eV 이상이 보다 바람직하다.
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)에는 결정부가 포함되는 것이 바람직하다. 특히 c축으로 배향한 결정을 이용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 다층막(404)에 In-Ga-Zn 산화물을 이용하는 경우는, In의 게이트 절연막에의 확산을 막기 위해, 제 3 산화물 반도체막(404c)은 제 2 산화물 반도체막(404b)보다 In이 적은 조성으로 하는 것이 바람직하다.
소스 전극(406a) 및 드레인 전극(406b)에는 산소와 결합할 수 있는 도전 재료를 이용하는 것이 바람직하다. 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W 등을 이용할 수 있다. 상기 재료에 있어서, 특히 산소와 결합하기 쉬운 Ti나, 후의 프로세스 온도가 비교적 높게 할 수 있는 것 등에서, 융점이 높은 W를 이용하는 것이 보다 바람직하다. 또한, 산소와 결합할 수 있는 도전 재료에는, 산소가 확산할 수 있는 재료도 포함된다.
산소와 결합할 수 있는 도전 재료와 다층막을 접촉시키면, 다층막 내의 산소가 산소와 결합할 수 있는 도전 재료측으로 확산하는 현상이 일어난다. 상기 현상은 온도가 높을수록 현저하게 일어난다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있으므로, 상기 현상에 의해, 다층막의 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하고, 막 내에 약간 포함되는 수소와 상기 산소 결손이 결합함으로써 상기 영역은 n형화된다. 따라서, n형화된 상기 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서 작용시킬 수 있다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의해 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장됨으로써 단락되는 경우가 있다. 이 경우, 트랜지스터의 전기 특성에는 문턱 전압의 시프트에 의해, 실용적인 게이트 전압으로 온 오프의 제어를 할 수 없는 상태(도통 상태)가 나타난다. 그 때문에, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우는, 소스 전극 및 드레인 전극에 산소와 결합할 수 있는 도전 재료를 이용하는 것이 반드시 바람직하다고는 할 수 없는 경우가 있다.
이러한 경우에는 소스 전극(406a) 및 드레인 전극(406b)에는, 상술한 재료보다 산소와 결합하기 어려운 도전 재료를 이용하는 것이 바람직하다. 상기 도전 재료로서는, 예를 들면, 질화 탄탈, 질화 티탄, 또는 루테늄을 포함한 재료 등을 이용할 수 있다. 또한, 상기 도전 재료가 제 2 산화물 반도체막(404b)과 접촉하는 경우는 소스 전극(406a) 및 드레인 전극(406b)을, 상기 도전 재료와 상술한 산소와 결합할 수 있는 도전 재료를 적층하는 구성으로 해도 좋다.
게이트 절연막(408)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 이용할 수 있다. 또한, 게이트 절연막(408)은 상기 재료의 적층이어도 좋다. 또한, 게이트 절연막(408)에 란탄(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하고 있어도 좋다.
또한, 특정의 재료를 게이트 절연막에 이용하면, 특정의 조건에서 게이트 절연막에 전자를 포획하게 하여, 문턱 전압을 증대시킬 수도 있다. 예를 들면, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연막(408)의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈과 같은 전자 포획 준위가 많은 재료를 이용하여, 보다 높은 온도(반도체 장치의 사용 온도 혹은 보관 온도보다 높은 온도, 혹은, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서, 게이트 전극의 전위를 소스나 드레인의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 산화물 반도체막으로부터 게이트 전극을 향하여, 전자가 이동하고, 그 중의 몇몇은 전자 포획 준위에 포획된다.
이와 같이 전자 포획 준위에 필요한 양의 전자를 포획시킨 반도체 장치는 문턱 전압이 플러스측으로 시프트한다. 게이트 전극의 전압의 제어에 의해 전자의 포획하는 양을 제어할 수 있고, 그에 따른 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키는 처리는 반도체 장치의 제작 과정에 행하면 좋다.
예를 들면, 반도체 장치의 소스 전극 혹은 드레인 전극에 접속하는 배선 메탈의 형성 후, 혹은, 전(前) 공정(웨이퍼 처리)의 종료 후, 혹은, 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 단계에서 행하면 좋다. 어느 경우에도, 그 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
따라서, 간략화한 단면도를 이용하여, 게이트 절연막을 전자 포획층(전자 포획 준위를 가지는 층)으로서도 이용한 경우의 예를 나타낸다.
도 58의 (A)는 반도체층(101)과 전자 포획층(102)과 게이트 전극(103)을 가지는 반도체 장치이다.
여기서, 반도체층(101)은 도 1의 다층막(404)에 대응한다. 전자 포획층(102)은 도 1의 게이트 절연막(408)에 대응한다. 게이트 전극(103)은 도 1의 게이트 전극(410)에 대응한다.
여기서, 전자 포획층(102)으로서는, 내부에 전자를 포획하는 준위(전자 포획 준위)를 갖는다. 또한, 같은 구성 원소로 구성되어 있어도, 형성 방법·형성 조건의 차이에 의해, 그러한 준위가 형성되지 않는 경우도 있다.
예를 들면, 도 58의 (B)에 도시한 바와 같은, 제 1 형성 방법(혹은 형성 조건)으로 형성된 제 1 절연막(102a)과, 제 2 형성 방법(혹은 형성 조건)으로 형성된 제 2 절연막(102b)의 적층체여도 좋고, 도 58의 (C)에 도시한 바와 같은, 제 1 형성 방법(혹은 형성 조건)으로 형성된 제 1 절연막(102a)과, 제 2 형성 방법(혹은 형성 조건)으로 형성된 제 2 절연막(102b)과, 제 3 형성 방법(혹은 형성 조건)으로 형성된 제 3 절연막(102c)의 적층체, 혹은, 더 다층의 절연막의 적층체여도 좋다.
여기서, 제 1 절연막 내지 제 3 절연막의 구성 원소는 같은 것으로 한다. 또한, 제 1 형성 방법(혹은 형성 조건)과 제 3 형성 방법(혹은 형성 조건)은 같아도 좋다. 이때, 반도체층(101)에 접하지 않는 층(예를 들면, 제 2 절연막)에는, 전자 포획 준위가 많이 형성되는 것이 바람직하다. 예를 들면, 스퍼터링법으로 형성된 절연막은 CVD법이나 ALD법으로 형성된 절연막에 비해, 조성이 같아도, 전자 포획 준위 밀도가 높다.
따라서, 예를 들면, 스퍼터링법으로 형성된 절연막을 제 2 절연막(102b)으로 하고, CVD법이나 ALD법으로 형성된 절연막을 제 1 절연막(102a)으로 해도 좋고, 도 58의 (C)의 경우에는, 제 3 절연막(102c)도 제 1 절연막(102a)과 마찬가지로 해도 좋다. 단, 본 발명의 실시형태의 일 양태는 이것에 한정되지 않고, CVD법이나 ALD법으로 형성된 절연막을 제 2 절연막(102b)으로 하고, 스퍼터링법으로 형성된 절연막을 제 1 절연막(102a)으로 해도 좋고, 도 58의 (C)의 경우에는, 제 3 절연막(102c)도 제 1 절연막(102a)과 마찬가지로 해도 좋다.
여기서, CVD법으로 형성된 절연막은 통상의 게이트 절연막으로서의 기능을 가질 수 있다. 따라서, 게이트와 드레인 간, 또는, 게이트와 소스 간의 누출 전류를 저감할 수 있다. 한편, 스퍼터링법으로 형성된 절연막은 전자 포획 준위 밀도가 높기 때문에, 트랜지스터의 문턱 전압을 보다 크게 변화시킬 수 있다. 따라서, 이러한 구성으로 함으로써, 누출 전류가 적고, 문턱 전압도 충분히 제어된 구성으로 할 수 있다. 따라서, 다른 형성 방법(혹은 형성 조건)을 이용하여, 적층 구조를 구성하는 것이 적합하다. 단, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않는다.
또한, 반도체층(101), 및 반도체층(101)과 접촉하는 제 1 절연막(102a)은 연속적으로 제조하기 쉬워지기 때문에, 같은 제조 방법을 이용해도 좋다. 예를 들어, 반도체층(101)을 스퍼터링법으로 형성한 경우, 제 1 절연막(102a)도 스퍼터링법으로 형성하고, 제 2 절연막(102b)은 CVD법이나 ALD법으로 형성해도 좋다. 도 58의 (C)의 경우에는, 제 3 절연막(102c)도 스퍼터링법으로 형성해도 좋다. 마찬가지로 반도체층(101)을 CVD법으로 형성한 경우, 제 1 절연막(102a)도 CVD법으로 형성하고, 제 2 절연막(102b)은 스퍼터링법으로 형성해도 좋다. 도 58의 (C)의 경우에는, 제 3 절연막(102c)도 CVD법으로 형성해도 좋다. 이러한 구성으로 함으로써, 누출 전류가 적고, 문턱 전압도 충분히 제어된 구성으로 하고, 또한 제조하기 쉽게 할 수 있다. 단, 본 발명의 실시형태의 일 양태는, 이것들로 한정되지 않는다.
또한, CVD법이나 ALD법으로 형성하는 절연막은 스퍼터링법으로 형성한 절연막보다 두껍게 하는 것이 적합하다. 이것에 의해, 절연 파괴를 저감하여, 내압을 높이거나 누출 전류를 저감할 수 있다. 단, 본 발명의 실시형태의 일 양태는 이것으로 한정되지 않는다.
또한, CVD법으로서도, 다양한 방법을 이용할 수 있다. 열 CVD법, 광 CVD법, 플라즈마 CVD법, MOCVD법, LPCVD법 등의 방법을 이용할 수 있다. 따라서, 상기 절연막은 다른 CVD법을 이용하여 형성해도 좋다.
도 58의 (A)에 나타내는 반도체 장치의 점 A에서 점 B에 걸친 밴드도의 예를 도 59의 (A)에 나타낸다. 도면 중, Ec는 전도대 하단, Ev는 가전자대 상단을 나타낸다. 도 59의 (A)에서는, 게이트 전극(103)의 전위는 소스 전극 혹은 드레인 전극(모두 도시하지 않음)과 같다.
전자 포획층(102)의 내부에 전자 포획 준위(106)가 존재한다. 게이트 전극(103)의 전위를, 소스 전극 혹은 드레인 전극보다 높게 하면, 도 59의 (B)에 나타내는 바와 같이 된다. 여기서, 게이트 전극(103)의 전위는 소스 전극 혹은 드레인 전극보다 1 V 이상 높게 해도 좋다. 또한, 이 처리의 종료 후에 게이트 전극(103)에 인가되는 최고 전위보다 낮아도 좋다. 대표적으로는, 4 V 미만으로 하면 좋다.
반도체층(101)에 존재하는 전자(107)는, 보다 전위가 높은 게이트 전극(103)의 방향으로 이동하려고 한다. 그리고, 반도체층(101)으로부터 게이트 전극(103)의 방향으로 이동한 전자(107)의 몇몇은 전자 포획 준위(106)에 포획된다.
또한, 도 58의 (C)와 같이, 전자 포획층(102)을 같은 구성 원소이지만, 형성 방법(혹은 형성 조건)이 다른 3층의 절연막으로 형성하여 제 2 절연막(102b)의 전자 포획 준위가 다른 것보다 충분히 크게 하는 것은 제 2 절연막(102b)의 내부, 혹은, 다른 절연막과의 계면에 있는 전자 포획 준위에 포획된 전자를 유지하는데 있어서 효과적이다.
이 경우에는, 제 2 절연막(102b)이 얇아도, 제 3 절연막(102c)이 물리적으로 충분히 두꺼우면, 전자 포획 준위(106)에 포획된 전자를 유지할 수 있다. 도 59의 (C)에는, 도 58의 (C)에 나타내는 반도체 장치의 점 C에서 점 D에 걸친 밴드도의 예를 나타낸다. 또한, 형성 방법(혹은 형성 조건)이 다르면, 구성 원소가 같아도, 산소 결손량 등이 다른 것에 의해, 페르미 준위가 다른 경우도 있지만, 이하의 예에서는 같은 것으로 한다.
제 2 절연막(102b)은 전자 포획 준위(106)가 보다 많아지는 형성 방법(혹은 형성 조건)으로 형성되지만, 그 때문에, 제 1 절연막(102a)과 제 2 절연막(102b)의 계면, 제 2 절연막(102b)과 제 3 절연막(102c)의 계면에도 많은 전자 포획 준위가 형성된다.
그리고, 게이트 전극(103)의 전위 및 온도를 상기에 나타낸 것으로 하면, 도 59의 (B)에 설명한 것처럼, 반도체층(101)으로부터 전자 포획 준위(106)에 전자가 포획되어, 전자 포획층(102)은 음으로 대전한다(도 59의 (D) 참조).
이와 같이 전자 포획층(102)이 전자를 포획하면, 도 60의 (A)에 나타내는 바와 같이 반도체 장치의 문턱 전압이 증가된다. 특히, 반도체층(101)이 밴드 갭이 큰 재료(와이드 밴드 갭 반도체)라면, 게이트 전극(103)의 전위를 소스 전극 혹은 드레인 전극의 전위와 같게 했을 때의 소스 드레인 간의 전류(Icut 전류)를 큰 폭으로 저하시킬 수 있다.
예를 들면, 밴드 갭이 3.2 eV인 In-Ga-Zn계 산화물의 경우, Icut 전류 밀도(채널 폭 1μm당의 전류값)는 1 zA/μm(1×10-21 A/μm) 이하, 대표적으로는, 1 yA/μm(1×10-24 A/μm) 이하로 할 수 있다.
도 60의 (A)는 전자 포획층(102)에서의 전자의 포획을 행하기 전과 전자의 포획을 행한 후의, 실온에서의 소스 전극과 드레인 전극 간의 채널 폭 1μm당의 전류(Id/A)의 게이트 전극(103)의 전위(Vg) 의존성을 모식적으로 나타낸 것이다. 또한, 소스 전극과 게이트 전극(103)의 전위를 0 V, 드레인 전극의 전위를 ＋1 V로 한다. 1 fA보다 작은 전류는 직접 측정할 수는 없지만, 그 외의 방법으로 측정한 값, 즉 서브 문턱값 등을 기초로 추정할 수 있다.
먼저, 곡선(108)으로 나타내는 바와 같이, 반도체 장치의 문턱 전압은 Vth1이었지만, 전자의 포획을 행한 후에는, 문턱 전압이 증가되어(플러스 방향으로 이동하여), Vth2가 된다. 또한, 이 결과, Vg = 0에서의 전류 밀도는 1 aA/μm(1×10-18 A/μm) 이하, 예를 들면, 1 zA/μm 내지 1 yA/μm이 된다.
예를 들면, 도 60의 (B)에는, 용량 소자(111)에 축적되는 전하를 트랜지스터(110)로 제어하는 회로를 도시한다. 여기서, 용량 소자(111)의 전극 간의 누출 전류는 무시한다. 용량 소자(111)의 용량이 1 fF이며, 용량 소자(111)의 트랜지스터(110)측의 전위가 ＋1 V, Vd의 전위가 0 V이다.
트랜지스터(110)의 Id-Vg 특성이 도 60의 (A) 중의 곡선(108)으로 나타내는 것으로, 채널 폭이 0.1μm이면, Icut 전류 밀도는 약 1 fA이고, 트랜지스터(110)의 이때의 저항은 약 1×1015 Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)로 이루어지는 회로의 시간 상수는 약 1초이다. 즉, 약 1초로, 용량 소자(111)에 축적되어 있던 전하의 대부분이 없어져 소실되는 것을 의미한다.
트랜지스터(110)의 Id-Vg 특성이 도 60의 (A) 중의 곡선(109)으로 나타내는 것이고, 채널 폭이 0.1μm이면, Icut 전류 밀도는 약 1 yA이며, 트랜지스터(110)의 이 때의 저항은 약 1×1024 Ω이다. 따라서, 트랜지스터(110)와 용량 소자(111)로 이루어지는 회로의 시간 상수는 약 1×109초(= 약 31년)이다. 즉, 10년 경과 후에도, 용량 소자(111)에 축적되어 있던 전하의 1/3은 남아 있는 것을 의미한다.
즉, 트랜지스터와 용량 소자라는 단순한 회로이고, 그다지 과대한 전압을 인가하지 않아도, 10년간의 전하의 유지가 가능하다. 이것은 각종 기억 장치에 이용할 수 있다. 예를 들면, 다음에 설명하는 도 63에 도시하는 바와 같은 메모리 셀에 이용할 수도 있다.
또한, 반도체층(101)은 진성 또는 실질적으로 진성인 산화물 반도체막과 같이, 홀의 유효 질량이 매우 크거나, 혹은, 실질적으로 국재화하고 있는 층을 이용하는 것이 유효하다. 이 경우에는, 반도체층(101)으로부터 전자 포획층(102)에의 홀의 주입이 없고, 따라서, 전자 포획 준위(106)에 포획된 전자가 홀과 결합하여 소멸하는 일도 없다. 그 때문에, 전하의 유지 특성을 향상시킬 수 있다.
게이트 전극(410)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전막을 이용할 수 있다. 또한, 상기 게이트 전극은 상기 재료의 적층이어도 좋다. 또한, 게이트 전극(410)에는 질소를 포함한 도전막을 이용해도 좋다.
게이트 절연막(408), 및 게이트 전극(410) 위에는 산화물 절연막(412)이 형성되어 있어도 좋다. 상기 산화물 절연막에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 이용할 수 있다. 또한, 상기 산화물 절연막은 상기 재료의 적층이어도 좋다.
여기서, 산화물 절연막(412)은 과잉 산소를 가지는 것이 바람직하다. 과잉 산소를 포함한 산화물 절연막이란, 가열 처리 등에 의해 산소를 방출할 수 있는 산화물 절연막을 말한다. 바람직하게는, 승온 이탈 가스 분광법 분석에서, 산소 원자로 환산한 산소의 방출량이 1.0×1019 atoms/cm3 이상인 막으로 한다. 또한, 상기 승온 이탈 가스 분광법 분석 시의 기판 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 상기 산화물 절연막으로부터 방출되는 산소는 게이트 절연막(408)을 경유하여 다층막(404)의 채널 형성 영역에 확산시킬 수 있으므로, 채널 형성 영역에 산소 결손이 형성된 경우에도 산소를 보충할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
반도체 장치를 고집적화하기 위해서는 트랜지스터의 미세화가 필수이다. 한편, 트랜지스터의 미세화에 의해 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류가 저하된다.
그러나, 본 발명의 일 양태의 트랜지스터에서는, 상술한 바와 같이, 제 2 산화물 반도체막(404b)의 채널이 형성되는 영역을 덮도록 제 3 산화물 반도체막(404c)이 형성되어 있고, 채널 형성층과 게이트 절연막이 접촉하지 않는 구성으로 되어 있다. 그 때문에, 채널 형성층과 게이트 절연막과의 계면에서 생기는 캐리어의 산란을 억제할 수 있고, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
또한, 산화물 반도체막을 진성 또는 실질적으로 진성으로 하면, 산화물 반도체막에 포함되는 캐리어수의 감소에 의해, 전계 효과 이동도의 저하가 우려된다. 그러나, 본 발명의 일 양태의 트랜지스터에서는, 산화물 반도체막에 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체막 전체적으로 게이트 전계가 인가되게 되어, 전류는 산화물 반도체막의 벌크를 흐른다. 이것에 의해, 고순도 진성화에 의한, 전기 특성의 변동의 억제를 달성하면서, 트랜지스터의 전계 효과 이동도의 향상을 도모하는 것이 가능하게 된다.
또한, 본 발명의 일 양태의 트랜지스터는, 제 2 산화물 반도체막(404b)을 제 1 산화물 반도체막(404a) 위에 형성함으로써 계면 준위를 형성하기 어렵게 하는 효과나, 제 2 산화물 반도체막(404b)을 3층 구조의 중간층으로 함으로써 상하로부터의 불순물 혼입의 영향을 배제할 수 있는 효과 등을 함께 갖는다. 그 때문에, 제 2 산화물 반도체막(404b)은 제 1 산화물 반도체막(404a)과 제 3 산화물 반도체막(404c)으로 둘러싸여 있는 구조가 되어, 상술한 트랜지스터의 온 전류의 향상에 더하여, 문턱 전압의 안정화를 도모하거나, S값을 작게 할 수 있다. 따라서, Icut(게이트 전압이 0 V일 때의 드레인 전류)을 낮출 수 있어, 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되므로, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
또한, 도 3에 도시한 바와 같은 트랜지스터(460)를 이용할 수도 있다. 도 3의 (A) 내지 도 3의 (C)는 트랜지스터(460)의 상면도 및 단면도이다. 도 3의 (A)는 상면도이며, 도 3의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 3의 (B), 일점 쇄선 C-D의 단면이 도 3의 (C)에 상당한다. 또한, 도 3의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
도 3에 나타내는 트랜지스터(460)는 하지 절연막(402)과 기판(400) 사이에 도전막(401)을 구비한다. 상기 도전막(401)을 제 2 게이트 전극으로서 이용함으로써, 온 전류를 더 증가시키거나, 문턱 전압의 제어를 행할 수 있다. 온 전류를 증가시키기 위해서는, 예를 들면, 도 3에 나타내는 바와 같이 게이트 전극(410)과 도전막(401)을 전기적으로 접속하여 같은 전위로 하고, 듀얼 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 행하기 위해서는, 게이트 전극(410)과 도전막(401)이 전기적으로 접속하지 않게 하여, 게이트 전극(410)과는 다른 정전위를 도전막(401)에 공급하면 좋다.
또한, 도 4에 도시하는 트랜지스터(470)를 이용할 수도 있다. 도 4의 (A) 내지 도 4의 (C)는 트랜지스터(470)의 상면도 및 단면도이다. 도 4의 (A)는 상면도이며, 도 4의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 4의 (B), 일점 쇄선 C-D의 단면이 도 4의 (C)에 상당한다. 또한, 도 4의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(470)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 하지 절연막(402)의 오버 에칭이 없고, 하지 절연막(402)이 에칭되어 있지 않은 형상으로 되어 있다.
산화물 반도체막의 에칭 시에, 하지 절연막(402)을 에칭시키지 않게 하려면, 하지 절연막(402)의 에칭 레이트를 산화물 반도체막의 에칭 레이트보다 충분히 낮게 하면 좋다.
또한, 도 4에 대하여, 도 3과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 5에 나타내는 트랜지스터(480)를 이용할 수도 있다. 도 5의 (A) 내지 도 5의 (C)는 트랜지스터(480)의 상면도 및 단면도이다. 도 5의 (A)는 상면도이며, 도 5의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 5의 (B), 일점 쇄선 C-D의 단면이 도 5의 (C)에 상당한다. 또한, 도 5의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(480)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 에칭에 의해, 제 1 산화물 반도체막을 모두 에칭시키지 않고, 제 1 산화물 반도체막의 형상이 볼록형으로 되어 있다.
또한, 도 5에 대하여, 도 3과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 본 실시형태에서는 제 2 산화물 반도체막을 제 1 산화물 반도체막 및 제 3 산화물 반도체막 사이에 끼우고 있는 구성을 설명했지만 이것에 한정되지 않고, 어느 하나의 막, 또는, 어느 2개의 막을 제공하지 않는 구성으로 해도 좋다. 또는, 또 다른 산화물 반도체막을 추가로 제공해도 좋다. 예를 들면, 제 1 산화물 반도체막 및 제 3 산화물 반도체막을 갖지 않고, 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이나 제 2 산화물 반도체막 및 제 3 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다.
또한, 전극이나 산화물 반도체막이 각진 단부 형상을 가지고 있어도 좋다. 이러한 구성으로 하기 위해서는, 레지스트 마스크나 하드 마스크를 이용하여 막을 가공할 때, 레지스트 마스크나 하드 마스크의 에칭 레이트와 가공하는 막의 에칭 레이트가 크게 상이하면 좋다. 구체적인 구성의 일례를 이하에 설명한다.
도 6에 나타내는 트랜지스터(490)를 이용할 수도 있다. 도 6의 (A) 내지 도 6의 (C)는 트랜지스터(490)의 상면도 및 단면도이다. 도 6의 (A)는 상면도이며, 도 6의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 6의 (B), 일점 쇄선 C-D의 단면이 도 6의 (C)에 상당한다. 또한, 도 6의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(490)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다. 또한, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)은 표면(여기에서는 게이트 절연막(408)측의 표면)에 가까워질수록 단부가 퍼지는, 소위 역테이퍼 형상으로 형성해도 좋다.
또한, 도 6에 대하여, 도 3과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 7에 도시하는 트랜지스터(495)를 이용할 수도 있다. 도 7의 (A) 내지 도 7의 (C)는 트랜지스터(495)의 상면도 및 단면도이다. 도 7의 (A)는 상면도이며, 도 7의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 7의 (B), 일점 쇄선 C-D의 단면이 도 7의 (C)에 상당한다. 또한, 도 7의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(495)는 제 2 산화물 반도체막(404b) 및 제 3 산화물 반도체막(404c)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다.
또한, 도 7에 대하여, 도 3과 마찬가지로, 도전막(401)을 제공해도 좋다.
또는, 도 8 또는 도 9에 도시한 것과 같은 트랜지스터를 이용할 수도 있다.
또한, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막에 관하여, 도 1, 도 4, 도 5 등에 도시한 것뿐만 아니라, 다른 도면에 대해서도, 마찬가지로 구성할 수 있다. 예를 들면, 도 3에 대하여 적용한 일례를, 도 10, 도 11, 도 12에 나타낸다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 설명한 도 1에 나타내는 트랜지스터(450)의 제작 방법에 대하여, 도 13 내지 도 15를 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(402)을 형성한다(도 13의 (A) 참조).
기판(400)에는, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 이용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 제공된 것을 이용해도 좋다.
하지 절연막(402)은 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 알루미늄막, 산화 마그네슘막, 산화 실리콘막, 산화 질화 실리콘막, 산화 갈륨막, 산화 게르마늄막, 산화 이트륨막, 산화 지르코늄막, 산화 란탄막, 산화 네오디뮴막, 산화 하프늄막 및 산화 탄탈막 등의 산화물 절연막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 질화물 절연막, 또는 상기 막의 재료를 혼합한 막을 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋고, 적어도 다층막(404)과 접촉하는 상층은 다층막(404)에의 산소의 공급원 과잉인 산소를 포함한 재료로 형성하는 것이 바람직하다.
또한, 하지 절연막(402)에 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여 산소를 첨가해도 좋다. 산소를 첨가하는 것에 의해, 하지 절연막(402)으로부터 다층막(404)에의 산소의 공급을 더욱 용이하게 할 수 있다.
또한, 기판(400)의 표면이 절연체이며, 후에 형성하는 다층막(404)에의 불순물 확산의 영향이 없는 경우는, 하지 절연막(402)을 제공하지 않는 구성으로 할 수 있다.
다음에, 하지 절연막(402) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성한다(도 13의 (B) 참조). 이때, 도시하는 바와 같이 하지 절연막(402)을 약간 과도하게 에칭해도 좋다. 하지 절연막(402)을 과도하게 에칭함으로써, 후에 형성하는 게이트 전극(410)으로 제 3 산화물 반도체막(404c)을 덮기 쉽게 할 수 있다.
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 섬 형상으로 형성할 때에, 우선, 제 2 산화물 반도체막(404b) 위에 하드 마스크가 되는 막(예를 들어 텅스텐막) 및 레지스트 마스크를 제공하여, 하드 마스크가 되는 막을 에칭 하여 하드 마스크를 형성하고, 그 후, 레지스트 마스크를 제거하여, 하드 마스크를 마스크로서 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 에칭한다. 그 후, 하드 마스크를 제거한다. 이때, 에칭함에 따라 서서히 하드 마스크가 축소되어 가기 때문에, 자연스럽게 하드 마스크의 단부가 둥그스름하게, 곡면을 가지는 경우가 있다. 이에 따라, 제 2 산화물 반도체막(404b)의 형상도 단부가 둥그스름하게, 곡면을 가지는 경우가 있다. 이러한 구성이 됨으로써, 제 2 산화물 반도체막(404b) 위에 형성되는, 제 3 산화물 반도체막(404c), 게이트 절연막(408), 게이트 전극(410), 산화물 절연막(412)의 피복성이 향상되어, 단(段) 끊김 등의 형상 불량의 발생을 막을 수 있다. 또한, 소스 전극(406a) 및 드레인 전극(406b)의 단부에 생길 우려가 있는 전계 집중을 완화할 수 있어, 트랜지스터의 열화를 억제할 수 있다.
또한, 도 16을 이용하여 산화물 반도체막의 형상에 대하여 설명한다. 도 16의 (A)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)이 적층되어 있는 상태를 나타낸다. 이때, 제 2 산화물 반도체막(404b)의 바닥면의 채널 길이 방향의 길이를 L1, 상면의 채널 길이 방향의 길이를 L2로 한다.
도 16의 (A)의 적층체를 에칭하면, 도 16의 (B)에 나타내는 바와 같이 산화물 반도체막이 표면(상면)에 가까워질수록 단부가 좁아지는(L1＞L2), 소위 순테이퍼 형상이 되는 경우가 있다. 또한, 도 16의 (C)에 나타내는 바와 같이 산화물 반도체막이 표면(상면)에 가까워질수록 단부가 퍼지는(L1＜L2), 소위 역테이퍼 형상이 되는 경우가 있다.
또한, 도 16의 (B)에 도시하는 L1과 L2의 차이의 절반이 La가 된다. 이 La가 0보다 크고 L2의 절반 미만(0＜La＜L2/2)이면 바람직하다. 또한, 도 16의 (C)에서, L1은 0보다 크다(0＜L1).
적층체는 후에 적층되는 막(예를 들어, 게이트 절연막(408))의 피복성을 고려하면, 순테이퍼 형상이면 바람직하다.
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)의 적층, 및 후의 공정에서 형성하는 제 3 산화물 반도체막(404c)을 포함한 적층에서 연속 접합을 형성하기 위해서는, 로드록실을 구비한 멀티 체임버 방식의 성막 장치(예를 들면 스퍼터링 장치)를 이용하여 각층을 대기에 노출시키지 않고 연속하여 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 체임버는 산화물 반도체에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공 배기(5×10-7 Pa 내지 1×10-4 Pa 정도까지)할 수 있는 것, 또한, 성막되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 탄소 성분이나 수분 등을 포함한 기체가 역류하지 않게 해 두는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다. 또한, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다.
제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 후의 공정에서 형성되는 제 3 산화물 반도체막(404c)에는, 실시형태 1에 설명한 재료를 이용할 수 있다. 예를 들면, 제 1 산화물 반도체막(404a)에 In：Ga：Zn = 1：3：4 또는 1：3：2［원자수비]의 In-Ga-Zn 산화물, 제 2 산화물 반도체막(404b)에 In：Ga：Zn = 1：1：1［원자수비]의 In-Ga-Zn 산화물, 제 3 산화물 반도체막(404c)에 In：Ga：Zn = 1：3：4 또는 1：3：2［원자수비]의 In-Ga-Zn 산화물을 이용할 수 있다.
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)으로서 이용할 수 있는 산화물 반도체는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn의 쌍방을 포함하는 것이 바람직하다. 또한, 이 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위해, 그것들과 함께, 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스태빌라이저로서는, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들면, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 이용할 수 있다.
또한, 여기서, 예를 들면, In-Ga-Zn 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. 또한, 본 명세서에서는, In-Ga-Zn 산화물로 구성한 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m＞0이고, m은 정수가 아님)로 표기되는 재료를 이용해도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n＞0이고, n은 정수)로 표기되는 재료를 이용해도 좋다.
단, 실시형태 1에 상세하게 기재한 바와 같이, 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)은 제 2 산화물 반도체막(404b)보다 전자 친화력이 작아지도록 재료를 선택한다.
또한, 산화물 반도체막의 성막에는 스퍼터링법을 이용하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 성막 시에 발생하는 먼지를 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에, DC 스퍼터링법을 이용하는 것이 바람직하다.
제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 3 산화물 반도체막(404c)으로서 In-Ga-Zn 산화물을 이용하는 경우, In, Ga, Zn의 원자수비로서는, 예를 들면, In：Ga：Zn = 1：1：1, In：Ga：Zn = 2：2：1, In：Ga：Zn = 3：1：2, In：Ga：Zn = 1：3：2, In：Ga：Zn = 1：3：4, In：Ga：Zn = 1：4：3, In：Ga：Zn = 1：5：4, In：Ga：Zn = 1：6：6, In：Ga：Zn = 2：1：3, In：Ga：Zn = 1：6：4, In：Ga：Zn = 1：9：6, In：Ga：Zn = 1：1：4, In：Ga：Zn = 1：1：2 중 어느 재료를 이용하고, 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)의 전자 친화력이 제 2 산화물 반도체막(404b)보다 작아지도록 하면 좋다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In：Ga：Zn = a：b：c(a＋b＋c = 1)인 산화물의 조성이, 원자수비가 In：Ga：Zn = A：B：C(A＋B＋C = 1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 말한다. r로서는, 예를 들면, 0.05이면 좋다. 다른 산화물에서도 마찬가지이다.
또한, 제 2 산화물 반도체막(404b)은 제 1 산화물 반도체막(404a) 및 제 3 산화물 반도체막(404c)보다 인듐의 함유량을 많이 하면 좋다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많이 함으로써, 보다 많은 s궤도가 중첩되기 때문에, In이 Ga보다 많은 조성이 되는 산화물은 In이 Ga와 동등하거나 또는 적은 조성이 되는 산화물과 비교하여 이동도가 높아진다. 그 때문에, 제 2 산화물 반도체막(404b)에 인듐의 함유량이 많은 산화물을 이용함으로써, 높은 이동도의 트랜지스터를 실현할 수 있다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
산화물 반도체막은, 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선은, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10 nm 미만, 5 nm 미만, 또는 3 nm 미만인 입방체 내에 들어가는 크기의 경우도 포함된다.
CAAC-OS막을 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 명확한 결정부들의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수가 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부 간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 대하여, CAAC-OS막의 경우는 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 일이 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 가지는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크 외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31° 근방에서 피크를 나타내고, 2θ가 36° 근방에서 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들면, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되는 것이나, 수소를 포획하는 것에 의해 캐리어 발생원이 되는 경우가 있다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 이용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 이용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1 nm 이상 100 nm 이하, 또는 1 nm 이상 10 nm 이하의 크기인 것이 많다. 특히, 1 nm 이상 10 nm 이하, 또는 1 nm 이상 3 nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 가지는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들면, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부 간에서 결정 방위에 규칙성이 관찰되지 않는다. 그 때문에, 막 전체에서 배향성이 관찰되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS막에 대하여, 결정부보다 큰 직경을 갖는 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들면 50 nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 직경(예를 들면 1 nm 이상 30 nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 원을 그리는 듯한(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면 링 상태의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그 때문에, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은 다른 결정부간에서 결정 방위에 규칙성이 관찰되지 않는다. 그 때문에, nc-OS막은 CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 산화물 반도체막은 예를 들면, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 가지는 적층막이어도 좋다.
CAAC-OS막은, 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용하여 스퍼터링법에 의해 성막할 수 있다. 상기 스퍼터링용 타겟에 이온이 충돌하면, 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)하여, a-b면에 평행한 면을 가지는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리하는 경우가 있다. 이 경우, 상기 평판 형상 또는 펠릿 형상의 스퍼터링 입자는 대전하고 있기 때문에 플라즈마 내에서 응집하지 않고, 결정 상태를 유지한 채로 기판에 도달하여, CAAC-OS막을 성막할 수 있다.
제 2 산화물 반도체막(404b)의 형성 후에, 제 1 가열 처리를 행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10 ppm 이상 포함한 분위기, 또는 감압 상태로 행하면 좋다. 또한, 제 1 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위해 산화성 가스를 10 ppm 이상 포함한 분위기에서 행하여도 좋다. 제 1 가열 처리에 의해, 제 2 산화물 반도체막(404b)의 결정성을 높이고, 또한 하지 절연막(402), 제 1 산화물 반도체막(404a)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 2 산화물 반도체막(404b)을 형성하는 에칭의 전에 제 1 가열 공정을 행하여도 좋다.
다음에, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막(405)을 형성하고, 도전막(405) 위에 절연막(413)을 형성한다(도 13의 (C) 참조). 도전막(405)으로서는, Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이것들을 주성분으로 하는 합금 재료를 이용할 수 있다. 예를 들면, 스퍼터링법 등에 의해 100 nm의 티탄막을 형성한다. 또한, CVD법에 의해 텅스텐막을 형성해도 좋다. 또한, 절연막(413)으로서는, 하지 절연막과 같은 재료를 이용할 수 있다.
다음에, 도전막(405) 및 절연막(413)에 제거(연마) 처리를 행하는 것에 의해, 제 2 산화물 반도체막(404b)이 노출되도록 도전막(405) 및 절연막(413)의 일부를 제거하여, 도전막(406) 및 절연막(414)을 형성한다(도 14의 (A) 참조).
제거 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing：CMP) 처리를 이용하는 것이 적합하다. 또한, 다른 제거 처리를 이용해도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리 또는 플라즈마 처리 등을 조합해도 좋다. 예를 들면, CMP 처리 후, 드라이 에칭 처리 또는 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 좋다. 제거 처리에 있어서, 에칭 처리, 플라즈마 처리 등을 CMP 처리와 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 재료, 막 두께, 및 표면의 요철 상태에 맞추어 적절히 설정하면 좋다. 또한, CMP 처리로 도전막(405) 및 절연막(413)의 대부분을 제거하고, 나머지 도전막(405) 및 절연막(413)을 드라이 에칭 처리로 제거해도 좋다.
또한, CMP 처리는 1회만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는, 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 도전막(405) 및 절연막(413)의 표면의 평탄성을 보다 향상시킬 수 있다.
다음에, 도전막(406) 및 절연막(414)을 분단하도록 에칭하여, 소스 전극(406a), 드레인 전극(406b), 절연막(414a) 및 절연막(414b)을 형성한다(도 14의 (B) 참조). 또한, 본 실시형태에서는 제 2 산화물 반도체막의 상면의 높이와 소스 전극 및 드레인 전극의 상면의 높이는 같지만 이것에 한정되지 않고, 소스 전극 및 드레인 전극의 상면의 높이가 제 2 산화물 반도체막의 상면의 높이보다 낮은 구성이 되어도 좋다. 또한, C-D 방향의 단면에서의 하지 절연막(402)의 높이가 A-B 방향보다 낮아져도 좋다.
다음에, 제 2 산화물 반도체막(404b), 절연막(414a), 절연막(414b), 소스 전극(406a) 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(403c) 및 게이트 절연막(408)이 되는 절연막(407)을 성막한다(도 14의 (C) 참조).
또한, 제 3 산화물 반도체막(403c)을 성막한 후에 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리는, 제 1 가열 처리와 같은 조건으로 행할 수 있다. 제 2 가열 처리에 의해, 제 3 산화물 반도체막(403c)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)으로부터, 수소나 물 등의 불순물을 더 제거할 수 있다.
절연막(407)에는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈 등을 이용할 수 있다. 또한, 절연막(407)은 상기 재료의 적층이어도 좋다. 절연막(407)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 이용하여 형성할 수 있다.
다음에, 제 3 산화물 반도체막(403c) 및 절연막(407) 위에 게이트 전극(410)이 되는 도전막(409)을 형성한다(도 15의 (A) 참조). 도전막(409)으로서는, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이것들을 주성분으로 하는 합금 재료를 이용할 수 있다. 도전막(409)은 스퍼터링법이나 CVD법 등에 의해 형성할 수 있다. 또한, 도전막(409)으로서는, 질소를 포함한 도전막을 이용해도 좋고, 상기 재료를 포함한 도전막과 질소를 포함한 도전막의 적층을 이용해도 좋다.
다음에, 게이트 전극(410)을 형성하기 위한 레지스트 마스크를 이용하여, 도전막(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성한다(도 15의 (B) 참조). 또한, 게이트 전극(410)은 제 2 산화물 반도체막(404b)을 전기적으로 둘러싸도록 형성된다.
다음에, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로서 절연막(407)을 선택적으로 에칭하여, 게이트 절연막(408)을 형성한다.
다음에, 상기 레지스트 마스크 또는 게이트 전극(410)을 마스크로서 제 3 산화물 반도체막(403c)을 에칭하여, 제 3 산화물 반도체막(404c)을 형성한다.
즉, 제 3 산화물 반도체막(404c)의 상단부는 게이트 절연막(408)의 하단부와 일치하고, 게이트 절연막(408)의 상단부는 게이트 전극(410)의 하단부와 일치한다. 또한, 게이트 전극(410)을 마스크로서 게이트 절연막(408) 및 제 3 산화물 반도체막(404c)을 형성하고 있지만 이것에 한정되지 않고, 도전막(409)의 성막 전에 게이트 절연막(408) 및 제 3 산화물 반도체막(404c)을 형성해도 좋다.
또한, CVD법으로 절연막(407) 및 도전막(409)을 성막하고 나서 도전막(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성하고, 그 후에 제 3 산화물 반도체막(404c) 및 게이트 절연막(408)을 형성하면 바람직하다. 이와 같이 함으로써 절연막(407) 및 도전막(409)을 연속 성막할 수 있다.
다음에, 소스 전극(406a), 드레인 전극(406b), 절연막(414a), 절연막(414b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 15의 (C) 참조). 산화물 절연막(412)은 하지 절연막(402)과 같은 재료, 방법을 이용하여 형성할 수 있다. 산화물 절연막(412)으로서는, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈, 혹은 질소를 포함한 상기 산화물을 이용하면 좋다. 산화물 절연막(412)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성할 수 있고, 다층막(404)에 대하여 산소를 공급할 수 있도록 과잉으로 산소를 포함한 막으로 하는 것이 바람직하다.
또한, 산화물 절연막(412)에 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하여 산소를 첨가해도 좋다. 산소를 첨가하는 것에 의해, 산화물 절연막(412)으로부터 다층막(404)에의 산소의 공급을 더욱 용이하게 할 수 있다.
다음에, 제 3 가열 처리를 행하여도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 행할 수 있다. 제 3 가열 처리에 의해, 하지 절연막(402), 게이트 절연막(408), 산화물 절연막(412)으로부터 과잉 산소가 방출되기 쉬워져, 다층막(404)의 산소 결손을 저감할 수 있다.
이상의 공정으로, 도 1에 나타내는 트랜지스터(450)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 설명한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 설명한다.
도 17의 (A) 내지 도 17의 (C)는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 17의 (A)는 상면도이며, 도 17의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 17의 (B), 일점 쇄선 C-D의 단면이 도 17의 (C)에 상당한다. 또한, 도 17의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 17의 (A) 내지 도 17의 (C)에 나타내는 트랜지스터(550)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(402)과, 하지 절연막(402)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연막(402)의 오목부의 바닥면, 하지 절연막(402)의 볼록부(또는 오목부)의 측면, 제 1 산화물 반도체막(404a)의 측면, 제 2 산화물 반도체막(404b)의 측면 및 제 2 산화물 반도체막(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접촉하는 제 3 산화물 반도체막(504c)과, 제 3 산화물 반도체막(504c) 위의 절연막(502a) 및 절연막(502b)과, 제 3 산화물 반도체막(504c), 절연막(502a) 및 절연막(502b) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 절연막(502a) 및 절연막(502b), 및 게이트 전극(410) 위의 산화물 절연막(412)을 갖는다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(504c)을 총칭하여 다층막(504)이라고 호칭한다.
도 17의 트랜지스터(550)의 소스 전극(406a) 및 드레인 전극(406b)은 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 일례이다.
또한, 도 17에 대하여, 도 3과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 본 실시형태에서는 제 1 산화물 반도체막 내지 제 3 산화물 반도체막을 가지고 있는 구성이었지만 이것에 한정되지 않고, 어느 하나의 막, 또는, 어느 2개의 막을 제공하지 않는 구성으로 해도 좋다. 또는, 또 다른 산화물 반도체막을 추가로 제공해도 좋다. 그 경우의 일례를, 도 18에 나타낸다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3에 설명한 도 17에 나타내는 트랜지스터(550)의 제작 방법에 대하여, 도 19 내지 도 21을 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(402)을 형성한다(도 19의 (A) 참조). 기판(400) 및 하지 절연막(402)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 하지 절연막(402) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성한다(도 19의 (B) 참조). 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막(405)을 형성한다(도 19의 (C) 참조). 도전막(405)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 도전막(405)을 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 20의 (A) 참조). 또한, 도전막(405)에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 경우가 있다. 또한, 본 실시형태에서는 제 2 산화물 반도체막의 상면의 높이와 소스 전극 및 드레인 전극의 상면의 높이는 같지만 이것에 한정되지 않고, 소스 전극 및 드레인 전극의 상면의 높이가 제 2 산화물 반도체막의 상면의 높이보다 낮은 구성이 되어도 좋다. 또한, C-D 방향의 단면에서의 하지 절연막(402)의 높이가 A-B 방향보다 낮아져도 좋다.
다음에, 제 2 산화물 반도체막(404b), 소스 전극(406a) 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(504c) 및 절연막(501)을 형성한다(도 20의 (B) 참조). 제 3 산화물 반도체막(504c), 절연막(501)의 재료 및 제작 방법은 앞의 실시형태의 제 3 산화물 반도체막(404c), 절연막(413)을 참작할 수 있다.
다음에, 절연막(501)에 제거(연마) 처리를 행하는 것에 의해, 제 3 산화물 반도체막(504c)이 노출되도록 절연막(501)의 일부를 제거하여, 절연막(502)을 형성한다(도 20의 (C) 참조). 제거(연마) 처리는 앞의 실시형태를 참작할 수 있다.
다음에, 절연막(502)을 분단하도록 에칭하여, 절연막(502a) 및 절연막(502b)을 형성한다(도 21의 (A) 참조).
다음에, 제 3 산화물 반도체막(504c), 절연막(502a) 및 절연막(502b) 위에 게이트 절연막(408) 및 게이트 전극(410)을 형성한다(도 21의 (B) 참조). 게이트 절연막(408) 및 게이트 전극(410)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 절연막(502a) 및 절연막(502b), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 21의 (C) 참조). 산화물 절연막(412)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
이상의 공정으로, 도 17에 나타내는 트랜지스터(550)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 설명한다.
도 22의 (A) 내지 도 22의 (C)는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 22의 (A)는 상면도이며, 도 22의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 22의 (B), 일점 쇄선 C-D의 단면이 도 22의 (C)에 상당한다. 또한, 도 22의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 22의 (A) 내지 도 22의 (C)에 나타내는 트랜지스터(350)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(402)과, 하지 절연막(402)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연막(402)의 오목부의 바닥면, 하지 절연막(402)의 오목부(또는 볼록부)의 측면, 제 1 산화물 반도체막(404a)의 측면, 제 2 산화물 반도체막(404b)의 측면 및 제 2 산화물 반도체막(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접촉하는 제 3 산화물 반도체막(404c)과, 제 3 산화물 반도체막(404c) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 소스 전극(406a), 드레인 전극(406b), 및 게이트 전극(410) 위의 산화물 절연막(412)을 갖는다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(404c)을 총칭하여 다층막(404)이라고 호칭한다.
도 22의 트랜지스터(350)의 소스 전극(406a) 및 드레인 전극(406b)은 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 일례이다.
또한, 도 23에 도시한 것과 같은 트랜지스터(360)를 이용할 수도 있다. 도 23의 (A) 내지 도 23의 (C)는 트랜지스터(360)의 상면도 및 단면도이다. 도 23의 (A)는 상면도이며, 도 23의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 23의 (B), 일점 쇄선 C-D의 단면이 도 23의 (C)에 상당한다. 또한, 도 23의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
도 23에 나타내는 트랜지스터(360)는 하지 절연막(402)과 기판(400) 사이에 도전막(401)을 구비한다. 상기 도전막(401)을 제 2 게이트 전극으로서 이용함으로써, 온 전류를 더 증가시키거나, 문턱 전압의 제어를 행할 수 있다. 온 전류를 증가시키기 위해서는, 예를 들면, 도 23에 나타내는 바와 같이 게이트 전극(410)과 도전막(401)을 전기적으로 접속하여 동전위로 하고, 듀얼 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 행하기 위해서는, 게이트 전극(410)과 도전막(401)이 전기적으로 접속하지 않게 하여, 게이트 전극(410)과는 다른 정전위를 도전막(401)에 공급하면 좋다.
또한, 도 24에 나타내는 트랜지스터(370)를 이용할 수도 있다. 도 24의 (A) 내지 도 24의 (C)는 트랜지스터(370)의 상면도 및 단면도이다. 도 24의 (A)는 상면도이며, 도 24의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 24의 (B), 일점 쇄선 C-D의 단면이 도 24의 (C)에 상당한다. 또한, 도 24의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(370)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 하지 절연막(402)의 오버 에칭이 없고, 하지 절연막(402)이 에칭되어 있지 않은 형상으로 되어 있다.
산화물 반도체막의 에칭 시에, 하지 절연막(402)을 에칭시키지 않게 하려면, 하지 절연막(402)의 에칭 레이트를 산화물 반도체막의 에칭 레이트보다 충분히 낮게 하면 좋다.
또한, 도 24에 대하여, 도 23과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 25에 나타내는 트랜지스터(380)를 이용할 수도 있다. 도 25의 (A) 내지 도 25의 (C)는 트랜지스터(380)의 상면도 및 단면도이다. 도 25의 (A)는 상면도이며, 도 25의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 25의 (B), 일점 쇄선 C-D의 단면이 도 25의 (C)에 상당한다. 또한, 도 25의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(380)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 에칭에 의해, 제 1 산화물 반도체막을 모두 에칭시키지 않고, 제 1 산화물 반도체막의 형상이 볼록형으로 되어 있다.
또한, 도 25에 대하여, 도 23과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 본 실시형태에서는 제 2 산화물 반도체막을 제 1 산화물 반도체막 및 제 3 산화물 반도체막 사이에 끼우고 있는 구성을 설명했지만 이것에 한정되지 않고, 어느 하나의 막, 또는, 어느 2개의 막을 제공하지 않는 구성으로 해도 좋다. 또는, 또 다른 산화물 반도체막을 추가로 제공해도 좋다. 예를 들면, 제 1 산화물 반도체막 및 제 3 산화물 반도체막을 갖지 않고, 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이나 제 2 산화물 반도체막 및 제 3 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다.
또한, 전극이나 산화물 반도체막이 각진 단부 형상을 가지고 있어도 좋다. 이러한 구성으로 하기 위해서는, 레지스트 마스크나 하드 마스크를 이용하여 막을 가공할 때에, 레지스트 마스크나 하드 마스크의 에칭 레이트와 가공하는 막의 에칭 레이트가 크게 상이하면 좋다. 구체적인 구성의 일례를 이하에 나타낸다.
도 26에 나타내는 트랜지스터(390)를 이용할 수도 있다. 도 26의 (A) 내지 도 26의 (C)는 트랜지스터(390)의 상면도 및 단면도이다. 도 26의 (A)는 상면도이며, 도 26의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 26의 (B), 일점 쇄선 C-D의 단면이 도 26의 (C)에 상당한다. 또한, 도 26의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(390)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다. 또한, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)은 표면(여기에서는 게이트 절연막(408)측의 표면)에 가까워질수록 단부가 퍼지는, 소위 역테이퍼 형상으로 형성해도 좋다.
또한, 도 26에 대하여, 도 23과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 27에 나타내는 트랜지스터(395)를 이용할 수도 있다. 도 27의 (A) 내지 도 27의 (C)는 트랜지스터(395)의 상면도 및 단면도이다. 도 27의 (A)는 상면도이며, 도 27의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 27의 (B), 일점 쇄선 C-D의 단면이 도 27의 (C)에 상당한다. 또한, 도 27의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(395)는, 제 2 산화물 반도체막(404b) 및 제 3 산화물 반도체막(404c)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다.
또한, 도 27에 대하여, 도 23과 마찬가지로, 도전막(401)을 제공해도 좋다.
또는, 도 28 또는 도 29에 도시한 것과 같은 트랜지스터를 이용할 수도 있다.
또한, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막에 관하여, 도 22, 도 24, 도 25 등에 도시한 것뿐만 아니라, 다른 도면에 대해서도, 마찬가지로 구성할 수 있다. 예를 들면, 도 23에 대해서 적용한 일례를, 도 30, 도 31, 도 32에 나타낸다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 5에 설명한 도 22에 나타내는 트랜지스터(350)의 제작 방법에 대하여, 도 33 내지 도 35를 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(402)을 형성한다(도 33의 (A) 참조). 기판(400) 및 하지 절연막(402)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 하지 절연막(402) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성한다(도 33의 (B) 참조). 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막(405)을 형성한다(도 33의 (C) 참조). 도전막(405)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 도전막(405)을 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 34의 (A) 참조). 또한, 도전막(405)에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 경우가 있다. 또한, 본 실시형태에서는 제 2 산화물 반도체막의 상면의 높이와 소스 전극 및 드레인 전극의 상면의 높이는 같지만 이것에 한정되지 않고, 소스 전극 및 드레인 전극의 상면의 높이가 제 2 산화물 반도체막의 상면의 높이보다 낮은 구성이 되어도 좋다. 또한, C-D 방향의 단면에서의 하지 절연막(402)의 높이가 A-B 방향보다 낮아져도 좋다.
다음에, 제 2 산화물 반도체막(404b), 소스 전극(406a) 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(403c) 및 게이트 절연막(408)이 되는 절연막(407)을 성막한다(도 34의 (B) 참조). 제 3 산화물 반도체막(403c) 및 절연막(407)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 3 산화물 반도체막(403c) 및 절연막(407)을 에칭하여, 제 3 산화물 반도체막(404c) 및 게이트 절연막(408)을 형성한다(도 34의 (C) 참조).
다음에, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c) 및 게이트 절연막(408) 위에 게이트 전극(410)이 되는 도전막(409)을 형성한다(도 35의 (A) 참조).
다음에, 게이트 전극(410)을 형성하기 위한 레지스트 마스크를 이용하여, 도전막(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성한다(도 35의 (B) 참조). 또한, 게이트 전극(410)은 제 2 산화물 반도체막(404b)을 전기적으로 둘러싸도록 형성된다.
다음에, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 35의 (C) 참조). 산화물 절연막(412)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
이상의 공정으로, 도 22에 나타내는 트랜지스터(350)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 설명한다.
도 36의 (A) 내지 도 36의 (C)는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 36의 (A)는 상면도이며, 도 36의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 36의 (B), 일점 쇄선 C-D의 단면이 도 36의 (C)에 상당한다. 또한, 도 36의 (A)의 상면도에서는 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 36의 (A) 내지 도 36의 (C)에 나타내는 트랜지스터(340)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(514)과, 하지 절연막(514)의 오목부 위의 제 1 배선(512a) 및 제 2 배선(512b)과, 하지 절연막(514)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 배선(512a) 및 제 2 배선(512b) 위에 있고 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(516a) 및 드레인 전극(516b)과, 하지 절연막(514)의 오목부의 바닥면, 제 1 산화물 반도체막(404a)의 측면, 제 2 산화물 반도체막(404b)의 측면 및 제 2 산화물 반도체막(404b)의 상면, 제 1 배선(512a) 및 제 2 배선(512b)의 상면, 소스 전극(516a) 및 드레인 전극(516b)과 접촉하는 제 3 산화물 반도체막(404c)과, 제 3 산화물 반도체막(404c) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 게이트 전극(410) 위의 산화물 절연막(412)을 갖는다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(404c)을 총칭하여 다층막(404)이라고 호칭한다.
도 36의 트랜지스터(340)의 소스 전극(516a) 및 드레인 전극(516b)은 소스 전극(516a) 및 드레인 전극(516b)이 되는 도전막에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 일례이다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 7에 설명한 도 36에 나타내는 트랜지스터(340)의 제작 방법에 대하여, 도 37 내지 도 39를 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(511)을 형성한다. 또한, 하지 절연막(511) 위에 제 1 배선(512a) 및 제 2 배선(512b)을 형성한다(도 37의 (A) 참조). 기판(400)의 재료는 앞의 실시형태를 참작할 수 있다. 또한, 하지 절연막(511)의 재료 및 제작 방법은 앞의 실시형태의 하지 절연막(402)을, 제 1 배선(512a) 및 제 2 배선(512b)의 재료 및 제작 방법은 앞의 실시형태의 소스 전극(406a) 및 드레인 전극(406b)을 각각 참작할 수 있다.
다음에, 하지 절연막(511), 제 1 배선(512a) 및 제 2 배선(512b) 위에 하지 절연막(513a)을 형성한다(도 37의 (B) 참조). 하지 절연막(513a)은 하지 절연막(511)과 같은 재료를 이용할 수 있다.
다음에, 하지 절연막(513a)에 제거(연마) 처리를 행하는 것에 의해, 제 1 배선(512a) 및 제 2 배선(512b)이 노출되도록 하지 절연막(513a)의 일부를 제거하여, 하지 절연막(513b)을 형성한다(도 37의 (C) 참조). 또한, 하지 절연막(511) 및 하지 절연막(513a)을 총칭하여 하지 절연막(514)이라고 호칭한다.
제거 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing：CMP) 처리를 이용하는 것이 적합하다. 또한, 다른 제거 처리를 이용해도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리 또는 플라즈마 처리 등을 조합해도 좋다. 예를 들면, CMP 처리 후, 드라이 에칭 처리 또는 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 좋다. 제거 처리에서, 에칭 처리, 플라즈마 처리 등을 CMP 처리와 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 재료, 막 두께, 및 표면의 요철 상태에 맞추어 적절히 설정하면 좋다. 또한, CMP 처리로 하지 절연막(513a)의 대부분을 제거하고, 나머지의 하지 절연막(513a)을 드라이 에칭 처리로 제거해도 좋다.
또한, CMP 처리는, 1회만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는, 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 하지 절연막의 표면의 평탄성을 보다 향상시킬 수 있다.
다음에 하지 절연막(514) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성한다. 다음에, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b) 위에 소스 전극(516a) 및 드레인 전극(516b)이 되는 제 1 도전막(405)을 형성한다(도 38의 (A) 참조). 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 제 1 도전막(405)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 1 도전막(405)을 이방성 에칭하여, 전극(516)을 형성한다(도 38의 (B) 참조).
다음에, 전극(516)을 분단하도록 에칭하여, 소스 전극(516a) 및 드레인 전극(516b)을 형성한다(도 38의 (C) 참조). 또한, 제 1 도전막(405) 또는 전극(516)에 에칭 처리를 실시할 때, 상단부가 둥그스름한(곡면을 갖는) 경우가 있다. 또한, 본 실시형태에서는 제 2 산화물 반도체막의 상면의 높이와 소스 전극 및 드레인 전극의 상면의 높이는 같지만 이것에 한정되지 않고, 소스 전극 및 드레인 전극의 상면의 높이가 제 2 산화물 반도체막의 상면의 높이보다 낮은 구성이 되어도 좋다.
다음에, 제 1 배선(512a), 제 2 배선(512b), 제 2 산화물 반도체막(404b), 소스 전극(406a) 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(404c) 및 게이트 절연막(408)을 형성한다(도 39의 (A) 참조). 제 3 산화물 반도체막(404c), 게이트 절연막(408)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 3 산화물 반도체막(404c), 게이트 절연막(408) 위에 게이트 전극(410)을 형성한다(도 39의 (B) 참조). 게이트 전극(410)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 1 배선(512a), 제 2 배선(512b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 39의 (C) 참조). 산화물 절연막(412)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
이상의 공정으로, 도 36에 나타내는 트랜지스터(340)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 양태의 반도체 장치에 대하여 도면을 이용하여 설명한다.
도 40의 (A) 내지 도 40의 (C)는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 40의 (A)는 상면도이며, 도 40의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 40의 (B), 일점 쇄선 C-D의 단면이 도 40의 (C)에 상당한다. 또한, 도 40의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 40의 (A) 내지 도 40의 (C)에 나타내는 트랜지스터(250)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(402)과, 하지 절연막(402)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연막(402)의 오목부의 바닥면, 하지 절연막(402)의 오목부(또는 볼록부)의 측면, 제 1 산화물 반도체막(404a)의 측면, 제 2 산화물 반도체막(404b)의 측면 및 제 2 산화물 반도체막(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접촉하는 제 3 산화물 반도체막(404c)과, 제 3 산화물 반도체막(404c) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고, 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410) 위의 산화물 절연막(412)을 갖는다. 또한, 제 2 산화물 반도체막(404b)의 상면의 높이는 소스 전극(406a) 및 드레인 전극(406b)의 상면의 높이보다 낮다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(404c)을 총칭하여 다층막(404)이라고 호칭한다.
도 40의 트랜지스터(250)의 소스 전극(406a) 및 드레인 전극(406b)은 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막에 리프트 오프를 실시하여 형성된다.
또한, "리프트 오프"란, 원하는 패턴을 형성할 때, 원하는 패턴의 보호 마스크(희생층이라고도 함)의 형성 후에 보호 마스크 위에 막을 형성하고, 그 후에 보호 마스크를 제거함으로써, 보호 마스크가 형성되어 있지 않은 막 부분에 원하는 패턴을 형성하는 방법을 말한다.
또한, 도 41에 도시한 것과 같은 트랜지스터(260)를 이용할 수도 있다. 도 41의 (A) 내지 도 41의 (C)는 트랜지스터(260)의 상면도 및 단면도이다. 도 41의 (A)는 상면도이며, 도 41의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 41의 (B), 일점 쇄선 C-D의 단면이 도 41의 (C)에 상당한다. 또한, 도 41의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
도 41에 도시하는 트랜지스터(260)는 하지 절연막(402)과 기판(400)과의 사이에 도전막(401)을 구비한다. 상기 도전막(401)을 제 2 게이트 전극으로서 이용함으로써, 온 전류를 더 증가시키거나, 문턱 전압의 제어를 행할 수 있다. 온 전류를 증가시키려면, 예를 들면, 도 41에 나타내는 바와 같이 게이트 전극(410)과 도전막(401)을 전기적으로 접속하여 동전위로 하고, 듀얼 게이트 트랜지스터로서 구동시키면 좋다. 또한, 문턱 전압의 제어를 행하기 위해서는, 게이트 전극(410)과 도전막(401)이 전기적으로 접속되지 않게 하고, 게이트 전극(410)과는 다른 정전위를 도전막(401)에 공급하면 좋다.
또한, 도 42에 도시하는 트랜지스터(270)를 이용할 수도 있다. 도 42의 (A) 내지 도 42의 (C)는 트랜지스터(270)의 상면도 및 단면도이다. 도 42의 (A)는 상면도이며, 도 42의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 42의 (B), 일점 쇄선 C-D의 단면이 도 42의 (C)에 상당한다. 또한, 도 42의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(270)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 하지 절연막(402)의 오버 에칭이 없고, 하지 절연막(402)이 에칭되어 있지 않은 형상으로 되어 있다.
산화물 반도체막의 에칭 시에, 하지 절연막(402)을 에칭시키지 않게 하려면, 하지 절연막(402)의 에칭 레이트를 산화물 반도체막의 에칭 레이트보다 충분히 낮게 하면 좋다.
또한, 도 42에 대하여, 도 41과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 43에 나타내는 트랜지스터(280)를 이용할 수도 있다. 도 43의 (A) 내지 도 43의 (C)는, 트랜지스터(280)의 상면도 및 단면도이다. 도 43의 (A)는 상면도이며, 도 43의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 43의 (B), 일점 쇄선 C-D의 단면이 도 43의 (C)에 상당한다. 또한, 도 43의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(280)는 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)을 형성할 때, 에칭에 의해, 제 1 산화물 반도체막을 모두 에칭시키지 않고, 제 1 산화물 반도체막의 형상이 볼록형으로 되어 있다.
또한, 도 43에 대하여, 도 41과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 본 실시형태에서는 제 2 산화물 반도체막을 제 1 산화물 반도체막 및 제 3 산화물 반도체막 사이에 끼우고 있는 구성을 설명했지만 이것에 한정되지 않고, 어느 하나의 막, 또는, 어느 2개의 막을 제공하지 않는 구성으로 해도 좋다. 또는, 또 다른 산화물 반도체막을 추가로 제공해도 좋다. 예를 들면, 제 1 산화물 반도체막 및 제 3 산화물 반도체막을 가지지 않고, 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이나 제 2 산화물 반도체막 및 제 3 산화물 반도체막만이 게이트 전극에 전기적으로 둘러싸여 있는 구성으로 해도 좋다.
또한, 전극이나 산화물 반도체막이 각진 단부 형상을 가지고 있어도 좋다. 이러한 구성으로 하기 위해서는, 레지스트 마스크나 하드 마스크를 이용하여 막을 가공할 때에, 레지스트 마스크나 하드 마스크의 에칭 레이트와 가공하는 막의 에칭 레이트가 크게 다르면 좋다. 구체적인 구성의 일례를 이하에 나타낸다.
도 44에 나타내는 트랜지스터(290)를 이용할 수도 있다. 도 44의 (A) 내지 도 44의 (C)는, 트랜지스터(290)의 상면도 및 단면도이다. 도 44의 (A)는 상면도이며, 도 44의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 44의 (B), 일점 쇄선 C-D의 단면이 도 44의 (C)에 상당한다. 또한, 도 44의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(290)는, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다. 또한, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)은 표면(여기에서는 게이트 절연막(408)측의 표면)에 가까워질수록 단부가 퍼지는, 소위 역테이퍼 형상으로 형성해도 좋다.
또한, 도 44에 대하여, 도 41과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 도 45에 나타내는 트랜지스터(295)를 이용할 수도 있다. 도 45의 (A) 내지 도 45의 (C)는, 트랜지스터(295)의 상면도 및 단면도이다. 도 45의 (A)는 상면도이며, 도 45의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 45의 (B), 일점 쇄선 C-D의 단면이 도 45의 (C)에 상당한다. 또한, 도 45의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다.
트랜지스터(295)는 제 2 산화물 반도체막(404b) 및 제 3 산화물 반도체막(404c)만이 게이트 전극에 전기적으로 둘러싸여 있는 구성이다.
또한, 도 45에 대하여, 도 41과 마찬가지로, 도전막(401)을 제공해도 좋다.
또는, 도 46 또는 도 47에 도시한 것과 같은 트랜지스터를 이용할 수도 있다.
또한, 제 1 산화물 반도체막 내지 제 3 산화물 반도체막에 관하여, 도 40, 도 42, 도 43 등에 도시한 것뿐만 아니라, 다른 도면에 대해서도, 마찬가지로 구성할 수 있다. 예를 들면, 도 41에 대하여 적용한 일례를, 도 48, 도 49, 도 50에 나타낸다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 10)
본 실시형태에서는 실시형태 9에 설명한 도 40에 나타내는 트랜지스터(250)의 제작 방법에 대하여, 도 51 내지 도 53을 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(402)을 형성한다(도 51의 (A) 참조). 기판(400) 및 하지 절연막(402)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 하지 절연막(402) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 형성하고, 제 2 산화물 반도체막(404b) 위에 희생층(420)을 형성한다(도 51의 (B) 참조).
또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 희생층(420)을 섬 형상으로 형성할 때에, 우선, 희생층(420) 위에 하드 마스크가 되는 막(예를 들어 텅스텐막) 및 레지스트 마스크를 제공해 하드 마스크가 되는 막을 에칭 하여 하드 마스크를 형성하고, 그 후, 레지스트 마스크를 제거하여, 하드 마스크를 마스크로서 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 희생층(420)을 에칭한다. 그 후, 하드 마스크를 제거한다.
다음에, 희생층(420) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막(405)을 형성한다(도 51의 (C) 참조). 도전막(405)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 리프트 오프를 행하여 희생층(420)을 제거한다. 희생층(420)을 제거함으로써, 희생층(420) 위의 도전막(405)도 제거되고, 원하는 영역에 제 2 도전막(406)이 형성된다(도 52의 (A) 참조).
다음에, 제 2 도전막(406)을 분단하도록 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 52의 (B) 참조). 또한, C-D 방향의 단면에서의 하지 절연막(402)의 높이가 A-B 방향보다 낮아져도 좋다.
다음에, 제 2 산화물 반도체막(404b), 소스 전극(406a) 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(404c) 및 게이트 절연막(408)을 형성한다(도 52의 (C) 참조).
다음에, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c) 및 게이트 절연막(408) 위에 게이트 전극(410)이 되는 도전막(409)을 형성한다(도 53의 (A) 참조).
다음에, 게이트 전극(410)을 형성하기 위한 레지스트 마스크를 이용하여, 도전막(409)을 선택적으로 에칭하여, 게이트 전극(410)을 형성한다(도 53의 (B) 참조).
다음에, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 53의 (C) 참조).
이상의 공정으로, 도 40에 나타내는 트랜지스터(250)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 11)
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 설명한다.
도 54의 (A) 내지 도 54의 (C)는 본 발명의 일 양태의 트랜지스터의 상면도 및 단면도이다. 도 54의 (A)는 상면도이며, 도 54의 (A)에 나타내는 일점 쇄선 A-B의 단면이 도 54의 (B), 일점 쇄선 C-D의 단면이 도 54의 (C)에 상당한다. 또한, 도 54의 (A)의 상면도에서는, 도면의 명료화를 위해 일부의 요소를 생략하여 도시하였다. 또한, 일점 쇄선 A-B 방향을 채널 길이 방향, 일점 쇄선 C-D 방향을 채널 폭 방향이라고 호칭하는 경우가 있다.
도 54의 (A) 내지 도 54의 (C)에 나타내는 트랜지스터(240)는 기판(400) 위의 오목부 및 볼록부를 가지는 하지 절연막(402)과, 하지 절연막(402)의 볼록부 위의 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)과, 제 1 산화물 반도체막(404a) 및 제 2 산화물 반도체막(404b)의 측면과 접촉하는 소스 전극(406a) 및 드레인 전극(406b)과, 하지 절연막(402)의 오목부의 바닥면, 하지 절연막(402)의 오목부(또는 볼록부)의 측면, 제 1 산화물 반도체막(404a)의 측면, 제 2 산화물 반도체막(404b)의 측면, 및 제 2 산화물 반도체막(404b)의 상면, 소스 전극(406a) 및 드레인 전극(406b)과 접촉하는 제 3 산화물 반도체막(404c)과, 제 3 산화물 반도체막(404c) 위의 절연막(502a), 절연막(502b), 및 절연막(502c)과, 제 3 산화물 반도체막(404c) 및 절연막(502c) 위의 게이트 절연막(408)과, 게이트 절연막(408) 위에서 접촉하고, 제 2 산화물 반도체막(404b)의 상면 및 측면에 대향하는 게이트 전극(410)과, 소스 전극(406a), 드레인 전극(406b), 제 3 산화물 반도체막(404c), 게이트 절연막(408), 및 게이트 전극(410), 위의 산화물 절연막(412)을 갖는다. 또한, 제 2 산화물 반도체막(404b)의 상면의 높이는 소스 전극(406a) 및 드레인 전극(406b)의 상면의 높이보다 낮다. 또한, 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 제 3 산화물 반도체막(404c)을 총칭하여 다층막(404)이라고 호칭한다.
도 54의 트랜지스터(240)의 소스 전극(406a) 및 드레인 전극(406b)은 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막에 리프트 오프를 실시하여 형성된다.
또한, 도 54에 대하여, 도 41과 마찬가지로, 도전막(401)을 제공해도 좋다.
또한, 본 실시형태에서는 제 1 산화물 반도체막 내지 제 3 산화물 반도체막을 가지고 있는 구성에 대하여 설명하였지만 이것에 한정되지 않고, 어느 하나의 막, 또는, 어느 2개의 막을 제공하지 않는 구성으로 해도 좋다. 또는, 또 다른 산화물 반도체막을 추가로 제공해도 좋다. 그 경우의 일례를 도 55에 나타낸다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 12)
본 실시형태에서는 실시형태 11에서 설명한 도 54에 나타내는 트랜지스터(240)의 제작 방법에 대하여, 도 56 및 도 57을 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연막(402)을 형성한다. 다음에 하지 절연막(402) 위에 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 및 희생층(420)을 형성한다. 다음에, 희생층(420) 위에 소스 전극(406a) 및 드레인 전극(406b)이 되는 도전막(405)을 형성한다. 다음에 리프트 오프를 행하여 희생층(420)을 제거한다. 희생층(420)을 제거함으로써, 희생층(420) 위의 도전막(405)도 제거되고, 원하는 영역에 도전막(406)이 형성된다. 다음에, 도전막(406)을 분단하도록 에칭하여, 소스 전극(406a) 및 드레인 전극(406b)을 형성한다(도 56의 (A) 참조). 기판(400), 하지 절연막(402), 제 1 산화물 반도체막(404a), 제 2 산화물 반도체막(404b), 희생층(420), 소스 전극(406a), 및 드레인 전극(406b)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 하지 절연막(402), 제 2 산화물 반도체막(404b), 소스 전극(406a), 및 드레인 전극(406b) 위에, 제 3 산화물 반도체막(403c) 및 절연막(501)을 형성한다(도 56의 (B) 참조). 제 3 산화물 반도체막(403c)의 재료 및 제작 방법은 앞의 실시형태의 제 3 산화물 반도체막(404c)을 참작할 수 있고, 절연막(501)의 재료 및 제작 방법은 앞의 실시형태의 하지 절연막(402)을 참작할 수 있다.
다음에, 절연막(501)에 제거(연마) 처리를 행함으로써, 제 3 산화물 반도체막(403c)이 노출되도록 절연막(501)의 일부를 제거하여, 절연막(502)을 형성한다(도 56의 (C) 참조).
제거 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing：CMP) 처리를 이용하는 것이 적합하다. 또한, 다른 제거 처리를 이용해도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리 또는 플라즈마 처리 등을 조합해도 좋다. 예를 들면, CMP 처리 후, 드라이 에칭 처리 또는 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 좋다. 제거 처리에 있어서, 에칭 처리, 플라즈마 처리 등을 CMP 처리와 조합하여 행하는 경우, 공정 순서는 특별히 한정되지 않고, 재료, 막 두께, 및 표면의 요철 상태에 맞추어 적절히 설정하면 좋다. 또한, CMP 처리로 절연막(501)의 대부분을 제거하고, 나머지의 절연막(501)을 드라이 에칭 처리로 제거해도 좋다.
또한, CMP 처리는 1회만 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는, 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해, 절연막(501)의 표면의 평탄성을 보다 향상시킬 수 있다.
다음에, 절연막(502)을 분단하도록 에칭하여, 절연막(502a), 절연막(502b), 및 절연막(502c)을 형성한다(도 57의 (A) 참조).
다음에, 제 3 산화물 반도체막(404c) 및 절연막(502c) 위에 게이트 절연막(408) 및 게이트 전극(410)을 형성한다(도 57의 (B) 참조). 게이트 절연막(408) 및 게이트 전극(410)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
다음에, 제 3 산화물 반도체막(404c), 절연막(502a), 절연막(502b), 게이트 절연막(408), 및 게이트 전극(410) 위에 산화물 절연막(412)을 형성한다(도 57의 (C) 참조). 산화물 절연막(412)의 재료 및 제작 방법은 앞의 실시형태를 참작할 수 있다.
이상의 공정으로, 도 54에 나타내는 트랜지스터(240)를 제작할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 13)
본 실시형태에서는 본 발명의 일 양태의 트랜지스터를 이용한 회로의 일례에 대하여, 도면을 참조하여 설명한다.
도 61의 (A), 도 61의 (B)에 반도체 장치의 회로도를, 도 61의 (C), 도 61의 (D)에 반도체 장치의 단면도를 각각 나타낸다. 도 61의 (C), 도 61의 (D)은 각각, 좌측에 트랜지스터(450)의 채널 길이 방향의 단면도를 나타내고, 우측에 채널 폭 방향의 단면도를 나타낸다. 또 회로도에는, 산화물 반도체가 적용된 트랜지스터인 것을 명시하기 위해, "OS"라는 기재를 넣었다.
도 61의 (C), 도 61의 (D)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(2200)를 갖고, 상부에 제 2 반도체 재료를 이용한 트랜지스터를 갖는다. 여기에서는, 제 2 반도체 재료를 이용한 트랜지스터로서, 실시형태 1에 예시한 트랜지스터(450)를 적용한 예에 대하여 설명한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 다른 밴드갭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등)로 하고, 제 2 반도체 재료를 실시형태 1에 설명한 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 오프 전류가 낮다.
여기에서는, 트랜지스터(2200)가 p채널형의 트랜지스터인 것으로서 설명하지만, n채널형의 트랜지스터를 이용하여 다른 회로를 구성할 수 있는 것은 말할 필요도 없다. 또한, 산화물 반도체를 이용한 실시형태 1에 설명한 것과 같은 트랜지스터를 이용하는 것 이외에는, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 61의 (A), 도 61의 (C), 도 61의 (D)에 나타내는 구성은 p채널형의 트랜지스터와 n채널형의 트랜지스터가 직렬로 접속되고, 또한, 각각의 게이트가 접속된 CMOS 회로의 구성예에 대하여 나타낸다.
본 발명의 일 양태의 산화물 반도체가 적용된 트랜지스터는 높은 온 전류를 가지기 때문에, 회로의 고속 동작이 가능하게 된다.
도 61의 (C)에 나타내는 구성에서는, 트랜지스터(2200)의 상부에, 절연막(2201)을 통하여 트랜지스터(450)가 제공되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(450) 사이에는 복수의 배선(2202)이 제공되어 있다. 또 각종 절연막에 매립된 복수의 플러그(2203)에 의해, 상층과 하층에 각각 제공된 배선이나 전극이 전기적으로 접속되어 있다. 또한, 트랜지스터(450)를 덮는 절연막(2204)과, 절연막(2204) 위에 배선(2205)과, 트랜지스터(450)의 한쌍의 전극과 동일한 도전막을 가공하여 형성된 배선(2206)이 제공되어 있다.
이와 같이, 2개의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
도 61의 (C)에서는, 트랜지스터(450)의 소스 또는 드레인의 한쪽과, 트랜지스터(2200)의 소스 또는 드레인의 한쪽이 배선(2202)이나 플러그(2203)에 의해 전기적으로 접속되어 있다. 또한, 트랜지스터(450)의 게이트는 배선(2205), 배선(2206), 플러그(2203), 및 배선(2202) 등을 경유하여, 트랜지스터(2200)의 게이트와 전기적으로 접속되어 있다.
도 61의 (D)에 나타내는 구성에서는, 트랜지스터(450)의 게이트 절연막에 플러그(2203)를 매립하기 위한 개구부가 제공되고, 트랜지스터(450)의 게이트와 플러그(2203)가 접촉하는 구성으로 되어 있다. 이러한 구성으로 함으로써 회로의 집적화가 용이한 것에 더하여, 도 61의 (C)에 나타내는 구성과 비교하여 경유하는 배선과 플러그의 수 및 길이를 저감할 수 있기 때문에, 회로를 보다 고속으로 동작시킬 수 있다.
여기서, 도 61의 (C), 도 61의 (D)에 나타내는 구성에서, 트랜지스터(450) 및 트랜지스터(2200)의 전극의 접속 구성을 다르게 함으로써, 다양한 회로를 구성할 수 있다. 예를 들면 도 61의 (B)에 나타내는 바와 같이, 각각의 트랜지스터의 소스와 드레인이 접속된 회로 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
또한, 앞의 실시형태의 트랜지스터를 이용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 가지는 반도체 장치를 제작할 수 있다.
도 62에, 이미지 센서 기능을 가지는 반도체 장치의 등가 회로의 일례를 나타낸다.
포토 다이오드(602)는 한쪽의 전극이 포토 다이오드 리셋 신호선(658)에, 다른 한쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는 소스 또는 드레인의 한쪽이 포토 센서 기준 신호선(672)에, 소스 또는 드레인의 다른 한쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른 한쪽이 포토 센서 출력 신호선(671)에 전기적으로 접속되어 있다.
포토 다이오드(602)에는, 예를 들면, p형의 도전형을 가지는 반도체층과, 고저항인(i형의 도전형을 갖는) 반도체층과, n형의 도전형을 가지는 반도체층을 적층하는 pin형의 포토 다이오드를 적용할 수 있다.
포토 다이오드(602)에 입사하는 광을 검출하는 것에 의해, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때, 백 라이트 등의 광원을 이용할 수 있다.
또한, 트랜지스터(640) 및 트랜지스터(656)에는, 앞의 실시형태 중 어느 것에서 일례를 나타낸, 산화물 반도체에 채널이 형성되는 트랜지스터를 이용할 수 있다. 도 62에서는, 트랜지스터(640) 및 트랜지스터(656)가 산화물 반도체를 포함하는 것을 명확하게 판명할 수 있도록, 트랜지스터의 기호에 "OS"라고 부기하였다.
트랜지스터(640) 및 트랜지스터(656)는 상기 실시형태에 일례를 나타낸 트랜지스터이며, 산화물 반도체막을 게이트 전극에 의해 전기적으로 둘러싸는 구성을 가지는 것이 바람직하다. 또한, 상단부가 둥그스름하게 곡면을 가지는 산화물 반도체막을 이용한 트랜지스터와, 산화물 반도체막 위에 형성되는 막의 피복성을 향상시킬 수 있다. 또한, 소스 전극 및 드레인 전극의 단부에 생길 우려가 있는 전계 집중을 완화할 수 있어, 트랜지스터의 열화를 억제할 수 있다. 따라서, 트랜지스터(640) 및 트랜지스터(656)는 전기적 특성 변동이 억제된 전기적으로 안정된 트랜지스터이다. 이 트랜지스터를 포함함으로써, 도 62에 나타내는 이미지 센서 기능을 가지는 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 14)
본 실시형태에서는 본 발명의 일 양태인 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를, 도면을 이용하여 설명한다.
도 63에 반도체 장치의 회로도를 각각 나타낸다.
도 63에 나타내는 반도체 장치는 제 1 반도체 재료를 이용한 트랜지스터(3200)와 제 2 반도체 재료를 이용한 트랜지스터(3300), 및 용량 소자(3400)를 가지고 있다. 또한, 트랜지스터(3300)로서는, 실시형태 1에 설명한 트랜지스터를 이용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 63에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극의 다른 한쪽과 전기적으로 접속되어 있다.
도 63에 나타내는 반도체 장치에서는, 트랜지스터(3200)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 하여, 트랜지스터(3300)를 온 상태로 한다. 이것에 의해, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극, 및 용량 소자(3400)에 인가된다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 인가된다(기록). 여기에서는, 다른 2개의 전위 레벨을 인가하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 한쪽이 인가되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 하여, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 인가한 상태로, 제 5 배선(3005)에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선(3002)은 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 인가되는 경우의 겉보기 문턱 전압(Vth _H)은 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 인가되고 있는 경우의 겉보기 문턱 전압(Vth _L)보다 낮아지기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(3200)를 "온 상태"로 하기 위해 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L의 사이의 전위(V0)로 함으로써, 트랜지스터(3200)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 인가되는 경우에는, 제 5 배선(3005)의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(3200)는 "온 상태"가 된다. Low 레벨 전하가 인가되는 경우에는, 제 5 배선(3005)의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(3200)는 "오프 상태"인 채이다. 이 때문에, 제 2 배선(3002)의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극 상태에 상관없이 트랜지스터(3200)가 "오프 상태"가 되는 전위, 즉, Vth _H보다 작은 전위를 제 5 배선(3005)에 인가하면 좋다. 또는, 게이트 전극 상태에 상관없이 트랜지스터(3200)가 "온 상태"가 되는 전위, 즉, Vth _L보다 큰 전위를 제 5 배선(3005)에 인가하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되었던 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 게다가 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록을 하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 높은 전기적 특성이 부여된 반도체 장치를 제공할 수 있다.
(실시형태 15)
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터를 이용할 수 있고, 앞의 실시형태에 설명한 기억 장치를 포함한 CPU에 대하여 설명한다.
도 64는, 실시형태 1에 설명한 트랜지스터를 적어도 일부에 이용한 CPU의 일례의 구성을 나타내는 블럭도이다.
도 64에 나타내는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. 재기록 가능한 ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 64에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다. 예를 들면, 도 64에 나타내는 CPU 또는 연산 회로를 포함한 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하여, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급하는 비트수는 예를 들면 8 비트, 16 비트, 32 비트, 64 비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 콘트롤러(1195)는 ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 및 레지스터 콘트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 콘트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 64에 나타내는 CPU에서는 레지스터(1196)에, 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 앞의 실시형태에 나타낸 트랜지스터를 이용할 수 있다.
도 64에 나타내는 CPU에서, 레지스터 콘트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되는 경우, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되는 경우, 용량 소자에의 데이터의 재기록이 행해지고 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
도 65는 레지스터(1196)로서 이용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(700)는 전원 차단으로 기억 데이터가 휘발하는 회로(701)와, 전원 차단으로 기억 데이터가 휘발하지 않는 회로(702)와, 스위치(703)와, 스위치(704)와, 논리 소자(706)와, 용량 소자(707)와, 선택 기능을 가지는 회로(720)를 갖는다. 회로(702)는 용량 소자(708)와, 트랜지스터(709)와, 트랜지스터(710)를 갖는다. 또한, 기억 소자(700)는 필요에 따라서, 다이오드, 저항 소자, 인덕터 등의 그 외의 소자를 더 가지고 있어도 좋다.
여기서, 회로(702)에는, 앞의 실시형태에 설명한 기억 장치를 이용할 수 있다. 기억 소자(700)에의 전원 전압의 공급이 정지되었을 때, 회로(702)의 트랜지스터(709)의 게이트에는 접지 전위(0 V), 또는 트랜지스터(709)가 오프하는 전위가 계속하여 입력되는 구성으로 한다. 예를 들면, 트랜지스터(709)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(703)는 일 도전형(예를 들면, n채널형)의 트랜지스터(713)를 이용하여 구성되고, 스위치(704)는 일 도전형과는 반대의 도전형(예를 들면, p채널형)의 트랜지스터(714)를 이용하여 구성한 예를 나타낸다. 여기서, 스위치(703)의 제 1 단자는 트랜지스터(713)의 소스와 드레인의 한쪽에 대응하고, 스위치(703)의 제 2 단자는 트랜지스터(713)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(703)는 트랜지스터(713)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(713)의 온 상태 또는 오프 상태)이 선택된다. 스위치(704)의 제 1 단자는 트랜지스터(714)의 소스와 드레인의 한쪽에 대응하고, 스위치(704)의 제 2 단자는 트랜지스터(714)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(704)는 트랜지스터(714)의 게이트에 입력되는 제어 신호(RD)에 의해, 제 1 단자와 제 2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(714)의 온 상태 또는 오프 상태)가 선택된다.
트랜지스터(709)의 소스와 드레인의 한쪽은 용량 소자(708)의 한쌍의 전극 중 한쪽, 및 트랜지스터(710)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)로 한다. 트랜지스터(710)의 소스와 드레인의 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른 한쪽은 스위치(703)의 제 1 단자(트랜지스터(713)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)는 스위치(704)의 제 1 단자(트랜지스터(714)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(704)의 제 2 단자(트랜지스터(714)의 소스와 드레인의 다른 한쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)와, 스위치(704)의 제 1 단자(트랜지스터(714)의 소스와 드레인의 한쪽)와, 논리 소자(706)의 입력 단자와, 용량 소자(707)의 한쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)로 한다. 용량 소자(707)의 한쌍의 전극 중 다른 한쪽은, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(707)의 한쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(708)의 한쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(708)의 한쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한, 용량 소자(707) 및 용량 소자(708)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용하는 것에 의해 생략하는 것도 가능하다.
트랜지스터(709)의 제 1 게이트(제 1 게이트 전극)에는, 제어 신호(WE)가 입력된다. 스위치(703) 및 스위치(704)는 제어 신호(WE)와는 다른 제어 신호(RD)에 의해 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제 1 단자와 제 2 단자 사이가 도통 상태일 때 다른 한쪽의 스위치의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(709)의 소스와 드레인의 다른 한쪽에는, 회로(701)에 유지된 데이터에 대응하는 신호가 입력된다. 도 65에서는, 회로(701)로부터 출력된 신호가 트랜지스터(709)의 소스와 드레인의 다른 한쪽에 입력되는 예를 나타냈다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(706)에 의해 그 논리값이 반전된 반전 신호가 되고, 회로(720)를 통하여 회로(701)에 입력된다.
또한, 도 65에서는, 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(706) 및 회로(720)를 통하여 회로(701)에 입력하는 예를 나타냈지만 이것으로 한정되지 않는다. 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호가, 논리값이 반전되는 일 없이, 회로(701)에 입력되어도 좋다. 예를 들면, 회로(701) 내에 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(703)의 제 2 단자(트랜지스터(713)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
도 65에서의 트랜지스터(709)는 실시형태 1에 설명한 트랜지스터를 이용할 수 있다. 또한, 제 2 게이트(제 2 게이트 전극)를 가지는 구성으로 하는 것이 바람직하다. 제 1 게이트에는 제어 신호(WE)를 입력하고, 제 2 게이트에는 제어 신호(WE2)를 입력할 수 있다. 제어 신호(WE2)는 일정한 전위의 신호로 하면 좋다. 상기 일정한 전위에는, 예를 들면, 접지 전위(GND)나 트랜지스터(709)의 소스 전위보다 작은 전위 등이 선택된다. 제어 신호(WE2)는 트랜지스터(709)의 문턱 전압을 제어하기 위한 전위 신호이며, 트랜지스터(709)의 Icut(게이트 전압이 0 V일 때의 드레인 전류)를 보다 저감할 수 있다. 또한, 트랜지스터(709)로서는, 제 2 게이트를 갖지 않는 트랜지스터를 이용할 수도 있다.
또한, 도 65에 있어서, 기억 소자(700)에 이용되는 트랜지스터 중, 트랜지스터(709) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(700)에 이용되는 트랜지스터 전부를, 채널이 산화물 반도체막으로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(700)는 트랜지스터(709) 이외에도, 채널이 산화물 반도체막으로 형성되는 트랜지스터를 포함하고 있어도 좋고, 나머지의 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 65의 회로(701)에는, 예를 들면 플립플롭 회로를 이용할 수 있다. 또한, 논리 소자(706)로서는 예를 들면 인버터나 클록드 인버터 등을 이용할 수 있다.
본 발명의 일 양태에서의 반도체 장치에서는, 기억 소자(700)에 전원 전압이 공급되지 않는 동안은, 회로(701)에 기억되어 있던 데이터를 회로(702)에 제공된 용량 소자(708)에 의해 유지할 수 있다.
또한, 산화물 반도체막에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체막에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 따라서, 상기 트랜지스터를 트랜지스터(709)로서 이용하는 것에 의해, 기억 소자(700)에 전원 전압이 공급되지 않는 동안에도 용량 소자(708)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(700)는 전원 전압의 공급이 정지한 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(703) 및 스위치(704)를 형성하는 것에 의해, 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에, 회로(701)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(702)에서, 용량 소자(708)에 의해 유지된 신호는 트랜지스터(710)의 게이트에 입력된다. 그 때문에, 기억 소자(700)에의 전원 전압의 공급이 재개된 후, 용량 소자(708)에 의해 유지된 신호를 트랜지스터(710) 상태(온 상태, 또는 오프 상태)로 변환하여, 회로(702)로부터 판독할 수 있다. 그러므로, 용량 소자(708)에 유지된 신호에 대응하는 전위가 다소 변동하고 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(700)를 프로세서가 가지는 레지스터나 캐시 기억 장치 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 막을 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 혹은 프로세서를 구성하는 하나, 또는 복수의 논리 회로에서, 짧은 시간에도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(700)를 CPU에 이용하는 예로서 설명했지만, 기억 소자(700)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
본 실시형태는, 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 16)
본 발명의 일 양태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자기기로서, 휴대전화, 휴대형을 포함한 게임기, 휴대 데이터 단말, 전자 서적, 비디오 카메라, 디지털 스틸카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 66에 나타낸다.
도 66의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 66의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것으로 한정되지 않는다.
도 66의 (B)은 휴대 데이터 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의해 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912)의 사이의 각도는 접속부(915)에 의해 변경이 가능하다. 제 1 표시부(913)의 영상을, 접속부(915)의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 해도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 이용하도록 해도 좋다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 형성함으로써 부가할 수 있다. 혹은, 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 형성함으로써도, 부가할 수 있다.
도 66의 (C)는 노트형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 66의 (D)은 전기 냉동 냉장고이며, 하우징(931), 냉장실용문(932), 냉동실용문(933) 등을 갖는다.
도 66(E)은 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되어 있고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의해 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의해 변경이 가능하다. 표시부(943)의 영상을 접속부(946)의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 해도 좋다.
도 66(F)은 보통 자동차이며, 차체(951), 차바퀴(952), 계기반(953), 라이트(954) 등을 갖는다.
본 실시형태는, 본 명세서 내에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
101：반도체층
102：전자 포획층
102a：제 1 절연막
102b：제 2 절연막
102c：제 3 절연막
103：게이트 전극
106：전자 포획 준위
107：전자
108：곡선
109：곡선
110：트랜지스터
111：용량 소자
240：트랜지스터
250：트랜지스터
260：트랜지스터
270：트랜지스터
280：트랜지스터
290：트랜지스터
295：트랜지스터
340：트랜지스터
350：트랜지스터
360：트랜지스터
370：트랜지스터
380：트랜지스터
390：트랜지스터
395：트랜지스터
400：기판
401：도전막
402：하지 절연막
403c：제 3 산화물 반도체막
404：다층막
404a：제 1 산화물 반도체막
404b：제 2 산화물 반도체막
404c：제 3 산화물 반도체막
405：도전막
406：도전막
406a：소스 전극
406b：드레인 전극
407：절연막
408：게이트 절연막
409：도전막
410：게이트 전극
412：산화물 절연막
413：절연막
414：절연막
414a：절연막
414b：절연막
450：트랜지스터
460：트랜지스터
470：트랜지스터
480：트랜지스터
490：트랜지스터
495：트랜지스터
501：절연막
502：절연막
502a：절연막
502b：절연막
502c：절연막
504：다층막
504c：제 3 산화물 반도체막
511：하지 절연막
512a：제 1 배선
512b：제 2 배선
513a：하지 절연막
513b：하지 절연막
514：하지 절연막
516a：소스 전극
516b：드레인 전극
550：트랜지스터
602：포토 다이오드
640：트랜지스터
656：트랜지스터
658：포토 다이오드 리셋 신호선
659：게이트 신호선
672：포토 센서 기준 신호선
700：기억 소자
701：회로
702：회로
703：스위치
704：스위치
706：논리 소자
707：용량 소자
708：용량 소자
709：트랜지스터
710：트랜지스터
713：트랜지스터
714：트랜지스터
720：회로
901：하우징
902：하우징
903：표시부
904：표시부
905：마이크로폰
906：스피커
907：조작 키
908：스타일러스
911：제 1 하우징
912：제 2 하우징
913：표시부
914：표시부
915：접속부
916：조작 키
921：하우징
922：표시부
923：키보드
924：포인팅 디바이스
931：하우징
932：냉장실용문
933：냉동실용문
941：제 1 하우징
942：제 2 하우징
943：표시부
944：조작 키
945：렌즈
946：접속부
951：차체
952：차바퀴
953：계기반
954：라이트
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
2200：트랜지스터
2201：절연막
2202：배선
2203：플러그
2204：절연막
2205：배선
2206：배선
3001：제 1 배선
3002：제 2 배선
3003：배선
3004：배선
3005：배선
3200：트랜지스터
3300：트랜지스터
3400：용량 소자

Claims (16)

  1. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
    상기 제 1 절연막 위의 제 1 도전막 및 제 2 도전막;
    상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막;
    상기 제 3 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 3 도전막을 가지고,
    상기 제 1 도전막 및 상기 제 2 도전막의 각각은 상기 제 2 산화물 반도체막의 제 1 측면과 접촉하고,
    상기 제 3 도전막은 채널 폭 방향에서, 제 2 산화물 반도체막의 제 2 측면에 대향하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 산화물 반도체막은 채널 폭 방향에서, 상기 제 2 산화물 반도체막의 상기 제 2 측면과 접촉하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막의 상면의 전부가 상기 제 3 산화물 반도체막과 접촉하는, 반도체 장치.
  4. 제 1 항에 있어서,
    채널 길이 방향에서, 상기 제 3 산화물 반도체막의 길이가 상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막의 각각의 길이보다 큰, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 절연막은 오목부를 포함하고,
    상기 제 3 산화물 반도체막은 상기 오목부와 접촉하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막은 오목부를 포함하고,
    상기 제 3 산화물 반도체막은 상기 오목부와 접촉하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 3 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  8. 반도체 장치에 있어서,
    제 1 도전막;
    상기 제 1 도전막 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막;
    상기 제 1 절연막 위의 제 2 도전막 및 제 3 도전막;
    상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막과,
    상기 제 3 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 제 4 도전막을 가지고,
    상기 제 2 도전막 및 상기 제 3 도전막의 각각은 상기 제 2 산화물 반도체막의 제 1 측면과 접촉하고,
    상기 제 4 도전막은 채널 폭 방향에서, 상기 제 2 산화물 반도체막의 제 2 측면에 대향하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 3 산화물 반도체막은 채널 폭 방향에서, 상기 제 2 산화물 반도체막의 상기 제 2 측면에 접촉하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 산화물 반도체막의 상면의 전부가 상기 제 3 산화물 반도체막과 접촉하는, 반도체 장치.
  11. 제 8 항에 있어서,
    채널 길이 방향에서, 상기 제 3 산화물 반도체막의 길이가 상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막의 각각의 길이보다 큰, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제 1 절연막은 오목부를 포함하고,
    상기 제 3 산화물 반도체막은 상기 오목부와 접촉하는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막은 오목부를 포함하고,
    상기 제 3 산화물 반도체막은 상기 오목부와 접촉하는, 반도체 장치.
  14. 제 8 항에 있어서,
    상기 제 4 도전막이 상기 제 1 도전막과 전기적으로 접속하는, 반도체 장치.
  15. 제 8 항에 있어서,
    상기 제 3 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  16. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 제 1 산화물 반도체막을 형성하는 공정;
    상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 공정;
    상기 절연 표면 및 상기 제 2 산화물 반도체막 위에 도전막을 형성하는 공정;
    상기 도전막 위에 제 1 절연막을 형성하는 공정;
    상기 도전막 및 상기 제 1 절연막에 제거 처리를 행하여, 상기 제 2 산화물 반도체막을 노출시키는 공정;
    상기 제거 처리를 실시한 상기 도전막 및 상기 제 1 절연막을 에칭하여, 상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막의 측면과 접촉하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극 위의 제 2 절연막 및 제 3 절연막을 형성하는 공정;
    상기 제 2 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극 위에 제 3 산화물 반도체막을 형성하는 공정;
    상기 제 3 산화물 반도체막 위에 게이트 절연막을 형성하는 공정; 및
    상기 게이트 절연막의 상면과 접촉하고, 상기 제 2 산화물 반도체막의 상면 및 상기 측면에 대향하는 게이트 전극을 형성하는 공정을 포함하는, 반도체 장치의 제작 방법.
KR20140091283A 2013-07-25 2014-07-18 반도체 장치 및 반도체 장치의 제작 방법 KR20150013031A (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2013154723 2013-07-25
JP2013154749 2013-07-25
JPJP-P-2013-154736 2013-07-25
JPJP-P-2013-154723 2013-07-25
JP2013154736 2013-07-25
JPJP-P-2013-154749 2013-07-25

Publications (1)

Publication Number Publication Date
KR20150013031A true KR20150013031A (ko) 2015-02-04

Family

ID=52389739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20140091283A KR20150013031A (ko) 2013-07-25 2014-07-18 반도체 장치 및 반도체 장치의 제작 방법

Country Status (4)

Country Link
US (1) US9761736B2 (ko)
JP (1) JP6366398B2 (ko)
KR (1) KR20150013031A (ko)
TW (1) TWI632688B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016192547A (ja) * 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2017022358A (ja) * 2015-03-18 2017-01-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US9590109B2 (en) 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI646690B (zh) 2013-09-13 2019-01-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102183763B1 (ko) 2013-10-11 2020-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6488124B2 (ja) 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017005064A (ja) * 2015-06-08 2017-01-05 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9786602B2 (en) 2015-08-21 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of fabrication the same
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20210052462A (ko) * 2018-09-07 2021-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7026717B2 (ja) * 2020-04-01 2022-02-28 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100269518B1 (ko) 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN101640254B (zh) 2004-05-21 2016-01-20 株式会社半导体能源研究所 发光元件和发光设备
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
EP1624333B1 (en) * 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276211A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI529949B (zh) 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101343570B1 (ko) 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
JP2011054812A (ja) 2009-09-03 2011-03-17 Hitachi Ltd 薄膜トランジスタおよびその製造方法
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101995851B1 (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN107947763B (zh) 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
EP2428994A1 (en) 2010-09-10 2012-03-14 Applied Materials, Inc. Method and system for depositing a thin-film transistor
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8796682B2 (en) * 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US20140027762A1 (en) 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
TWI809474B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
KR102098795B1 (ko) 2013-05-20 2020-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017022358A (ja) * 2015-03-18 2017-01-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016192547A (ja) * 2015-03-30 2016-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11004882B2 (en) 2015-03-30 2021-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11574944B2 (en) 2015-03-30 2023-02-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device including step of simultaneous formation of plurality of contact openings

Also Published As

Publication number Publication date
TWI632688B (zh) 2018-08-11
JP2015043415A (ja) 2015-03-05
JP6366398B2 (ja) 2018-08-01
US9761736B2 (en) 2017-09-12
TW201519449A (zh) 2015-05-16
US20150028330A1 (en) 2015-01-29

Similar Documents

Publication Publication Date Title
JP6637566B2 (ja) 半導体装置
JP6697049B2 (ja) 半導体装置
JP6366398B2 (ja) 半導体装置
US9847429B2 (en) Semiconductor device
US10074733B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6401977B2 (ja) 半導体装置
US9443592B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20160343870A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP6435124B2 (ja) 半導体装置の作製方法
US9443990B2 (en) Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US9269822B2 (en) Semiconductor device and method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application