TWI632688B - 半導體裝置以及半導體裝置的製造方法 - Google Patents

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Abstract

本發明的一個方式的目的之一是提供一種能夠抑制隨著微型化而逐漸顯著的電特性劣化的半導體裝置。該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；源極電極及汲極電極上的第一絕緣膜及第二絕緣膜；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。

Description

半導體裝置以及半導體裝置的製造方法
本發明係關於一種物體、方法或製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。尤其是，本發明的一個方式係關於一種半導體裝置或半導體裝置的製造方法。
在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)或影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到關注。
例如，專利文獻1公開了一種使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體膜的電晶體。
另外，專利文獻2和專利文獻3公開了藉由使氧化物半導體膜具有疊層結構，來提高載子移動率的技術。
已知使用氧化物半導體膜的電晶體的關閉狀態下的洩漏電流極小。例如，已公開了應用包括氧化物半導體膜的電晶體的洩漏電流小的特性的低功耗的CPU等(參照專利文獻4)。
[專利文獻1]日本專利申請公開第2006-165528號公報
[專利文獻2]日本專利申請公開第2011-124360號公報
[專利文獻3]日本專利申請公開第2011-138934號公報
[專利文獻4]日本專利申請公開第2012-257187號公報
隨著電路的高積體化，電晶體的尺寸也縮小。當縮小電晶體的尺寸時，有時通態電流、關態電流(off-state current)、臨界電壓或S值(次臨界擺幅值)等電晶體的電特性劣化。一般而言，當縮短通道長度時，發生關態電流的增大、臨界電壓變動的增大及S值的增大 等。另一方面，當縮短通道寬度時，通態電流減少。
鑒於上述問題，本發明的一個方式的目的之一是提供一種能夠抑制隨著微型化而逐漸顯著的電特性劣化的半導體裝置。另外，本發明的一個方式的目的之一是提供一種積體度高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種通態電流特性的劣化得到抑制的半導體裝置。另外，本發明的一個方式的目的之一是提供一種功耗低的半導體裝置。另外，本發明的一個方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個方式的目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。另外，本發明的一個方式的目的之一是提供一種特性良好的半導體裝置。另外，本發明的一個方式的目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並抽出上述以外的目的。
本發明的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；源極電極及汲極電極上的第一絕緣膜及 第二絕緣膜；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的第一絕緣膜及第二絕緣膜；第三氧化物半導體膜、第一絕緣膜以及第二絕緣膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：其底面及側面設置在基底絕緣膜 中且其頂面露出的第一佈線及第二佈線；基底絕緣膜上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一佈線及第二佈線電連接且與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極以及汲極電極；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
在上述結構中，第二氧化物半導體膜的頂面的高度也可以等於或高於源極電極及汲極電極的頂面的高度。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極，其中，第二氧化物半導體膜的頂面的高度低於源極電極及汲極電極的頂面的高度。
本發明的其他的一個方式是一種半導體裝置，該半導體裝置包括：絕緣表面上的第一氧化物半導體膜；第一氧化物半導體膜上的第二氧化物半導體膜；與第 一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；第二氧化物半導體膜、源極電極以及汲極電極上的第三氧化物半導體膜；第三氧化物半導體膜上的第一絕緣膜、第二絕緣膜以及第三絕緣膜；第三氧化物半導體膜及第三絕緣膜上的閘極絕緣膜；以及與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極，其中，第二氧化物半導體膜的頂面的高度低於源極電極及汲極電極的頂面的高度。
在上述結構中，第二氧化物半導體膜的通道長度方向上的端部之間的距離也可以從底部越接近頂面越窄，並且，第二氧化物半導體膜的通道長度方向上的底面長度與通道長度方向上的頂面長度之間的差異的一半也可以大於0且小於通道長度方向上的底面長度的一半。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在絕緣表面及第二氧化物半導體膜上形成導電膜；在導電膜上形成第一絕緣膜；對導電膜及第一絕緣膜進行去除處理來使第二氧化物半導體膜露出；對經過去除處理的導電膜及第一絕緣膜進行蝕刻來形成與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極、源極電極及汲極電極上的第二絕緣膜及第三絕緣膜；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化物半導體膜；在第三氧化物半導 體膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在絕緣表面及第二氧化物半導體膜上形成導電膜；對導電膜進行蝕刻來形成與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化物半導體膜；在第三氧化物半導體膜上形成第一絕緣膜；對第一絕緣膜進行去除處理來使第三氧化物半導體膜露出；對經過去除處理的第一絕緣膜進行蝕刻來形成第二絕緣膜及第三絕緣膜；在第三氧化物半導體膜、第二絕緣膜以及第三絕緣膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在第二氧化物半導體膜上形成犧牲層；在絕緣表面及犧牲層上形成導電膜；對犧牲層進行剝離製程(lift-off)來形成與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化 物半導體膜；在第三氧化物半導體膜上形成第一絕緣膜；對第一絕緣膜進行去除處理來使第三氧化物半導體膜露出；對經過去除處理的第一絕緣膜進行蝕刻來形成第二絕緣膜、第三絕緣膜以及第四絕緣膜；在第三氧化物半導體膜及第四絕緣膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
在上述製造方法中，去除處理也可以利用化學機械拋光進行。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在第二氧化物半導體膜上形成犧牲層；在絕緣表面及犧牲層上形成導電膜；對犧牲層進行剝離製程來形成與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化物半導體膜；在第三氧化物半導體膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在絕緣表面及第二氧化物半導體膜上形成 導電膜；對導電膜進行蝕刻來形成與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化物半導體膜；在第三氧化物半導體膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
本發明的其他的一個方式是一種半導體裝置的製造方法，該方法包括如下步驟：在絕緣表面上形成第一佈線及第二佈線；在絕緣表面、第一佈線以及第二佈線上形成基底絕緣膜；使第一佈線及第二佈線的頂面露出；在基底絕緣膜上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在第一佈線、第二佈線以及第二氧化物半導體膜上形成導電膜；對導電膜進行蝕刻來形成與第一佈線及第二佈線接觸且與第一氧化物半導體膜的側面及第二氧化物半導體膜的側面接觸的源極電極及汲極電極；在第二氧化物半導體膜、源極電極以及汲極電極上形成第三氧化物半導體膜；在第三氧化物半導體膜上形成閘極絕緣膜；以及形成與閘極絕緣膜的頂面接觸且面對第二氧化物半導體膜的頂面及側面的閘極電極。
藉由採用本發明的一個方式，能夠提供一種能夠抑制隨著微型化而逐漸顯著的電特性劣化的半導體裝置。另外，能夠提供一種積體度高的半導體裝置。另外，能夠提供一種通態電流特性的劣化得到抑制的半導體裝置。另外，能夠提供一種功耗低的半導體裝置。另外，能 夠提供一種可靠性高的半導體裝置。另外，能夠提供一種在關閉電源的狀態下也能保持資料的半導體裝置。
101‧‧‧半導體層
102‧‧‧電子俘獲層
102a‧‧‧第一絕緣膜
102b‧‧‧第二絕緣膜
102c‧‧‧第三絕緣膜
103‧‧‧閘極電極
106‧‧‧電子俘獲能階
107‧‧‧電子
108‧‧‧曲線
109‧‧‧曲線
110‧‧‧電晶體
111‧‧‧電容元件
240‧‧‧電晶體
250‧‧‧電晶體
260‧‧‧電晶體
270‧‧‧電晶體
280‧‧‧電晶體
290‧‧‧電晶體
295‧‧‧電晶體
340‧‧‧電晶體
350‧‧‧電晶體
360‧‧‧電晶體
370‧‧‧電晶體
380‧‧‧電晶體
390‧‧‧電晶體
395‧‧‧電晶體
400‧‧‧基板
401‧‧‧導電膜
402‧‧‧基底絕緣膜
403c‧‧‧第三氧化物半導體膜
404‧‧‧多層膜
404a‧‧‧第一氧化物半導體膜
404b‧‧‧第二氧化物半導體膜
404c‧‧‧第三氧化物半導體膜
405‧‧‧導電膜
406‧‧‧導電膜
406a‧‧‧源極電極
406b‧‧‧汲極電極
407‧‧‧絕緣膜
408‧‧‧閘極絕緣膜
409‧‧‧導電膜
410‧‧‧閘極電極
412‧‧‧氧化物絕緣膜
413‧‧‧絕緣膜
414‧‧‧絕緣膜
414a‧‧‧絕緣膜
414b‧‧‧絕緣膜
450‧‧‧電晶體
460‧‧‧電晶體
470‧‧‧電晶體
480‧‧‧電晶體
490‧‧‧電晶體
495‧‧‧電晶體
501‧‧‧絕緣膜
502‧‧‧絕緣膜
502a‧‧‧絕緣膜
502b‧‧‧絕緣膜
502c‧‧‧絕緣膜
504‧‧‧多層膜
504c‧‧‧第三氧化物半導體膜
511‧‧‧基底絕緣膜
512a‧‧‧第一佈線
512b‧‧‧第二佈線
513a‧‧‧基底絕緣膜
513b‧‧‧基底絕緣膜
514‧‧‧基底絕緣膜
516a‧‧‧源極電極
516b‧‧‧汲極電極
550‧‧‧電晶體
602‧‧‧光電二極體
640‧‧‧電晶體
656‧‧‧電晶體
658‧‧‧光電二極體重設信號線
659‧‧‧閘極信號線
672‧‧‧光感測器參考信號線
700‧‧‧記憶元件
701‧‧‧電路
702‧‧‧電路
703‧‧‧開關
704‧‧‧開關
706‧‧‧邏輯元件
707‧‧‧電容元件
708‧‧‧電容元件
709‧‧‧電晶體
710‧‧‧電晶體
713‧‧‧電晶體
714‧‧‧電晶體
720‧‧‧電路
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧第一外殼
912‧‧‧第二外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧第一外殼
942‧‧‧第二外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
2200‧‧‧電晶體
2201‧‧‧絕緣膜
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣膜
2205‧‧‧佈線
2206‧‧‧佈線
3001‧‧‧第一佈線
3002‧‧‧第二佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
在圖式中：圖1A至圖1C是電晶體的俯視圖及剖面圖；圖2A和圖2B是說明多層膜的能帶結構的圖；圖3A至圖3C是電晶體的俯視圖及剖面圖；圖4A至圖4C是電晶體的俯視圖及剖面圖；圖5A至圖5C是電晶體的俯視圖及剖面圖；圖6A至圖6C是電晶體的俯視圖及剖面圖；圖7A至圖7C是電晶體的俯視圖及剖面圖；圖8A至圖8C是電晶體的俯視圖及剖面圖；圖9A至圖9C是電晶體的俯視圖及剖面圖；圖10A至圖10C是電晶體的俯視圖及剖面圖；圖11A至圖11C是電晶體的俯視圖及剖面圖；圖12A至圖12C是電晶體的俯視圖及剖面圖；圖13A至圖13C是說明電晶體的製造方法的圖；圖14A至圖14C是說明電晶體的製造方法的圖；圖15A至圖15C是說明電晶體的製造方法的圖；圖16A至圖16C是說明氧化物半導體膜的形狀的圖；圖17A至圖17C是電晶體的俯視圖及剖面圖；圖18A至圖18C是電晶體的俯視圖及剖面圖； 圖19A至圖19C是說明電晶體的製造方法的圖；圖20A至圖20C是說明電晶體的製造方法的圖；圖21A至圖21C是說明電晶體的製造方法的圖；圖22A至圖22C是電晶體的俯視圖及剖面圖；圖23A至圖23C是電晶體的俯視圖及剖面圖；圖24A至圖24C是電晶體的俯視圖及剖面圖；圖25A至圖25C是電晶體的俯視圖及剖面圖；圖26A至圖26C是電晶體的俯視圖及剖面圖；圖27A至圖27C是電晶體的俯視圖及剖面圖；圖28A至圖28C是電晶體的俯視圖及剖面圖；圖29A至圖29C是電晶體的俯視圖及剖面圖；圖30A至圖30C是電晶體的俯視圖及剖面圖；圖31A至圖31C是電晶體的俯視圖及剖面圖；圖32A至圖32C是電晶體的俯視圖及剖面圖；圖33A至圖33C是說明電晶體的製造方法的圖；圖34A至圖34C是說明電晶體的製造方法的圖；圖35A至圖35C是說明電晶體的製造方法的圖；圖36A至圖36C是電晶體的俯視圖及剖面圖；圖37A至圖37C是說明電晶體的製造方法的圖；圖38A至圖38C是說明電晶體的製造方法的圖；圖39A至圖39C是說明電晶體的製造方法的圖；圖40A至圖40C是電晶體的俯視圖及剖面圖；圖41A至圖41C是電晶體的俯視圖及剖面圖；圖42A至圖42C是電晶體的俯視圖及剖面圖； 圖43A至圖43C是電晶體的俯視圖及剖面圖；圖44A至圖44C是電晶體的俯視圖及剖面圖；圖45A至圖45C是電晶體的俯視圖及剖面圖；圖46A至圖46C是電晶體的俯視圖及剖面圖；圖47A至圖47C是電晶體的俯視圖及剖面圖；圖48A至圖48C是電晶體的俯視圖及剖面圖；圖49A至圖49C是電晶體的俯視圖及剖面圖；圖50A至圖50C是電晶體的俯視圖及剖面圖；圖51A至圖51C是說明電晶體的製造方法的圖；圖52A至圖52C是說明電晶體的製造方法的圖；圖53A至圖53C是說明電晶體的製造方法的圖；圖54A至圖54C是電晶體的俯視圖及剖面圖；圖55A至圖55C是電晶體的俯視圖及剖面圖；圖56A至圖56C是說明電晶體的製造方法的圖；圖57A至圖57C是說明電晶體的製造方法的圖；圖58A至圖58C是電晶體的剖面圖；圖59A至圖59D是說明能帶結構的圖；圖60A和圖60B示出電晶體的電特性；圖61A至圖61D是說明使用本發明的一個方式的半導體裝置的反相器的圖；圖62是說明半導體裝置的一個例子的等效電路圖；圖63是根據實施方式的半導體裝置的電路圖；圖64是根據實施方式的半導體裝置的方塊圖；圖65是根據實施方式的記憶體裝置的電路圖； 圖66A至圖66F示出根據實施方式的電子裝置。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況下，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以被互相調換。
注意，在一個實施方式中說明的內容(或者其一部分)可以應用於、組合於或者替換成在該實施方式中說明的其他內容(或者其一部分)和/或在其他的一個或多個實施方式中說明的內容(或者其一部分)。
在實施方式中說明的內容是指在各實施方式中利用各種圖式說明的內容或利用說明書所記載的文章說明的內容。
另外，藉由將在一個實施方式中說明的圖式(或者其一部分)與該圖式的其他部分、在該實施方式中 說明的其他圖式(或者其一部分)和/或在其他的一個或多個實施方式中說明的圖式(或者其一部分)組合，可以構成更多的圖式。
實施方式1
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
圖1A至圖1C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖1A為俯視圖，圖1B為沿著圖1A所示的點劃線A-B的剖面，圖1C為沿著點劃線C-D的剖面。另外，在圖1A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖1A至圖1C所示的電晶體450包括：基板400上的具有凹部及凸部的基底絕緣膜402；基底絕緣膜402的凸部上的第一氧化物半導體膜404a及第二氧化物半導體膜404b；與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極406a及汲極電極406b；源極電極406a及汲極電極406b上的絕緣膜414a及絕緣膜414b；第二氧化物半導體膜404b、源極電極406a及汲極電極406b上的第三氧化物半導體膜404c；第三氧化物半導體膜404c上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；絕緣膜414a、絕緣膜414b 以及閘極電極410上的氧化物絕緣膜412。注意，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜404c總稱為多層膜404。
另外，通道長度是指：在俯視圖中，半導體膜與閘極電極重疊的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。換而言之，在圖1A中，通道長度相當於第二氧化物半導體膜404b與閘極電極410重疊的區域中的源極電極406a與汲極電極406b之間的距離。通道寬度是指：半導體膜與閘極電極重疊的區域中的源極或汲極的寬度。換而言之，在圖1A中，通道寬度相當於第二氧化物半導體膜404b與閘極電極410重疊的區域中的源極電極406a或汲極電極406b的寬度。
當縮短電晶體的通道長度及通道寬度時，在一邊使光阻遮罩縮退一邊對電極或半導體膜等進行加工的情況下，電極或半導體膜等的上端部有時帶弧形(具有曲面)。藉由採用這種結構，可以提高形成在第二氧化物半導體膜404b上的閘極絕緣膜408、閘極電極410以及氧化物絕緣膜412的覆蓋性。此外，可以緩和在源極電極406a及汲極電極406b的端部有可能產生的電場集中，而可以抑制電晶體的劣化。
圖1A至圖1C所示的電晶體450的源極電極406a及汲極電極406b可以藉由對將成為源極電極406a及汲極電極406b的導電膜進行去除(拋光)處理來形成。
由於源極電極406a及汲極電極406b的側面與第二氧化物半導體膜404b的側面接觸，因此可以使大電流流過整個用作通道的第二氧化物半導體膜404b(塊內)，從而可以獲得很大的通態電流。
另外，藉由進行電晶體的微型化，可以實現積體度的提高及高密度化。例如，將電晶體的通道長度較佳為設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並將電晶體的通道寬度較佳為設定為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
由於閘極電極410電性上包圍第二氧化物半導體膜404b，因此通態電流得到增加。將這種電晶體結構稱為surrounded channel(s-channel)結構。在s-channel結構中，電流流過整個第二氧化物半導體膜404b。由於電流流過第二氧化物半導體膜404b內部，因此不容易受到介面散射的影響，所以可以獲得很大的通態電流。另外，藉由增加第二氧化物半導體膜404b的厚度，可以增加通態電流。另外，即使閘極電極410延伸到從第一氧化物半導體膜404a與第二氧化物半導體膜404b的介面看來基底絕緣膜402一側，也不影響到通道寬度，因此可以縮短通道寬度，而可以實現高密度化(高積體化)。
基板400不侷限於僅進行支撐的基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體450的閘極電極410、源極電極406a和汲極電極406b中的至 少一個也可以與上述裝置電連接。
基底絕緣膜402除了具有防止雜質從基板400擴散的功能以外，還可以具有對多層膜404供應氧的功能。因此，基底絕緣膜402較佳為包含氧，較佳為包含比化學計量組成多的氧。此外，如上所述，當基板400是形成有其他裝置的基板時，基底絕緣膜402還用作層間絕緣膜。在此情況下，基底絕緣膜402的表面為凹凸狀，所以較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
另外，在形成電晶體450的通道的區域中，多層膜404具有從基板400一側層疊有第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的結構。另外，第二氧化物半導體膜404b具有被第一氧化物半導體膜404a及第三氧化物半導體膜404c包圍的結構。另外，如圖1C所示，閘極電極410電性上包圍第二氧化物半導體膜404b。
在此，例如，第二氧化物半導體膜404b使用其電子親和力(真空能階與導帶底之間的能量差)大於第一氧化物半導體膜404a及第三氧化物半導體膜404c的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
第一氧化物半導體膜404a及第三氧化物半導體膜404c較佳為包含一種以上的構成第二氧化物半導體 膜404b的金屬元素。例如，第一氧化物半導體膜404a及第三氧化物半導體膜404c較佳為使用其導帶底的能量比第二氧化物半導體膜404b的導帶底的能量更接近真空能階0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下的氧化物半導體形成。
在上述結構中，當對閘極電極410施加電場時，通道形成在多層膜404中的導帶底的能量最低的第二氧化物半導體膜404b中。換言之，由於在第二氧化物半導體膜404b與閘極絕緣膜408之間形成有第三氧化物半導體膜404c，所以電晶體的通道形成在不與閘極絕緣膜408接觸的區域中。
另外，第一氧化物半導體膜404a包含一種以上的構成第二氧化物半導體膜404b的金屬元素，因此，與第二氧化物半導體膜404b與基底絕緣膜402接觸時的兩者之間的介面相比，在第二氧化物半導體膜404b與第一氧化物半導體膜404a之間的介面不容易形成介面能階。上述介面能階有時形成通道，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置第一氧化物半導體膜404a，能夠抑制電晶體的臨界電壓等電特性的偏差。此外，可以提高該電晶體的可靠性。
另外，第三氧化物半導體膜404c包含一種以上的構成第二氧化物半導體膜404b的金屬元素，因此，與第二氧化物半導體膜404b與閘極絕緣膜408接觸時的兩者之間的介面相比，在第二氧化物半導體膜404b與第 三氧化物半導體膜404c之間的介面不容易發生載子散射。所以，藉由設置第三氧化物半導體膜404c，能夠提高電晶體的場效移動率。
例如，第一氧化物半導體膜404a及第三氧化物半導體膜404c可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於第二氧化物半導體膜404b的材料。明確而言，上述元素的原子數比為第二氧化物半導體膜404b的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體膜中產生氧缺陷的功能。由此可說，與在第二氧化物半導體膜404b中相比在第一氧化物半導體膜404a及第三氧化物半導體膜404c中不容易產生氧缺陷。
另外，在第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c為至少包含銦、鋅及M(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且第一氧化物半導體膜404a的原子數比為In：M：Zn=x1：y1：z1，第二氧化物半導體膜404b的原子數比為In：M：Zn=x2：y2：z2，第三氧化物半導體膜404c的原子數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在第二氧化物半導體膜404b中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2 的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為低於x2的3倍。
第一氧化物半導體膜404a及第三氧化物半導體膜404c中的除了Zn及O之外的In及M的原子百分比較佳為如下：In的比率低於50atomic%，M的比率為50atomic%以上，更佳為如下：In的比率低於25atomic%，M的比率為75atomic%以上。另外，第二氧化物半導體膜404b中的除了Zn及O之外的In及M的原子百分比較佳為如下：In的比率為25atomic%以上，M的比率低於75atomic%，更佳為如下：In的比率為34atomic%以上，M的比率低於66atomic%。
第一氧化物半導體膜404a及第三氧化物半導體膜404c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二氧化物半導體膜404b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。另外，第二氧化物半導體膜404b較佳為比第一氧化物半導體膜404a及第三氧化物半導體膜404c厚。
第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c例如可以使用包含銦、鋅及鎵的氧化物半導體。尤其是，當第二氧化物半導體膜404b包含銦時，載子移動率得到提高，所以是較佳的。
此外，為了對使用氧化物半導體膜的電晶體 賦予穩定的電特性，藉由降低氧化物半導體膜中的雜質濃度，來使氧化物半導體膜成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體膜的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，較佳為低於1×1013/cm3。
此外，對氧化物半導體膜來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體膜中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c中或各層之間的介面的雜質濃度。
為了使氧化物半導體膜成為本質或實質上本質，在SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析中，例如在氧化物半導體膜的某個深度或氧化物半導體膜的某個區域中較佳為包含如下部分：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，較佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體膜的某個深度或氧化物半導體膜的某個區域中較佳為包含如下部分：氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×018atoms/cm3以下的部分。此外，例如在氧化物半導體膜的某個深度或氧化物半導體膜的某個區 域中較佳為包含如下部分：氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的部分。
此外，當氧化物半導體膜包含結晶且以高濃度包含矽或碳時，氧化物半導體膜的結晶性則有可能降低。為了防止氧化物半導體膜的結晶性的降低，例如在氧化物半導體膜的某個深度或氧化物半導體膜的某個區域中包含如下部分即可：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，較佳為低於1×1018atoms/cm3的部分。此外，例如在氧化物半導體膜的某個深度或氧化物半導體膜的某個區域中包含如下部分即可：碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，較佳為低於1×1018atoms/cm3的部分。
此外，將如上述那樣的被高度純化了的氧化物半導體膜用於通道形成區的電晶體的關態電流極小。例如，可以使以源極與汲極之間的電壓為0.1V、5V或10V左右時的電晶體的通道寬度歸一化的關態電流降低到幾yA/μm至幾zA/μm。
注意，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，由於上述原因較佳為如本發明的一個方式的電晶體那樣不使多層膜的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與多層膜之間的介面時，有時在該介面產生載子散射而使電晶體的場效移 動率降低。從上述觀點來看，可以說較佳為使多層膜的用作通道的區域與閘極絕緣膜離開。
因此，藉由使多層膜404具有第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的疊層結構，能夠將通道形成在第二氧化物半導體膜404b中，由此能夠形成具有高場效移動率及穩定的電特性的電晶體。
接著，對多層膜404的能帶結構進行說明。在能帶結構的分析中，將能隙為3.5eV的In-Ga-Zn氧化物用於相當於第一氧化物半導體膜404a及第三氧化物半導體膜404c的層，並將能隙為3.15eV的In-Ga-Zn氧化物用於相當於第二氧化物半導體膜404b的層，由此形成相當於多層膜404的疊層。
將第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的厚度都設定為10nm，能隙利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)進行測定。真空能階與價帶頂之間的能量差利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)進行測定。
圖2A是示意性地示出從真空能階與價帶頂之間的能量差減去各層的能隙而算出的真空能階與導帶底之間的能量差(電子親和力)的能帶結構的一部分。圖2A為以與第一氧化物半導體膜404a及第三氧化物半導體膜 404c接觸的方式設置氧化矽膜時的能帶圖。在此，Evac表示真空能階的能量，EcI1及EcI2表示氧化矽膜的導帶底的能量，EcS1表示第一氧化物半導體膜404a的導帶底的能量，EcS2表示第二氧化物半導體膜404b的導帶底的能量，EcS3表示第三氧化物半導體膜404c的導帶底的能量。
如圖2A所示，第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的導帶底的能量連續地變化。這是可以理解的，因為：由於第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的構成元素相同，氧容易互相擴散。由此可以說，雖然第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c是組成互不相同的疊層體，但是在物性上是連續的。
其主要成分相同而層疊的多層膜404不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底的能量連續地變化的U型井(U-shape well)結構)的方式形成。換言之，以在各層的介面之間不存在會形成陷阱中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的多層膜的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
注意，圖2A示出EcS1與EcS3相同的情況，但是也可以相互不同。例如，圖2B示出EcS1高於EcS3 時的能帶結構的一部分。
例如，在EcS1=EcS3的情況下，第一氧化物半導體膜404a及第三氧化物半導體膜404c可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4、1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體膜404b可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等。另外，在EcS1>EcS3的情況下，第一氧化物半導體膜404a可以使用In：Ga：Zn=1：6：4或1：9：6(原子數比)的In-Ga-Zn氧化物等，第二氧化物半導體膜404b可以使用In：Ga：Zn=1：1：1或3：1：2(原子數比)的In-Ga-Zn氧化物等，第三氧化物半導體膜404c可以使用In：Ga：Zn=1：3：2、1：3：3或1：3：4(原子數比)的In-Ga-Zn氧化物等。
由圖2A和圖2B可知，多層膜404中的第二氧化物半導體膜404b用作井(well)，而在包括多層膜404的電晶體中，通道形成在第二氧化物半導體膜404b中。另外，多層膜404的導帶底的能量連續地變化，因此，也可以將多層膜404稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在第一氧化物半導體膜404a與氧化矽膜等絕緣膜之間以及第三氧化物半導體膜404c與氧化矽膜等絕緣膜之間的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是由於第一氧化物半導體膜404a及第三氧化物半導體膜404c的存在，而可以使第二氧化物 半導體膜404b和該陷阱能階相隔。注意，當EcS1與EcS2之間或EcS3與EcS2之間的能量差小時，有時第二氧化物半導體膜404b的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，使得電晶體的臨界電壓向正方向漂移。
因此，為了降低電晶體的臨界電壓的變動，需要使EcS1與EcS2之間及EcS3與EcS2之間產生能量差。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
另外，較佳的是，第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。
另外，在多層膜404使用In-Ga-Zn氧化物的情況下，為了防止In擴散到閘極絕緣膜，較佳為使第三氧化物半導體膜404c中的In的含量小於第二氧化物半導體膜404b。
源極電極406a及汲極電極406b較佳為使用有可能與氧鍵合的導電材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo和W等。在上述材料中，尤其較佳為使用容易與氧鍵合的Ti或在後面能以較高的溫度進行處理的熔點高的W。此外，有可能與氧鍵合的導電材料包括氧有可能擴散的材料。
當使有可能與氧鍵合的導電材料與多層膜接 觸時，發生多層膜中的氧擴散到有可能與氧鍵合的導電材料一側的現象。該現象隨著溫度的提高而明顯。因為在電晶體的製程中有幾個加熱製程，所以因上述現象而在多層膜的與源極電極或汲極電極接觸的區域的附近發生氧缺陷，包含於膜中的微量的氫與該氧缺陷鍵合而使該區域n型化。因此，可以將被n型化了的該區域用作電晶體的源極區或汲極區。
注意，當形成通道長度極小的電晶體時，有時因上述氧缺陷的發生而n型化的區域向電晶體的通道長度方向超出，導致短路。此時，由於臨界電壓漂移，所以電晶體的電特性發生變化，例如不能由實用的閘極電壓控制開關(此時電晶體處於導通狀態)。因此，當形成通道長度極小的電晶體時，有時不一定較佳為將有可能與氧鍵合的導電材料用於源極電極及汲極電極。
在此情況下，源極電極406a及汲極電極406b較佳為使用比上述材料更不容易與氧鍵合的導電材料。作為該導電材料，例如可以使用包含氮化鉭、氮化鈦或釕的材料等。另外，當該導電材料與第二氧化物半導體膜404b接觸時，源極電極406a及汲極電極406b也可以具有該導電材料與上述有可能與氧鍵合的導電材料的疊層結構。
作為閘極絕緣膜408，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿 和氧化鉭中的一種以上的絕緣膜。此外，閘極絕緣膜408也可以是上述材料的疊層。另外，閘極絕緣膜408也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。
藉由將特定的材料用於閘極絕緣膜，可以在特定的條件下使閘極絕緣膜俘獲電子而提高臨界電壓。例如，如使用氧化矽與氧化鉿的疊層膜時那樣，藉由作為閘極絕緣膜408的一部分使用氧化鉿、氧化鋁、氧化鉭等電子俘獲能階多的材料，並且，藉由在更高的溫度(比半導體裝置的使用溫度或保管溫度高的溫度或者125℃以上且450℃以下，典型地為150℃以上且300℃以下)下保持閘極電極的電位比源極或汲極高的狀態1秒以上，典型地為1分以上，電子從氧化物半導體膜向閘極電極移動，其一部分被電子俘獲能階俘獲。
像這樣，在由電子俘獲能階俘獲所需要的量的電子的半導體裝置中，臨界電壓向正方向漂移。藉由控制閘極電極的電壓，可以控制電子的俘獲量，由此可以控制臨界電壓。俘獲電子的處理可以在半導體裝置的製造過程中進行。
較佳為在出廠之前的步驟中的任一個中進行該處理：例如，在形成與半導體裝置的源極電極或汲極電極連接的佈線金屬之後、在結束前製程(晶圓處理)之後、晶圓切割製程之後或者封裝之後等的步驟。即使在上述任何一個情況下，也較佳為此後不使該半導體裝置在125℃以上的溫度下放置1小時以上。
用簡化了的剖面圖示出將閘極絕緣膜還用作電子俘獲層(具有電子俘獲能階的層)時的例子。
圖58A示出具有半導體層101、電子俘獲層102及閘極電極103的半導體裝置。
在此，半導體層101相當於圖1A至圖1C的多層膜404。電子俘獲層102相當於圖1A至圖1C的閘極絕緣膜408。閘極電極103相當於圖1A至圖1C的閘極電極410。
在此，電子俘獲層102具有俘獲電子的能階(電子俘獲能階)。注意，即使在構成元素相同的情況下，也有時根據形成方法或形成條件而不會形成這種能階。
例如，電子俘獲層102可以採用：圖58B所示的利用第一形成方法(或者形成條件)形成的第一絕緣膜102a與利用第二形成方法(或者形成條件)形成的第二絕緣膜102b的疊層體；圖58C所示的利用第一形成方法(或者形成條件)形成的第一絕緣膜102a、利用第二形成方法(或者形成條件)形成的第二絕緣膜102b以及利用第三形成方法(或者形成條件)形成的第三絕緣膜102c的疊層體。也可以採用層疊有更多的絕緣膜的疊層體。
在此，第一絕緣膜至第三絕緣膜的構成元素相同。第一形成方法(或者形成條件)與第三形成方法(或者形成條件)可以相同。此時，不與半導體層101接 觸的層(例如，第二絕緣膜)的電子俘獲能階較佳為多。例如，即使在組成相同的情況下，利用濺射法形成的絕緣膜的電子俘獲能階密度也會比利用CVD法或ALD(Atomic Layer Deposition：原子層沉積)法形成的絕緣膜高。
因此，例如，可以將利用濺射法形成的絕緣膜用於第二絕緣膜102b，並將利用CVD法或ALD法形成的絕緣膜用於第一絕緣膜102a。在圖58C的結構中，第三絕緣膜102c也可以利用與第一絕緣膜102a相同的方法形成。注意，本發明的一個方式不侷限於此，也可以將利用CVD法或ALD法形成的絕緣膜用於第二絕緣膜102b，並將利用濺射法形成的絕緣膜用於第一絕緣膜102a。在圖58C的結構中，第三絕緣膜102c也可以利用與第一絕緣膜102a相同的方法形成。
利用CVD法形成的絕緣膜可以具有通常的閘極絕緣膜的功能。因此，可以減小閘極與汲極間或者閘極與源極間的洩漏電流。另一方面，利用濺射法形成的絕緣膜具有很高的電子俘獲能階密度，所以可以提高電晶體的臨界電壓。因此，藉由採用這種結構，可以減少洩漏電流，還可以調節臨界電壓至適當的值。因此，較佳為使用不同形成方法(或者形成條件)形成疊層結構。注意，本發明的一個方式不侷限於此。
半導體層101與接觸於半導體層101的第一絕緣膜102a也可以使用相同的形成方法形成，以便容易 連續地形成。例如，在利用濺射法形成半導體層101的情況下，也可以利用濺射法形成第一絕緣膜102a，並利用CVD法或ALD法形成第二絕緣膜102b。在圖58C的結構中，第三絕緣膜102c也可以利用濺射法形成。同樣地，在利用CVD法形成半導體層101的情況下，也可以利用CVD法形成第一絕緣膜102a，並利用濺射法形成第二絕緣膜102b。在圖58C的結構中，第三絕緣膜102c也可以利用CVD法形成。藉由採用這種結構，可以減小洩漏電流，調節臨界電壓至適當的值，還可以容易製造。注意，本發明的一個方式不侷限於此。
利用CVD法或ALD法形成的絕緣膜的厚度較佳為比利用濺射法形成的絕緣膜厚。由此，可以降低絕緣擊穿，而可以提高耐壓、減少洩漏電流。注意，本發明的一個方式不侷限於此。
另外，CVD法可以採用各種方法：熱CVD法、光CVD法、電漿CVD法、MOCVD(Metal Organic Chemical Vapor Deposition：金屬有機氣相沉積)法、LPCVD法等。因此，也可以利用不同CVD法形成多個絕緣膜。
圖59A示出圖58A所示的半導體裝置的點A至點B之間的能帶圖的例子。在圖式中，Ec表示導帶底，Ev表示價帶頂。在圖59A中，閘極電極103的電位與源極電極或汲極電極(都未圖示)相同。
電子俘獲層102的內部存在電子俘獲能階 106。圖59B示出對閘極電極103施加比源極電極或汲極電極高的電位的情況。在此，閘極電極103的電位也可以比源極電極或汲極電極高1V以上。此外，閘極電極103的電位也可以比在結束該處理之後施加到閘極電極103的最高電位低，典型地可以低於4V。
在半導體層101中存在的電子107向具有更高的電位的閘極電極103的方向移動。從半導體層101向閘極電極103的方向移動的電子107的一部分被電子俘獲能階106俘獲。
如圖58C所示那樣，由構成元素相同但形成方法(或者形成條件)不同的三層的絕緣膜形成電子俘獲層102，並且，使第二絕緣膜102b的電子俘獲能階比其他的層足夠大，由此可以有效地保持被第二絕緣膜102b的內部或者與其他絕緣膜之間的介面的電子俘獲能階俘獲的電子。
在此情況下，即使第二絕緣膜102b的厚度薄，只要第三絕緣膜102c的物理厚度足夠厚，就可以保持被電子俘獲能階106俘獲的電子。圖59C示出圖58C所示的半導體裝置的點C至點D之間的能帶圖的例子。注意，當使用不同的形成方法(或者形成條件)時，包含相同的構成元素的材料也會具有不同的氧缺陷量等，所以有時具有不同的費米能階。然而，在此考慮費米能階相同的情況。
由於第二絕緣膜102b利用形成更多的電子俘 獲能階106的形成方法(或者形成條件)形成，因此，在第一絕緣膜102a與第二絕緣膜102b之間的介面以及第二絕緣膜102b與第三絕緣膜102c之間的介面的電子俘獲能階得到增加。
另外，當將閘極電極103的電位及溫度設定為上述所示的值時，如圖59B所示，來自半導體層101的電子被電子俘獲能階106俘獲，結果電子俘獲層102帶負電(參照圖59D)。
如此，當電子俘獲層102俘獲電子時，如圖60A所示，半導體裝置的臨界電壓得到提高。尤其是，當半導體層101使用能帶間隙寬的材料(寬能隙半導體)時，可以大幅度地減少閘極電極103的電位與源極電極或汲極電極相同時的源極汲極間的電流(Icut電流)。
例如，藉由使用能帶間隙為3.2eV的In-Ga-Zn類氧化物，可以將Icut電流密度(每通道寬度1μm的電流值)降低至1zA/μm(1×10-21A/μm)以下，典型地降低至1yA/μm(1×10-24A/μm)以下。
圖60A示意性地示出由電子俘獲層102俘獲電子之前以及之後的室溫下的源極電極與汲極電極之間的每通道寬度1μm的電流(Id/A)的閘極電極103的電位(Vg)依賴性。注意，將源極電極及閘極電極103的電位設定為0V，將汲極電極的電位設定為+1V。雖然不能直接測定小於1fA的電流，但是可以根據利用其他方法測定的值，即次臨界值等估計。
如曲線108所示，半導體裝置的原來的臨界電壓為Vth1，而在俘獲電子之後，臨界電壓提高(向正方向漂移)至Vth2。其結果是，Vg=0時的電流密度為1aA/μm(1×10-18A/μm)以下，例如為1zA/μm至1yA/μm。
例如，如圖60B所示，考慮積累在電容元件111中的電荷由電晶體110控制的電路。在此，不考慮電容元件111的電極間的洩漏電流。電容元件111的電容為1fF，電容元件111的電晶體110一側的電位為+1V，Vd為0V。
在電晶體110的Id-Vg特性由圖60A中的曲線108表示，且通道寬度為0.1μm的情況下，Icut電流密度大約為1fA，電晶體110的電阻大約為1×1015Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1秒。這意味著經過1秒左右之後，積累在電容元件111中的大部分的電荷消失。
在電晶體110的Id-Vg特性由圖60A中的曲線109表示，且通道寬度為0.1μm的情況下，Icut電流密度大約為1yA，電晶體110的電阻大約為1×1024Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1×109秒(即31年左右)。因此，即使經過10年之後，在電容元件111中也殘留著被儲存的電荷的1/3。
換而言之，在由電晶體和電容元件構成的簡單結構的電路中，即使所施加的電壓沒有那麼高，也能夠 保持電荷10年。這可應用於各種記憶體裝置。例如，可應用於後述的圖63所示的記憶單元。
作為半導體層101使用本質或實質上本質的氧化物半導體膜等電洞的有效質量極大或者實質上定域化的層是有效的。在此情況下，電洞不從半導體層101注入到電子俘獲層102，因此，被電子俘獲能階106俘獲的電子不與電洞複合而消失。因此，可以提高電荷的保持特性。
作為閘極電極410，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等的導電膜。此外，該閘極電極也可以是上述材料的疊層。另外，閘極電極410可以使用包含氮的導電膜。
在閘極絕緣膜408及閘極電極410上也可以形成有氧化物絕緣膜412。作為該氧化物絕緣膜，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。此外，該氧化物絕緣膜也可以是上述材料的疊層。
在此，氧化物絕緣膜412較佳為包含過剩氧。包含過剩氧的氧化物絕緣膜是指因加熱處理等而能夠釋放氧的氧化物絕緣膜。較佳的是，藉由利用熱脫附譜分析，換算為氧原子的氧的釋放量為1.0×1019atoms/cm3以上的膜。上述熱脫附譜分析時的基板溫度較佳為在100℃以上且700℃以下的範圍內，或者在100℃以上且500℃ 以下的範圍內。能夠將該氧化物絕緣膜釋放的氧經由閘極絕緣膜408擴散到多層膜404的通道形成區，因此即使在通道形成區形成氧缺陷的情況下也能夠補充氧。因此，能夠獲得穩定的電晶體電特性。
為了實現半導體裝置的高積體化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化，通道寬度的縮短導致通態電流的減少。
在本發明的一個方式的電晶體中，如上所述，以覆蓋第二氧化物半導體膜404b的形成通道的區域的方式形成有第三氧化物半導體膜404c，通道形成層與閘極絕緣膜不接觸。因此，能夠抑制在通道形成層與閘極絕緣膜之間的介面產生的載子散射，而可以提高電晶體的場效移動率。
另外，當使氧化物半導體膜本質或實質上本質時，由於氧化物半導體膜中的載子減少，所以有場效移動率下降的憂慮。然而，在本發明的一個方式的電晶體中，除了垂直方向上的閘極電場之外，側面方向上的閘極電場也被施加到氧化物半導體膜。換而言之，閘極電場被施加到氧化物半導體膜的塊內，所以電流流過整個氧化物半導體膜。由此，在抑制因高純度本質化而產生的電特性變動的同時，可以提高電晶體的場效移動率。
另外，在本發明的一個方式的電晶體中，藉由將第二氧化物半導體膜404b形成在第一氧化物半導體 膜404a上，來使介面能階不容易產生。此外，藉由使第二氧化物半導體膜404b位於三層結構中的中間層，來消除從上下方混入的雜質的影響。由於第二氧化物半導體膜404b被第一氧化物半導體膜404a及第三氧化物半導體膜404c包圍，因此，除了可以增加上述電晶體的通態電流之外，還可以實現臨界電壓的穩定化或S值的下降。因此，可以降低Icut(閘極電壓為0V時的汲極電流)，而可以降低功耗。另外，由於電晶體的臨界電壓穩定，所以可以提高半導體裝置的長期可靠性。
此外，還可以使用圖3A至圖3C所示的電晶體460。圖3A至圖3C為電晶體460的俯視圖及剖面圖。圖3A為俯視圖，圖3B為沿著圖3A所示的點劃線A-B的剖面，圖3C為沿著點劃線C-D的剖面。另外，在圖3A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖3A至圖3C所示的電晶體460也可以包括基底絕緣膜402與基板400之間的導電膜401。藉由將該導電膜401用作第二閘極電極，能夠進一步增加通態電流或控制臨界電壓。為了增加通態電流，例如，如圖3A至圖3C所示，使閘極電極410和導電膜401電連接並供應相同的電位，由此實現雙閘極電晶體。另外，為了控制臨界電壓，不使閘極電極410和導電膜401電連接並對導電膜401供應與閘極電極410不同的恆電位。
此外，還可以使用圖4A至圖4C所示的電晶體470。圖4A至圖4C為電晶體470的俯視圖及剖面圖。 圖4A為俯視圖，圖4B為沿著圖4A所示的點劃線A-B的剖面，圖4C為沿著點劃線C-D的剖面。另外，在圖4A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體470中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，基底絕緣膜402不被過蝕刻，因此基底絕緣膜402不被蝕刻。
為了防止在氧化物半導體膜的蝕刻時基底絕緣膜402被蝕刻，使基底絕緣膜402的蝕刻速度比氧化物半導體膜的蝕刻速度慢得多即可。
圖4A至圖4C所示的電晶體也可以與圖3A至圖3C的電晶體同樣地具有導電膜401。
此外，還可以使用圖5A至圖5C所示的電晶體480。圖5A至圖5C為電晶體480的俯視圖及剖面圖。圖5A為俯視圖，圖5B為沿著圖5A所示的點劃線A-B的剖面，圖5C為沿著點劃線C-D的剖面。另外，在圖5A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體480中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，不對第一氧化物半導體膜完全蝕刻，因此第一氧化物半導體膜具有凸形狀。
圖5A至圖5C所示的電晶體也可以與圖3A至圖3C的電晶體同樣地具有導電膜401。
在本實施方式中，說明由第一氧化物半導體膜及第三氧化物半導體膜夾持第二氧化物半導體膜的結 構，但是不侷限於此，也可以不設置其中一個或兩個膜。或者，也可以追加其他的氧化物半導體膜。例如，也可以採用沒有設置第一氧化物半導體膜及第三氧化物半導體膜且僅第二氧化物半導體膜被閘極電極電性上包圍的結構。此外，還可以採用僅第一氧化物半導體膜及第二氧化物半導體膜被閘極電極電性上包圍的結構或僅第二氧化物半導體膜及第三氧化物半導體膜被閘極電極電性上包圍的結構。
另外，電極或氧化物半導體膜的端部也可以為角形。為了實現這種結構，當利用光阻遮罩或硬遮罩進行膜的加工時，光阻遮罩或硬遮罩的蝕刻速度與被加工的膜的蝕刻速度之間有很大差異即可。以下示出具體結構的一個例子。
也可以使用圖6A至圖6C所示的電晶體490。圖6A至圖6C為電晶體490的俯視圖及剖面圖。圖6A為俯視圖，圖6B為沿著圖6A所示的點劃線A-B的剖面，圖6C為沿著點劃線C-D的剖面。另外，在圖6A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體490中，僅第一氧化物半導體膜404a及第二氧化物半導體膜404b被閘極電極電性上包圍。另外，第一氧化物半導體膜404a及第二氧化物半導體膜404b也可以具有所謂的反錐形狀，即其端部之間的距離越接近表面(在此，閘極絕緣膜408一側的表面)越寬的形狀。
圖6A至圖6C所示的電晶體也可以與圖3A至圖3C的電晶體同樣地具有導電膜401。
此外，也可以使用圖7A至圖7C所示的電晶體495。圖7A至圖7C為電晶體495的俯視圖及剖面圖。圖7A為俯視圖，圖7B為沿著圖7A所示的點劃線A-B的剖面，圖7C為沿著點劃線C-D的剖面。另外，在圖7A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體495中，僅第二氧化物半導體膜404b及第三氧化物半導體膜404c被閘極電極電性上包圍。
圖7A至圖7C所示的電晶體也可以與圖3A至圖3C的電晶體同樣地具有導電膜401。
此外，還可以使用圖8A至圖8C或圖9A至圖9C所示的電晶體。
注意，不僅圖1A至圖1C、圖4A至圖4C以及圖5A至圖5C所示的電晶體，而且其他圖式所示的電晶體也可以具有圖7A至圖7C、圖8A至圖8C以及圖9A至圖9C所示的第一氧化物半導體膜至第三氧化物半導體膜的結構。例如，圖10A至圖10C、圖11A至圖11C以及圖12A至圖12C示出圖3A至圖3C所示的電晶體的變形例子。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式2
在本實施方式中，參照圖13A至圖15C對在實施方式1中說明的圖1A至圖1C所示的電晶體450的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402(參照圖13A)。
基板400可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且，也可以在上述基板上設置半導體元件並將其用作基板400。
作為基底絕緣膜402可以藉由電漿CVD法或濺射法等形成氧化鋁膜、氧化鎂膜、氧化矽膜、氧氮化矽膜、氧化鎵膜、氧化鍺膜、氧化釔膜、氧化鋯膜、氧化鑭膜、氧化釹膜、氧化鉿膜和氧化鉭膜等的氧化物絕緣膜、氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等的氮化物絕緣膜或者混合上述膜的材料而形成的膜。此外，基底絕緣膜402也可以是上述材料的疊層，其中，較佳為與多層膜404接觸的上層至少使用包含過剩氧的材料形成，以對多層膜404供應氧。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術(Plasma-immersion ion implantation method)等對基底絕緣膜402添加氧。藉由 添加氧，可以更容易地將氧從基底絕緣膜402供應到多層膜404中。
注意，在基板400的表面由絕緣體構成，並且，雜質不會擴散到後面形成的多層膜404中的情況下，也可以不設置基底絕緣膜402。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在基底絕緣膜402上形成第一氧化物半導體膜404a及第二氧化物半導體膜404b(參照圖13B)。此時，如圖所示，也可以對基底絕緣膜402稍微進行過度蝕刻。藉由對基底絕緣膜402進行過度蝕刻，可以容易由在後面形成的閘極電極410覆蓋第三氧化物半導體膜404c。
當將第一氧化物半導體膜404a及第二氧化物半導體膜404b形成為島狀時，首先，在第二氧化物半導體膜404b上設置將成為硬遮罩的膜(例如，鎢膜)及光阻遮罩，對將成為硬遮罩的膜進行蝕刻形成硬遮罩，然後去除光阻遮罩，以硬遮罩為遮罩對第一氧化物半導體膜404a及第二氧化物半導體膜404b進行蝕刻。此後，去除硬遮罩。此時，當進行蝕刻時硬遮罩逐漸縮退，硬遮罩的端部有時自然帶弧形而具有曲面。其結果是，第二氧化物半導體膜404b的端部也有時帶弧形而具有曲面。藉由採用這種結構，形成在第二氧化物半導體膜404b上的第三氧化物半導體膜404c、閘極絕緣膜408、閘極電極410以及氧化物絕緣膜412的覆蓋性得到提高，而可以防止斷開 等形狀不良。此外，可以緩和在源極電極406a及汲極電極406b的端部有可能產生的電場集中，而可以抑制電晶體的劣化。
參照圖16A至圖16C對氧化物半導體膜的形狀進行說明。圖16A示出層疊有第一氧化物半導體膜404a與第二氧化物半導體膜404b的狀態。此時，L1表示第二氧化物半導體膜404b的通道長度方向上的底面長度，L2表示通道長度方向上的頂面長度。
當對圖16A所示的疊層體進行蝕刻時，如圖16B所示，氧化物半導體膜具有所謂的正錐形狀，即其端部之間的距離越接近表面(頂面)越窄(L1>L2)。另外，如圖16C所示，氧化物半導體膜有時具有所謂的反錐形狀，即其端部之間的距離越接近表面(頂面)越寬(L1<L2)。
圖16B所示的L1與L2之間的差異的一半為La。La較佳為大於0且小於L2的一半(0<La<L2/2)。在圖16C中，L1大於0(0<L1)。
當考慮到在後面層疊的膜(例如，閘極絕緣膜408)的覆蓋性，疊層體較佳為具有正錐形狀。
為了在第一氧化物半導體膜404a與第二氧化物半導體膜404b的疊層以及包括在後面的製程中形成的第三氧化物半導體膜404c的疊層中形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(例如，濺射裝置)以不暴露於大氣的方式連續地層疊各個層。在濺射裝置中 的各處理室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將被成膜的基板加熱到100℃以上，較佳為500℃以上，來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到處理室內。
為了獲得高純度本質的氧化物半導體，不僅需要對處理室進行高真空抽氣，而且需要進行濺射氣體的高度純化。藉由作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠盡可能地防止水分等混入氧化物半導體膜。將雜質濃度低且缺陷態密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。
第一氧化物半導體膜404a、第二氧化物半導體膜404b及在後面的製程中形成的第三氧化物半導體膜404c可以使用實施方式1所說明的材料。例如，第一氧化物半導體膜404a可以使用原子數比為In：Ga：Zn=1：3：4或1：3：2的In-Ga-Zn氧化物，第二氧化物半導體膜404b可以使用原子數比為In：Ga：Zn=1：1：1的In-Ga-Zn氧化物，第三氧化物半導體膜404c可以使用原子數比為In：Ga：Zn=1：3：4或1：3：2的In-Ga-Zn氧化物。
另外，能夠用於第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。或 者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、 Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
注意，如在實施方式1中詳細地說明那樣，以使第一氧化物半導體膜404a及第三氧化物半導體膜404c的電子親和力小於第二氧化物半導體膜404b的方式選擇材料。
另外，當形成氧化物半導體膜時，較佳為利用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。尤其較佳為使用DC濺射法，因為可以降低進行成膜時產生的塵屑，並且，可以使膜厚度均勻。
當作為第一氧化物半導體膜404a、第二氧化物半導體膜404b及第三氧化物半導體膜404c使用In-Ga-Zn氧化物時，例如藉由使用In、Ga、Zn的原子數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：4、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料，來使第一氧化物半導 體膜404a及第三氧化物半導體膜404c的電子親和力小於第二氧化物半導體膜404b即可。
另外，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成相似是指a、b、c滿足如下算式：(a-A)2+(b-B)2+(c-C)2 r2。r例如可以為0.05。其他氧化物也是同樣的。
另外，較佳的是，第二氧化物半導體膜404b的銦的含量多於第一氧化物半導體膜404a及第三氧化物半導體膜404c的銦的含量。在氧化物半導體中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加In的比率來增加s軌域的重疊，由此In的比率多於Ga的氧化物的移動率比In的比率等於或少於Ga的氧化物高。因此，藉由將In的比率多的氧化物用於第二氧化物半導體膜404b，可以實現高移動率的電晶體。
下面，對氧化物半導體膜的結構進行說明。
注意，在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態，因此也包括角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態，因此也包括角度為85°以上且95°以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為非單晶氧化物半導 體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜、非晶氧化物半導體膜等。
首先，對CAAC-OS膜進行說明。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納在一邊短於100nm的立方體的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知 在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且，c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向性的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的 方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶生長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著在CAAC-OS膜的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分之外的元素。尤其是，與構成氧化物半導體膜的金屬元素相比，與氧的鍵合力強的元素諸如矽等從氧 化物半導體膜奪取氧而擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。另外，因為鐵和鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以如果包含在氧化物半導體膜內部，則擾亂氧化物半導體膜的原子排列，成為降低結晶性的主要原因。此外，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有很少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為可靠性高的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放為止需要的時間長，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，對微晶氧化物半導體膜進行說明。
在微晶氧化物半導體膜的TEM影像中有時觀察不到明確的結晶部。在微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶稱為奈米晶(nc：nanocrystal)。並且，包含該奈米晶(nc)的氧化物半導體膜稱為nc-OS(奈米晶氧化物半導體：nanocrystalline Oxide Semiconductor)膜。另外，例如在nc-OS膜的TEM影像中，有時觀察不到明確的晶界。
在nc-OS膜中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，在有的分析方法中，有時無法將nc-OS膜與非晶氧化物半導體膜區別開來。例如，當利用使用其束徑比結晶部大的X射線的XRD裝置藉由out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在使用其束徑比結晶部大(例如，50nm以上)的電子射線獲得的nc-OS膜的電子繞射圖案(也稱為選區電子繞射圖案)中，觀察到光暈圖案。另一方面，在使用其束徑近於或小於結晶部(例如，1nm以上且30nm以下)的電子射線獲得的nc-OS膜的奈米束電子繞射圖案中，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高 的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，在nc-OS膜中的不同的結晶部之間沒有晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
CAAC-OS膜例如可以使用多晶的氧化物半導體濺射靶材，利用濺射法形成。當離子碰撞到該濺射靶材時，有時包含在濺射靶材中的結晶區域沿著a-b面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，由於該平板狀或顆粒狀的濺射粒子帶電，所以濺射粒子不在電漿中凝集而保持結晶狀態的狀態到達基板，由此可以形成CAAC-OS膜。
在形成第二氧化物半導體膜404b之後可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第 一加熱處理，可以提高第二氧化物半導體膜404b的結晶性，而且可以從基底絕緣膜402和第一氧化物半導體膜404a中去除氫或水等雜質。此外，也可以在用來形成第二氧化物半導體膜404b的蝕刻之前進行第一加熱處理。
接著，在第一氧化物半導體膜404a及第二氧化物半導體膜404b上形成將成為源極電極406a及汲極電極406b的導電膜405，並在該導電膜405上形成絕緣膜413(參照圖13C)。作為導電膜405，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以它們為主要成分的合金材料。例如，利用濺射法等形成100nm厚的鈦膜。此外，也可以利用CVD法形成鎢膜。另外，絕緣膜413可以使用與基底絕緣膜相同的材料形成。
接著，對導電膜405及絕緣膜413進行去除(拋光)處理。藉由以使第二氧化物半導體膜404b露出的方式去除導電膜405及絕緣膜413的一部分，來形成導電膜406及絕緣膜414(參照圖14A)。
作為去除方法，較佳為使用化學機械拋光(Chemical Mechanical Polishing：CMP)處理。也可以利用其他去除處理。或者，還可以組合CMP處理等拋光處理與蝕刻(乾蝕刻、濕蝕刻)處理或電漿處理等。例如，也可以藉由在進行CMP處理之後進行乾蝕刻處理或電漿處理(反濺射等)，來提高處理表面的平坦性。當在去除處理中組合蝕刻處理或電漿處理等與CMP處理時，對製程順序沒有特別的限制，可以根據材料、厚度及表面的凹 凸狀態適當地設定。另外，也可以利用CMP處理去除導電膜405及絕緣膜413的大部分並利用乾蝕刻處理去除導電膜405及絕緣膜413的剩下的部分。
另外，既可進行CMP處理一次，又可進行CMP處理多次。當進行CMP處理多次時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，藉由將拋光率不同的拋光組合，可以進一步提高導電膜405及絕緣膜413的表面的平坦性。
接著，利用蝕刻分割導電膜406及絕緣膜414，來形成源極電極406a、汲極電極406b、絕緣膜414a以及絕緣膜414b(參照圖14B)。在本實施方式中，第二氧化物半導體膜的頂面的高度與源極電極及汲極電極的頂面的高度相同，但是不侷限於此。源極電極及汲極電極的頂面的高度可以低於第二氧化物半導體膜的頂面的高度。另外，C-D方向上的剖面中的基底絕緣膜402的高度也可以低於A-B方向上的剖面中的高度。
接著，在第二氧化物半導體膜404b、絕緣膜414a、絕緣膜414b、源極電極406a及汲極電極406b上形成第三氧化物半導體膜403c及將成為閘極絕緣膜408的絕緣膜407(參照圖14C)。
此外，也可以在形成第三氧化物半導體膜403c之後進行第二加熱處理。第二加熱處理可以以與第一加熱處理相同的條件進行。藉由進行第二加熱處理，可以從第三氧化物半導體膜403c去除氫或水等雜質。另 外，也可以從第一氧化物半導體膜404a及第二氧化物半導體膜404b進一步去除氫或水等雜質。
絕緣膜407可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等形成。此外，絕緣膜407也可以是上述材料的疊層。絕緣膜407可以利用濺射法、CVD法、MBE法、ALD法或PLD法等形成。
接著，在第三氧化物半導體膜403c及絕緣膜407上形成將成為閘極電極410的導電膜409(參照圖15A)。作為導電膜409，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以它們為主要成分的合金材料。導電膜409可以利用濺射法或CVD法等形成。另外，導電膜409可以使用包含氮的導電膜，也可以使用包含上述材料的導電膜與包含氮的導電膜的疊層。
接著，使用用來形成閘極電極410的光阻遮罩對導電膜409選擇性地進行蝕刻，來形成閘極電極410(參照圖15B)。閘極電極410電性上包圍第二氧化物半導體膜404b。
接著，以上述光阻遮罩或者閘極電極410為遮罩對絕緣膜407選擇性地進行蝕刻，來形成閘極絕緣膜408。
接著，以上述光阻遮罩或者閘極電極410為 遮罩對第三氧化物半導體膜403c進行蝕刻，來形成第三氧化物半導體膜404c。
換而言之，第三氧化物半導體膜404c的上端部的位置與閘極絕緣膜408的下端部的位置一致，閘極絕緣膜408的上端部的位置與閘極電極410的下端部的位置一致。在此，以閘極電極410為遮罩形成閘極絕緣膜408及第三氧化物半導體膜404c，但是不侷限於此，可以在形成導電膜409之前形成閘極絕緣膜408及第三氧化物半導體膜404c。
較佳的是，利用CVD法形成絕緣膜407及導電膜409，然後對導電膜409選擇性地進行蝕刻來形成閘極電極410，此後形成第三氧化物半導體膜404c及閘極絕緣膜408。由此可以連續地形成絕緣膜407及導電膜409。
接著，在源極電極406a、汲極電極406b、絕緣膜414a、絕緣膜414b、第三氧化物半導體膜404c、閘極絕緣膜408及閘極電極410上形成氧化物絕緣膜412(參照圖15C)。氧化物絕緣膜412可以與基底絕緣膜402同樣的材料及方法形成。氧化物絕緣膜412較佳為使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭或包含氮的氧化物形成。氧化物絕緣膜412可以利用濺射法、CVD法、MBE法、ALD法或PLD法等形成，較佳為包含過剩的氧以對多層膜404供應 氧。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等對氧化物絕緣膜412添加氧。藉由添加氧，可以更容易地將氧從氧化物絕緣膜412供應到多層膜404中。
接著，也可以進行第三加熱處理。第三加熱處理可以在與第一加熱處理相同的條件下進行。藉由進行第三加熱處理，過剩氧容易從基底絕緣膜402、閘極絕緣膜408及氧化物絕緣膜412釋放，因此可以減少多層膜404中的氧缺陷。
藉由上述製程，可以製造圖1A至圖1C所示的電晶體450。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3
在本實施方式中，對具有與在實施方式1中說明的電晶體不同結構的電晶體進行說明。
圖17A至圖17C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖17A為俯視圖，圖17B為沿著圖17A所示的點劃線A-B的剖面，圖17C為沿著點劃線C-D的剖面。另外，在圖17A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬 度方向。
圖17A至圖17C所示的電晶體550包括：基板400上的具有凹部及凸部的基底絕緣膜402；基底絕緣膜402的凸部上的第一氧化物半導體膜404a及第二氧化物半導體膜404b；與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極406a及汲極電極406b；與基底絕緣膜402的凹部的底面、基底絕緣膜402的凸部(或凹部)的側面、第一氧化物半導體膜404a的側面、第二氧化物半導體膜404b的側面以及第二氧化物半導體膜404b的頂面、源極電極406a以及汲極電極406b接觸的第三氧化物半導體膜504c；第三氧化物半導體膜504c上的絕緣膜502a及絕緣膜502b；第三氧化物半導體膜504c、絕緣膜502a及絕緣膜502b上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；以及絕緣膜502a、絕緣膜502b以及閘極電極410上的氧化物絕緣膜412。注意，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜504c總稱為多層膜504。
圖17A至圖17C所示的電晶體550為當對將成為源極電極406a及汲極電極406b的導電膜進行蝕刻處理時，源極電極406a及汲極電極406b的上端部帶弧形(具有曲面)的例子。
圖17A至圖17C所示的電晶體也可以與圖3A 至圖3C的電晶體同樣地具有導電膜401。
在本實施方式中，說明設置有第一氧化物半導體膜至第三氧化物半導體膜的結構，但是不侷限於此，也可以不設置其中一個或兩個膜。或者，也可以追加其他的氧化物半導體膜。圖18A至圖18C示出採用該結構時的一個例子。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，參照圖19A至圖21C對在實施方式3中說明的圖17A至圖17C所示的電晶體550的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402(參照圖19A)。關於基板400及基底絕緣膜402的材料及製造方法，可以參照上述實施方式。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在基底絕緣膜402上形成第一氧化物半導體膜404a及第二氧化物半導體膜404b(參照圖19B)。關於第一氧化物半導體膜404a及第二氧化物半導體膜404b的材料及製造方法，可以參照上述實施方式。
接著，在第一氧化物半導體膜404a及第二氧化物半導體膜404b上形成將成為源極電極406a及汲極電極406b的導電膜405(參照圖19C)。關於導電膜405的 材料及製造方法，可以參照上述實施方式。
接著，對導電膜405進行蝕刻，來形成源極電極406a及汲極電極406b(參照圖20A)。注意，當對導電膜405進行蝕刻處理時，上端部有時帶弧形(具有曲面)。在本實施方式中，第二氧化物半導體膜的頂面的高度與源極電極及汲極電極的頂面的高度相同，但是不侷限於此。源極電極及汲極電極的頂面的高度可以低於第二氧化物半導體膜的頂面的高度。另外，C-D方向上的剖面中的基底絕緣膜402的高度也可以低於A-B方向上的剖面中的高度。
接著，在第二氧化物半導體膜404b、源極電極406a及汲極電極406b上形成第三氧化物半導體膜504c及絕緣膜501(參照圖20B)。關於第三氧化物半導體膜504c及絕緣膜501的材料及製造方法，可以參照上述實施方式所示的第三氧化物半導體膜404c及絕緣膜413。
接著，對絕緣膜501進行去除(拋光)處理。藉由以使第三氧化物半導體膜504c露出的方式去除絕緣膜501的一部分，來形成絕緣膜502(參照圖20C)。關於去除(拋光)處理，可以參照上述實施方式。
接著，利用蝕刻分割絕緣膜502，來形成絕緣膜502a及絕緣膜502b(參照圖21A)。
接著，在第三氧化物半導體膜504c、絕緣膜502a以及絕緣膜502b上形成閘極絕緣膜408及閘極電極 410(參照圖21B)。關於閘極絕緣膜408及閘極電極410的材料及製造方法，可以參照上述實施方式。
接著，在絕緣膜502a、絕緣膜502b、閘極絕緣膜408以及閘極電極410上形成氧化物絕緣膜412(參照圖21C)。關於氧化物絕緣膜412的材料及製造方法，可以參照上述實施方式。
藉由上述製程，可以製造圖17A至圖17C所示的電晶體550。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式5
在本實施方式中，對具有與在上述實施方式中說明的電晶體不同結構的電晶體進行說明。
圖22A至圖22C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖22A為俯視圖，圖22B為沿著圖22A所示的點劃線A-B的剖面，圖22C為沿著點劃線C-D的剖面。另外，在圖22A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖22A至圖22C所示的電晶體350包括：基板400上的具有凹部及凸部的基底絕緣膜402；基底絕緣膜402的凸部上的第一氧化物半導體膜404a及第二氧化 物半導體膜404b；與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極406a及汲極電極406b；與基底絕緣膜402的凹部的底面、基底絕緣膜402的凹部(或凸部)的側面、第一氧化物半導體膜404a的側面、第二氧化物半導體膜404b的側面以及第二氧化物半導體膜404b的頂面、源極電極406a以及汲極電極406b接觸的第三氧化物半導體膜404c；第三氧化物半導體膜404c上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b以及閘極電極410上的氧化物絕緣膜412。注意，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜404c總稱為多層膜404。
圖22A至圖22C所示的電晶體350為當對將成為源極電極406a及汲極電極406b的導電膜進行蝕刻處理時，源極電極406a及汲極電極406b的上端部帶弧形(具有曲面)的例子。
此外，還可以使用圖23A至圖23C所示的電晶體360。圖23A至圖23C為電晶體360的俯視圖及剖面圖。圖23A為俯視圖，圖23B為沿著圖23A所示的點劃線A-B的剖面，圖23C為沿著點劃線C-D的剖面。另外，在圖23A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖23A至圖23C所示的電晶體360也可以包 括基底絕緣膜402與基板400之間的導電膜401。藉由將該導電膜401用作第二閘極電極，能夠進一步增加通態電流或控制臨界電壓。為了增加通態電流，例如，如圖23A至圖23C所示，使閘極電極410和導電膜401電連接並供應相同的電位，由此實現雙閘極電晶體。另外，為了控制臨界電壓，不使閘極電極410和導電膜401電連接並對導電膜401供應與閘極電極410不同的恆電位。
此外，還可以使用圖24A至圖24C所示的電晶體370。圖24A至圖24C為電晶體370的俯視圖及剖面圖。圖24A為俯視圖，圖24B為沿著圖24A所示的點劃線A-B的剖面，圖24C為沿著點劃線C-D的剖面。另外，在圖24A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體370中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，基底絕緣膜402不被過蝕刻，因此基底絕緣膜402不被蝕刻。
為了防止在氧化物半導體膜的蝕刻時基底絕緣膜402被蝕刻，基底絕緣膜402的蝕刻速度與氧化物半導體膜的蝕刻速度之間有很大差異即可。
圖24A至圖24C所示的電晶體也可以與圖23A至圖23C的電晶體同樣地具有導電膜401。
此外，還可以使用圖25A至圖25C所示的電晶體380。圖25A至圖25C為電晶體380的俯視圖及剖面圖。圖25A為俯視圖，圖25B為沿著圖25A所示的點劃 線A-B的剖面，圖25C為沿著點劃線C-D的剖面。另外，在圖25A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體380中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，不對第一氧化物半導體膜完全蝕刻，因此第一氧化物半導體膜具有凸形狀。
圖25A至圖25C所示的電晶體也可以與圖23A至圖23C的電晶體同樣地具有導電膜401。
在本實施方式中，說明由第一氧化物半導體膜及第三氧化物半導體膜夾持第二氧化物半導體膜的結構，但是不侷限於此，也可以不設置其中一個或兩個膜。或者，也可以追加其他的氧化物半導體膜。例如，也可以採用沒有設置第一氧化物半導體膜及第三氧化物半導體膜且僅第二氧化物半導體膜被閘極電極電性上包圍的結構。此外，還可以採用僅第一氧化物半導體膜及第二氧化物半導體膜被閘極電極電性上包圍的結構或僅第二氧化物半導體膜及第三氧化物半導體膜被閘極電極電性上包圍的結構。
另外，電極或氧化物半導體膜的端部也可以為角形。為了實現這種結構，當利用光阻遮罩或硬遮罩進行膜的加工時，光阻遮罩或硬遮罩的蝕刻速度與被加工的膜的蝕刻速度之間有很大差異即可。以下示出具體結構的一個例子。
也可以使用圖26A至圖26C所示的電晶體390。圖26A至圖26C為電晶體390的俯視圖及剖面圖。圖26A為俯視圖，圖26B為沿著圖26A所示的點劃線A-B的剖面，圖26C為沿著點劃線C-D的剖面。另外，在圖26A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體390中，僅第一氧化物半導體膜404a及第二氧化物半導體膜404b被閘極電極電性上包圍。另外，第一氧化物半導體膜404a及第二氧化物半導體膜404b也可以具有所謂的反錐形狀，即其端部之間的距離越接近表面(在此，閘極絕緣膜408一側的表面)越寬的形狀。
圖26A至圖26C所示的電晶體也可以與圖23A至圖23C的電晶體同樣地具有導電膜401。
此外，也可以使用圖27A至圖27C所示的電晶體395。圖27A至圖27C為電晶體395的俯視圖及剖面圖。圖27A為俯視圖，圖27B為沿著圖27A所示的點劃線A-B的剖面，圖27C為沿著點劃線C-D的剖面。另外，在圖27A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體395中，僅第二氧化物半導體膜404b及第三氧化物半導體膜404c被閘極電極電性上包圍。
圖27A至圖27C所示的電晶體也可以與圖 23A至圖23C的電晶體同樣地具有導電膜401。
此外，還可以使用圖28A至圖28C或圖29A至圖29C所示的電晶體。
注意，不僅圖22A至圖22C、圖24A至圖24C以及圖25A至圖25C所示的電晶體，而且其他圖式所示的電晶體也可以具有圖27A至圖27C、圖28A至圖28C以及圖29A至圖29C所示的第一氧化物半導體膜至第三氧化物半導體膜的結構。例如，圖30A至圖30C、圖31A至圖31C以及圖32A至圖32C示出圖23A至圖23C所示的電晶體的變形例子。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式6
在本實施方式中，參照圖33A至圖35C對在實施方式5中說明的圖22A至圖22C所示的電晶體350的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402(參照圖33A)。關於基板400及基底絕緣膜402的材料及製造方法，可以參照上述實施方式。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在基底絕緣膜402上形成第一氧化物半導體膜404a及第二氧化物半導體膜404b(參照圖33B)。關於第一氧化物半導體膜404a及第二氧化物半導體膜404b 的材料及製造方法，可以參照上述實施方式。
接著，在第一氧化物半導體膜404a及第二氧化物半導體膜404b上形成將成為源極電極406a及汲極電極406b的導電膜405(參照圖33C)。關於導電膜405的材料及製造方法，可以參照上述實施方式。
接著，對導電膜405進行蝕刻，來形成源極電極406a及汲極電極406b(參照圖34A)。注意，當對導電膜405進行蝕刻處理時，上端部有時帶弧形(具有曲面)。在本實施方式中，第二氧化物半導體膜的頂面的高度與源極電極及汲極電極的頂面的高度相同，但是不侷限於此。源極電極及汲極電極的頂面的高度可以低於第二氧化物半導體膜的頂面的高度。另外，C-D方向上的剖面中的基底絕緣膜402的高度也可以低於A-B方向上的剖面中的高度。
接著，在第二氧化物半導體膜404b、源極電極406a及汲極電極406b上形成第三氧化物半導體膜403c及將成為閘極絕緣膜408的絕緣膜407(參照圖34B)。關於第三氧化物半導體膜403c及絕緣膜407的材料及製造方法，可以參照上述實施方式。
接著，對第三氧化物半導體膜403c及絕緣膜407進行蝕刻來形成第三氧化物半導體膜404c及閘極絕緣膜408(參照圖34C)。
接著，在源極電極406a、汲極電極406b、第三氧化物半導體膜404c以及閘極絕緣膜408上形成將成 為閘極電極410的導電膜409(參照圖35A)。
接著，使用用來形成閘極電極410的光阻遮罩對導電膜409選擇性地進行蝕刻，來形成閘極電極410(參照圖35B)。閘極電極410電性上包圍第二氧化物半導體膜404b。
接著，在源極電極406a、汲極電極406b、第三氧化物半導體膜404c、閘極絕緣膜408及閘極電極410上形成氧化物絕緣膜412(參照圖35C)。關於氧化物絕緣膜412的材料及製造方法，可以參照上述實施方式。
藉由上述製程，可以製造圖22A至圖22C所示的電晶體350。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式7
在本實施方式中，對具有與在上述實施方式中說明的電晶體不同結構的電晶體進行說明。
圖36A至圖36C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖36A為俯視圖，圖36B為沿著圖36A所示的點劃線A-B的剖面，圖36C為沿著點劃線C-D的剖面。另外，在圖36A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖36A至圖36C所示的電晶體340包括：基板400上的具有凹部及凸部的基底絕緣膜514；基底絕緣膜514的凹部上的第一佈線512a及第二佈線512b；基底絕緣膜514的凸部上的第一氧化物半導體膜404a及第二氧化物半導體膜404b；位於第一佈線512a及第二佈線512b上且與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極516a及汲極電極516b；基底絕緣膜514的凹部的底面、第一氧化物半導體膜404a的側面、第二氧化物半導體膜404b的側面以及第二氧化物半導體膜404b的頂面、第一佈線512a以及第二佈線512b的頂面、源極電極516a以及汲極電極516b接觸的第三氧化物半導體膜404c；第三氧化物半導體膜404c上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；以及閘極電極410上的氧化物絕緣膜412。注意，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜404c總稱為多層膜404。
圖36A至圖36C所示的電晶體340為當對將成為源極電極516a及汲極電極516b的導電膜進行蝕刻處理時，源極電極516a及汲極電極516b的上端部帶弧形(具有曲面)的例子。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8
在本實施方式中，參照圖37A至圖39C對在實施方式7中說明的圖36A至圖36C所示的電晶體340的製造方法進行說明。
首先，在基板400上形成基底絕緣膜511。並且，在基底絕緣膜511上形成第一佈線512a及第二佈線512b(參照圖37A)。關於基板400的材料，可以參照上述實施方式。關於基底絕緣膜511、第一佈線512a及第二佈線512b的材料及製造方法，分別可以參照上述實施方式所示的基底絕緣膜402、源極電極406a及汲極電極406b。
接著，在基底絕緣膜511、第一佈線512a及第二佈線512b上形成基底絕緣膜513a(參照圖37B)。基底絕緣膜513a可以使用與基底絕緣膜511相同的材料。
接著，對基底絕緣膜513a進行去除(拋光)處理。藉由以使第一佈線512a及第二佈線512b露出的方式去除基底絕緣膜513a的一部分，來形成基底絕緣膜513b(參照圖37C)。另外，將基底絕緣膜511及基底絕緣膜513a總稱為基底絕緣膜514。
作為去除方法，較佳為使用化學機械拋光(Chemical Mechanical Polishing：CMP)處理。也可以利用其他去除處理。或者，還可以組合CMP處理等拋光處理與蝕刻(乾蝕刻、濕蝕刻)處理或電漿處理等。例如， 也可以藉由在進行CMP處理之後進行乾蝕刻處理或電漿處理(反濺射等)，來提高處理表面的平坦性。當在去除處理中組合蝕刻處理或電漿處理等與CMP處理時，對製程順序沒有特別的限制，可以根據材料、厚度及表面的凹凸狀態適當地設定。另外，也可以利用CMP處理去除基底絕緣膜513a的大部分並利用乾蝕刻處理去除基底絕緣膜513a的剩下的部分。
另外，既可進行CMP處理一次，又可進行CMP處理多次。當進行CMP處理多次時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，藉由將拋光率不同的拋光組合，可以進一步提高基底絕緣膜的表面的平坦性。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在基底絕緣膜514上形成第一氧化物半導體膜404a及第二氧化物半導體膜404b。接著，在第一氧化物半導體膜404a及第二氧化物半導體膜404b上形成將成為源極電極516a及汲極電極516b的第一導電膜405(參照圖38A)。關於第一氧化物半導體膜404a、第二氧化物半導體膜404b、第一導電膜405的材料及製造方法，可以參照上述實施方式。
接著，對第一導電膜405進行各向異性蝕刻，來形成電極516(參照圖38B)。
接著，利用蝕刻分割電極516，來形成源極電極516a及汲極電極516b(參照圖38C)。注意，當對第 一導電膜405或電極516進行蝕刻處理時，上端部有時帶弧形(具有曲面)。在本實施方式中，第二氧化物半導體膜的頂面的高度與源極電極及汲極電極的頂面的高度相同，但是不侷限於此。源極電極及汲極電極的頂面的高度可以低於第二氧化物半導體膜的頂面的高度。
接著，在第一佈線512a、第二佈線512b、第二氧化物半導體膜404b、源極電極406a及汲極電極406b上形成第三氧化物半導體膜404c及閘極絕緣膜408(參照圖39A)。關於第三氧化物半導體膜404c及閘極絕緣膜408的材料及製造方法，可以參照上述實施方式。
接著，在第三氧化物半導體膜404c及閘極絕緣膜408上形成閘極電極410(參照圖39B)。關於閘極電極410的材料及製造方法，可以參照上述實施方式。
接著，在第一佈線512a、第二佈線512b、第三氧化物半導體膜404c、閘極絕緣膜408以及閘極電極410上形成氧化物絕緣膜412(參照圖39C)。關於氧化物絕緣膜412的材料及製造方法，可以參照上述實施方式。
藉由上述製程，可以製造圖36A至圖36C所示的電晶體340。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式9
在本實施方式中，參照圖式對本發明的一個方式的半導體裝置進行說明。
圖40A至圖40C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖40A為俯視圖，圖40B為沿著圖40A所示的點劃線A-B的剖面，圖40C為沿著點劃線C-D的剖面。另外，在圖40A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖40A至圖40C所示的電晶體250包括：基板400上的具有凹部及凸部的基底絕緣膜402；基底絕緣膜402的凸部上的第一氧化物半導體膜404a及第二氧化物半導體膜404b；與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極406a及汲極電極406b；與基底絕緣膜402的凹部的底面、基底絕緣膜402的凹部(或凸部)的側面、第一氧化物半導體膜404a的側面、第二氧化物半導體膜404b的側面以及第二氧化物半導體膜404b的頂面、源極電極406a以及汲極電極406b接觸的第三氧化物半導體膜404c；第三氧化物半導體膜404c上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b、第三氧化物半導體膜404c、閘極絕緣膜408以及閘極電極410上的氧化物絕緣膜412。注意，第二氧化物半導體膜 404b的頂面的高度低於源極電極406a及汲極電極406b的頂面的高度。另外，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜404c總稱為多層膜404。
圖40A至圖40C所示的電晶體250的源極電極406a及汲極電極406b藉由對將成為源極電極406a及汲極電極406b的導電膜進行剝離製程來形成。
“剝離製程”是指如下方法：當形成所希望的圖案時，形成所希望的圖案的保護遮罩(也稱為犧牲層)，在該保護遮罩上形成膜，然後去除保護遮罩，由此在該膜的沒有形成保護遮罩的部分形成所希望的圖案的方法。
此外，還可以使用圖41A至圖41C所示的電晶體260。圖41A至圖41C為電晶體260的俯視圖及剖面圖。圖41A為俯視圖，圖41B為沿著圖41A所示的點劃線A-B的剖面，圖41C為沿著點劃線C-D的剖面。另外，在圖41A的俯視圖中，為了明確起見，省略一部分的構成要素。
圖41A至圖41C所示的電晶體260也可以包括基底絕緣膜402與基板400之間的導電膜401。藉由將該導電膜401用作第二閘極電極，能夠進一步增加通態電流或控制臨界電壓。為了增加通態電流，例如，如圖41A至圖41C所示，使閘極電極410和導電膜401電連接並供應相同的電位，由此實現雙閘極電晶體。另外，為了控制 臨界電壓，不使閘極電極410和導電膜401電連接並對導電膜401供應與閘極電極410不同的恆電位。
此外，還可以使用圖42A至圖42C所示的電晶體270。圖42A至圖42C為電晶體270的俯視圖及剖面圖。圖42A為俯視圖，圖42B為沿著圖42A所示的點劃線A-B的剖面，圖42C為沿著點劃線C-D的剖面。另外，在圖42A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體270中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，基底絕緣膜402不被過蝕刻，因此基底絕緣膜402不被蝕刻。
為了防止在氧化物半導體膜的蝕刻時基底絕緣膜402被蝕刻，基底絕緣膜402的蝕刻速度與氧化物半導體膜的蝕刻速度之間有很大差異即可。
圖42A至圖42C所示的電晶體也可以與圖41A至圖41C的電晶體同樣地具有導電膜401。
此外，還可以使用圖43A至圖43C所示的電晶體280。圖43A至圖43C為電晶體280的俯視圖及剖面圖。圖43A為俯視圖，圖43B為沿著圖43A所示的點劃線A-B的剖面，圖43C為沿著點劃線C-D的剖面。另外，在圖43A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體280中，當形成第一氧化物半導體膜404a及第二氧化物半導體膜404b時，不對第一氧化物 半導體膜完全蝕刻，因此第一氧化物半導體膜具有凸形狀。
圖43A至圖43C所示的電晶體也可以與圖41A至圖41C的電晶體同樣地具有導電膜401。
在本實施方式中，說明由第一氧化物半導體膜及第三氧化物半導體膜夾持第二氧化物半導體膜的結構，但是不侷限於此，也可以不設置其中一個或兩個膜。或者，也可以追加其他的氧化物半導體膜。例如，也可以採用沒有設置第一氧化物半導體膜及第三氧化物半導體膜且僅第二氧化物半導體膜被閘極電極電性上包圍的結構。此外，還可以採用僅第一氧化物半導體膜及第二氧化物半導體膜被閘極電極電性上包圍的結構或僅第二氧化物半導體膜及第三氧化物半導體膜被閘極電極電性上包圍的結構。
另外，電極或氧化物半導體膜的端部也可以為角形。為了實現這種結構，當利用光阻遮罩或硬遮罩進行膜的加工時，光阻遮罩或硬遮罩的蝕刻速度與被加工的膜的蝕刻速度之間有很大差異即可。以下示出具體結構的一個例子。
也可以使用圖44A至圖44C所示的電晶體290。圖44A至圖44C為電晶體290的俯視圖及剖面圖。圖44A為俯視圖，圖44B為沿著圖44A所示的點劃線A-B的剖面，圖44C為沿著點劃線C-D的剖面。另外，在圖44A的俯視圖中，為了明確起見，省略一部分的構成要 素。
在電晶體290中，僅第一氧化物半導體膜404a及第二氧化物半導體膜404b被閘極電極電性上包圍。另外，第一氧化物半導體膜404a及第二氧化物半導體膜404b也可以具有所謂的反錐形狀，即其端部之間的距離越接近表面(在此，閘極絕緣膜408一側的表面)越寬的形狀。
圖44A至圖44C所示的電晶體也可以與圖41A至圖41C的電晶體同樣地具有導電膜401。
此外，也可以使用圖45A至圖45C所示的電晶體295。圖45A至圖45C為電晶體295的俯視圖及剖面圖。圖45A為俯視圖，圖45B為沿著圖45A所示的點劃線A-B的剖面，圖45C為沿著點劃線C-D的剖面。另外，在圖45A的俯視圖中，為了明確起見，省略一部分的構成要素。
在電晶體295中，僅第二氧化物半導體膜404b及第三氧化物半導體膜404c被閘極電極電性上包圍。
圖45A至圖45C所示的電晶體也可以與圖41A至圖41C的電晶體同樣地具有導電膜401。
此外，還可以使用圖46A至圖46C或圖47A至圖47C所示的電晶體。
注意，不僅圖40A至圖40C、圖42A至圖42C以及圖43A至圖43C所示的電晶體，而且其他圖式所 示的電晶體也可以具有圖45A至圖45C、圖46A至圖46C以及圖47A至圖47C所示的第一氧化物半導體膜至第三氧化物半導體膜的結構。例如，圖48A至圖48C、圖49A至圖49C以及圖50A至圖50C示出圖41A至圖41C所示的電晶體的變形例子。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式10
在本實施方式中，參照圖51A至圖53C對在實施方式9中說明的圖40A至圖40C所示的電晶體250的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402(參照圖51A)。關於基板400及基底絕緣膜402的材料及製造方法，可以參照上述實施方式。
接著，利用濺射法、CVD法、MBE法、ALD法或PLD法在基底絕緣膜402上形成第一氧化物半導體膜404a及第二氧化物半導體膜404b，並在第二氧化物半導體膜404b上形成犧牲層420(參照圖51B)。
當將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及犧牲層420形成為島狀時，首先，在犧牲層420上設置將成為硬遮罩的膜(例如，鎢膜)及光阻遮罩，對將成為硬遮罩的膜進行蝕刻形成硬遮罩，然後去除光阻遮罩，以硬遮罩為遮罩對第一氧化物半導體膜 404a、第二氧化物半導體膜404b以及犧牲層420進行蝕刻。此後，去除硬遮罩。
接著，在犧牲層420上形成將成為源極電極406a及汲極電極406b的導電膜405(參照圖51C)。關於導電膜405的材料及製造方法，可以參照上述實施方式。
接著，利用剝離製程去除犧牲層420。當去除犧牲層420時，犧牲層420上的導電膜405也被去除，因此第二導電膜406形成在所希望的區域中(參照圖52A)。
接著，利用蝕刻分割第二導電膜406，來形成源極電極406a及汲極電極406b(參照圖52B)。另外，C-D方向上的剖面中的基底絕緣膜402的高度也可以低於A-B方向上的剖面中的高度。
接著，在第二氧化物半導體膜404b、源極電極406a及汲極電極406b上形成第三氧化物半導體膜404c及閘極絕緣膜408(參照圖52C)。
接著，在源極電極406a、汲極電極406b、第三氧化物半導體膜404c以及閘極絕緣膜408上形成將成為閘極電極410的導電膜409(參照圖53A)。
接著，使用用來形成閘極電極410的光阻遮罩對導電膜409選擇性地進行蝕刻，來形成閘極電極410(參照圖53B)。
接著，在源極電極406a、汲極電極406b、第 三氧化物半導體膜404c、閘極絕緣膜408及閘極電極410上形成氧化物絕緣膜412(參照圖53C)。
藉由上述製程，可以製造圖40A至圖40C所示的電晶體250。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式11
在本實施方式中，對具有與在上述實施方式中說明的電晶體不同結構的電晶體進行說明。
圖54A至圖54C為本發明的一個方式的電晶體的俯視圖及剖面圖。圖54A為俯視圖，圖54B為沿著圖54A所示的點劃線A-B的剖面，圖54C為沿著點劃線C-D的剖面。另外，在圖54A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖54A至圖54C所示的電晶體240包括：基板400上的具有凹部及凸部的基底絕緣膜402；基底絕緣膜402的凸部上的第一氧化物半導體膜404a及第二氧化物半導體膜404b；與第一氧化物半導體膜404a及第二氧化物半導體膜404b的側面接觸的源極電極406a及汲極電極406b；與基底絕緣膜402的凹部的底面、基底絕緣膜402的凹部(或凸部)的側面、第一氧化物半導體膜404a 的側面、第二氧化物半導體膜404b的側面以及第二氧化物半導體膜404b的頂面、源極電極406a以及汲極電極406b接觸的第三氧化物半導體膜404c；第三氧化物半導體膜404c上的絕緣膜502a、絕緣膜502b以及絕緣膜502c；第三氧化物半導體膜404c及絕緣膜502c上的閘極絕緣膜408；與閘極絕緣膜408的頂面接觸且面對第二氧化物半導體膜404b的頂面及側面的閘極電極410；以及源極電極406a、汲極電極406b、第三氧化物半導體膜404c、閘極絕緣膜408以及閘極電極410上的氧化物絕緣膜412。注意，第二氧化物半導體膜404b的頂面的高度低於源極電極406a及汲極電極406b的頂面的高度。另外，將第一氧化物半導體膜404a、第二氧化物半導體膜404b以及第三氧化物半導體膜404c總稱為多層膜404。
圖54A至圖54C所示的電晶體240的源極電極406a及汲極電極406b藉由對將成為源極電極406a及汲極電極406b的導電膜進行剝離製程來形成。
圖54A至圖54C所示的電晶體也可以與圖41A至圖41C的電晶體同樣地具有導電膜401。
在本實施方式中，說明設置有第一氧化物半導體膜至第三氧化物半導體膜的結構，但是不侷限於此，也可以不設置其中一個或兩個膜。或者，也可以追加其他的氧化物半導體膜。圖55A至圖55C示出採用該結構時的一個例子。
注意，本實施方式可以與本說明書所示的其 他實施方式適當地組合。
實施方式12
在本實施方式中，參照圖56A至圖57C對在實施方式11中說明的圖54A至圖54C所示的電晶體240的製造方法進行說明。
首先，在基板400上形成基底絕緣膜402。接著，在基底絕緣膜402上形成第一氧化物半導體膜404a、第二氧化物半導體膜404b以及犧牲層420。接著，在犧牲層420上形成將成為源極電極406a及汲極電極406b的導電膜405。然後，利用剝離製程去除犧牲層420。當去除犧牲層420時，犧牲層420上的導電膜405也被去除，因此導電膜406形成在所希望的區域中。接著，利用蝕刻分割導電膜406，來形成源極電極406a及汲極電極406b(參照圖56A)。關於基板400、基底絕緣膜402、第一氧化物半導體膜404a、第二氧化物半導體膜404b、犧牲層420、源極電極406a及汲極電極406b的材料及製造方法，可以參照上述實施方式。
接著，在基底絕緣膜402、第二氧化物半導體膜404b、源極電極406a以及汲極電極406b上形成第三氧化物半導體膜403c及絕緣膜501(參照圖56B)。關於第三氧化物半導體膜403c及絕緣膜501的材料及製造方法，分別可以參照上述實施方式的第三氧化物半導體膜404c及基底絕緣膜402。
接著，對絕緣膜501進行去除(拋光)處理。藉由以使第三氧化物半導體膜403c露出的方式去除絕緣膜501的一部分，來形成絕緣膜502(參照圖56C)。
作為去除方法，較佳為使用化學機械拋光(Chemical Mechanical Polishing：CMP)處理。也可以利用其他去除處理。或者，還可以組合CMP處理等拋光處理與蝕刻(乾蝕刻、濕蝕刻)處理或電漿處理等。例如，也可以藉由在進行CMP處理之後進行乾蝕刻處理或電漿處理(反濺射等)，來提高處理表面的平坦性。當在去除處理中組合蝕刻處理或電漿處理等與CMP處理時，對製程順序沒有特別的限制，可以根據材料、厚度及表面的凹凸狀態適當地設定。另外，也可以利用CMP處理去除絕緣膜501的大部分並利用乾蝕刻處理去除絕緣膜501的剩下的部分。
另外，既可進行CMP處理一次，又可進行CMP處理多次。當進行CMP處理多次時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。如此，藉由將拋光率不同的拋光組合，可以進一步提高絕緣膜501的表面的平坦性。
接著，利用蝕刻分割絕緣膜502，來形成絕緣膜502a、絕緣膜502b以及絕緣膜502c(參照圖57A)。
接著，在第三氧化物半導體膜404c及絕緣膜502c上形成閘極絕緣膜408及閘極電極410(參照圖 57B)。關於閘極絕緣膜408及閘極電極410的材料及製造方法，可以參照上述實施方式。
接著，在第三氧化物半導體膜404c、絕緣膜502a、絕緣膜502b、閘極絕緣膜408以及閘極電極410上形成氧化物絕緣膜412(參照圖57C)。關於氧化物絕緣膜412的材料及製造方法，可以參照上述實施方式。
藉由上述製程，可以製造圖54A至圖54C所示的電晶體240。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式13
在本實施方式中，參照圖式說明利用本發明的一個方式的電晶體的電路的一個例子。
圖61A和圖61B示出半導體裝置的電路圖，圖61C和圖61D示出半導體裝置的剖面圖。在圖61C及圖61D中，在圖式中的左邊示出電晶體450的通道長度方向上的剖面圖，在圖式中的右邊示出電晶體450的通道寬度方向上的剖面圖。在電路圖中，為了表示使用氧化物半導體的電晶體，附上“OS”的符號。
圖61C和圖61D所示的半導體裝置在其下部包括使用第一半導體材料的電晶體2200，並在其上部包括使用第二半導體材料的電晶體。在此，說明採用在實施方式1中例示出的電晶體450作為使用第二半導體材料的 電晶體的例子。
這裡，第一半導體材料和第二半導體材料的能隙較佳為不同。例如，可以將氧化物半導體以外的半導體材料(矽、鍺、矽鍺、碳化矽或砷化鎵等)用於第一半導體材料，並且將在實施方式1中說明的氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體的關態電流小。
在此，說明電晶體2200為p通道電晶體的情況，但是當然也可以使用n通道電晶體構成不同的電路。另外，除了使用氧化物半導體的實施方式1所示那樣的電晶體以外，半導體裝置的材料或結構等半導體裝置的具體結構不需要侷限於在此所示的結構。
圖61A、圖61C及圖61D示出將p通道電晶體及n通道電晶體串聯連接且將各閘極連接的CMOS電路的結構實例。
本發明的一個方式的使用氧化物半導體的電晶體的通態電流很大，所以可以實現電路的高速工作。
在圖61C所示的結構中，在電晶體2200的上部隔著絕緣膜2201設置有電晶體450。另外，在電晶體2200與電晶體450之間設置有多個佈線2202。填埋於各絕緣膜中的多個插頭2203電連接該絕緣膜上及下的佈線或電極。另外，設置有覆蓋電晶體450的絕緣膜2204、絕緣膜2204上的佈線2205、對與電晶體450的一對電極 相同的導電膜進行加工來形成的佈線2206。
如此，藉由層疊兩個電晶體，可以降低電路所占的面積，從而可以以更高密度配置多個電路。
在圖61C中，電晶體450的源極和汲極中的一個藉由佈線2202及插頭2203與電晶體2200的源極和汲極中的一個電連接。另外，電晶體450的閘極藉由佈線2205、佈線2206、插頭2203及佈線2202等與電晶體2200的閘極電連接。
在圖61D所示的結構中，在電晶體450的閘極絕緣膜中設置有用來埋入插頭2203的開口部，並且電晶體450的閘極與插頭2203接觸。藉由採用上述結構，容易實現電路的積體化，而且可以使佈線或插頭的個數或長度比圖61C所示的結構小，從而可以使電路以更高速工作。
在圖61C或圖61D所示的結構中，藉由改變電晶體450及電晶體2200的電極的連接結構，可以構成各種電路。例如，如圖61B所示，藉由採用使各電晶體的源極與汲極連接的電路結構，可以將它用作所謂的類比開關。
另外，藉由使用上述實施方式的電晶體，可以製造具有讀取目標物的資料的影像感測器功能的半導體裝置。
圖62示出具有影像感測器功能的半導體裝置的等效電路的一個例子。
光電二極體602的一個電極與光電二極體重設信號線658電連接，光電二極體602的另一個電極與電晶體640的閘極電連接。電晶體640的源極和汲極中的一個與光感測器參考信號線672電連接，電晶體640的源極和汲極中的另一個與電晶體656的源極和汲極中的一個電連接。電晶體656的閘極與閘極信號線659電連接，電晶體656的源極和汲極中的另一個與光感測器輸出信號線671電連接。
作為光電二極體602，例如可以使用層疊有具有p型導電型的半導體層、高電阻的(具有i型導電型的)半導體層及具有n型導電型的半導體層的pin型光電二極體。
藉由檢測入射到光電二極體602的光，可以讀取檢測目標的資料。另外，在讀取檢測目標的資料時，也可以使用背光等的光源。
另外，作為電晶體640及電晶體656，可以使用上述實施方式中的任一個所示的通道形成在氧化物半導體中的電晶體。在圖62中，為了明確表示電晶體640及電晶體656包含氧化物半導體，附上“OS”的符號。
電晶體640及電晶體656為在上述實施方式中例示出的電晶體，較佳為具有由閘極電極電性上包圍氧化物半導體膜的結構。另外，在包括其上端部帶弧形而具有曲面的氧化物半導體膜的電晶體中，可以提高形成在氧化物半導體膜上的膜的覆蓋性。另外，可以緩和在源極電 極及汲極電極的端部有可能產生的電場集中，所以可以抑制電晶體的劣化。因此，電晶體640及電晶體656為電特性變動得到抑制的在電性上穩定的電晶體。藉由包含該電晶體，作為圖62所示的具有影像感測器功能的半導體裝置，可以提供可靠性高的半導體裝置。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式14
在本實施方式中，參照圖式對一種半導體裝置(記憶體裝置)的一個例子進行說明，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且，對寫入次數也沒有限制。
圖63示出半導體裝置的電路圖。
在圖63所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。此外，作為電晶體3300，可以使用在實施方式1中說明的電晶體。
電晶體3300是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖63中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。此外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極及電晶體3300的源極電極和汲極電極中的另一個與電容元件3400的電極的一個電連接，第五佈線3005與電容元件3400的電極的另一個電連接。
在圖63所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極電極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持施加到電晶體3200的閘極電極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一 佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極電極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極電極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極電極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極電極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極電極的狀態如何都使電晶體3200成為“導通狀態”的電位，即大於Vth_L的電位，即可。
在本實施方式所示的半導體裝置中，藉由使用將氧化物半導體用於通道形成區的關態電流極小的電晶體，可以極長期地保持儲存資料。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的導通狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
如上所述，能夠提供一種實現了微型化及高積體化且具有高電特性的半導體裝置。
實施方式15
在本實施方式中，說明可以使用上述實施方式所說明的電晶體且包含上述實施方式所說明的記憶體裝置的CPU。
圖64是示出將在實施方式1中說明的電晶體 用於至少其一部分的CPU的結構的一個例子的方塊圖。
圖64所示的CPU在基板1190上包括：ALU(Arithmetic logic unit：算術邏輯單元)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面1198；可改寫的ROM1199；以及ROM介面1189。作為基板1190，使用半導體基板、SOI基板或玻璃基板等。可改寫的ROM1199和ROM介面1189可以設置在另一晶片上。當然，圖64所示的CPU只是將其結構簡化而示出的一個例子，並且，實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖64所示的CPU或算術邏輯單元的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術邏輯單元或資料通路中能處理的位數例如為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或遮罩狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要 求。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態而從暫存器1196讀出資料或對暫存器1196寫入資料。
另外，時序控制器1195生成控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1生成內部時脈信號CLK2的內部時脈生成部，將該內部時脈信號CLK2供應到上述各種電路。
在圖64所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用在上述實施方式中示出的電晶體。
在圖64所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選擇。換言之，在暫存器1196所具有的記憶單元中，選擇利用正反器保持資料還是利用電容元件保持資料。當選擇利用正反器保持資料時，對暫存器1196中的記憶單元供應電源電壓。當選擇利用電容元件保持資料時，改寫電容元件的資料，而可以停止對暫存器1196內的記憶單元供應電源電壓。
圖65示出可用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件700包括當電源關閉時丟失儲存資料的電路701、當電源關閉時不丟失儲存資料的電路702、開關703、開關704、邏輯元件706、電容元件 707以及具有選擇功能的電路720。電路702包括電容元件708、電晶體709及電晶體710。另外，記憶元件700根據需要還可以包括其他元件，例如二極體、電阻元件或電感器等。
在此，電路702可以使用在上述實施方式中說明的記憶體裝置。在停止對記憶元件700供應電源電壓之後，接地電位(0V)或使電晶體709成為關閉狀態的電位繼續輸入到電路702中的電晶體709的閘極。例如，電晶體709的閘極藉由電阻器等負載接地。
在此示出如下例子：開關703使用具有一導電型(例如，n通道型)的電晶體713構成，而開關704使用具有與此不同導電型(例如，p通道型)的電晶體714構成。這裡，開關703的第一端子對應於電晶體713的源極和汲極中的一個，開關703的第二端子對應於電晶體713的源極和汲極中的另一個，並且，開關703的第一端子與第二端子之間的導通或非導通(即，電晶體713的導通狀態或關閉狀態)由輸入到電晶體713的閘極的控制信號RD選擇。開關704的第一端子對應於電晶體714的源極和汲極中的一個，開關704的第二端子對應於電晶體714的源極和汲極中的另一個，並且，開關704的第一端子與第二端子之間的導通或非導通(即，電晶體714的導通狀態或關閉狀態)由輸入到電晶體714的閘極的控制信號RD選擇。
電晶體709的源極和汲極中的一個電連接到 電容元件708的一對電極中的一個及電晶體710的閘極。在此，將連接部分稱為節點M2。電晶體710的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關703的第一端子(電晶體713的源極和汲極中的一個)。開關703的第二端子(電晶體713的源極和汲極中的另一個)電連接到開關704的第一端子(電晶體714的源極和汲極中的一個)。開關704的第二端子(電晶體714的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關703的第二端子(電晶體713的源極和汲極中的另一個)、開關704的第一端子(電晶體714的源極和汲極中的一個)、邏輯元件706的輸入端子和電容元件707的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件707的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件707的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以對電容元件708的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件708的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件707及電容元件708。
控制信號WE被輸入到電晶體709的第一閘極(第一閘極電極)。開關703及開關704的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路701中的資料的信號被輸入到電晶體709的源極和汲極中的另一個。圖65示出從電路701輸出的信號被輸入到電晶體709的源極和汲極中的另一個的例子。由邏輯元件706使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而形成反轉信號，將其經由電路720輸入到電路701。
另外，雖然圖65示出從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號藉由邏輯元件706及電路720被輸入到電路701的例子，但是本發明的一個方式不侷限於此。也可以不使從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路701。例如，當在電路701內設置有節點並在該節點中保持使從輸入端子輸入的信號的邏輯值反轉的信號時，可以將從開關703的第二端子(電晶體713的源極和汲極中的另一個)輸出的信號輸入到該節點。
圖65所示的電晶體709可以使用在實施方式 1中說明的電晶體。另外，電晶體709較佳為使用具有第二閘極(第二閘極電極)的電晶體。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。該固定電位例如可以選自接地電位GND和低於電晶體709的源極電位的電位等。控制信號WE2為具有用來控制電晶體709的臨界電壓的電位的信號，能夠降低電晶體709的Icut(閘極電壓為0V時的汲極電流)。另外，電晶體709也可以使用不具有第二閘極的電晶體。
在圖65所示的用於記憶元件700的電晶體中，電晶體709以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。或者，也可以作為用於記憶元件700的所有的電晶體使用其通道形成在氧化物半導體膜中的電晶體。或者，記憶元件700也可以包括電晶體709以外的其通道形成在氧化物半導體膜中的電晶體，並且，作為剩下的電晶體使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖65所示的電路701例如可以使用正反器。另外，邏輯元件706例如可以使用反相器或時脈反相器等。
在本發明的一個方式的半導體裝置中，在不向記憶元件700供應電源電壓的期間，可以由設置在電路 702中的電容元件708保持儲存在電路701中的資料。
另外，其通道形成在氧化物半導體膜中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將這種電晶體用作電晶體709，即使在不向記憶元件700供應電源電壓的情況下也可以長期間地儲存電容元件708中的信號。因此，記憶元件700在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，藉由設置開關703及開關704，能夠使儲存元件進行預充電工作，因此可以縮短直到在再次開始供應電源電壓之後電路701重新保持原來的資料為止的時間。
另外，在電路702中，由電容元件708保持的信號被輸入到電晶體710的閘極。因此，在再次開始向記憶元件700供應電源電壓之後，可以將由電容元件708保持的信號轉換為電晶體710的狀態(導通狀態或關閉狀態)，並從電路702讀出。因此，即使在對應於保持在電容元件708中的信號的電位有些變動的情況下，也可以準確地讀出原來的信號。
藉由將這種記憶元件700用於處理單元所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應 電源之前的狀態。因此，在整個處理單元或構成處理單元的一個或多個邏輯電路中在短時間內也可以停止供應電源而抑制功耗。
在本實施方式中，說明了將記憶元件700用於CPU的例子，但是也可以將記憶元件700應用於DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等的LSI、RF-ID(Radio Frequency Identification：射頻識別)。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式16
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖66A至 圖66F示出這些電子裝置的具體例子。
圖66A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖66A所示的可攜式遊戲機包括顯示部903和顯示部904的兩個顯示部，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖66B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖66C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖66D是電冷藏冷凍箱，該電冷藏冷凍箱包 括外殼931、冷藏室門932、冷凍室門933等。
圖66E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖66F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
本實施方式可以與本說明書所示的其他實施方式適當地組合而實施。

Claims (8)

  1. 一種半導體裝置，包括：第一絕緣膜；該第一絕緣膜上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；該第一絕緣膜上的第一導電膜及第二導電膜；該第二氧化物半導體膜上的第三氧化物半導體膜；該第三氧化物半導體膜上的第二絕緣膜；以及該第二絕緣膜上的第三導電膜，其中，該第一導電膜及該第二導電膜都接觸於該第二氧化物半導體膜的第一側面，並且，在通道寬度方向上，該第三導電膜面對該第二氧化物半導體膜的第二側面，其中，該第一氧化物半導體膜包括凹部，以及其中，該第三氧化物半導體膜接觸於該凹部。
  2. 一種半導體裝置，包括：第一導電膜；該第一導電膜上的第一絕緣膜；該第一絕緣膜上的第一氧化物半導體膜；該第一氧化物半導體膜上的第二氧化物半導體膜；該第一絕緣膜上的第二導電膜及第三導電膜；該第二氧化物半導體膜上的第三氧化物半導體膜；該第三氧化物半導體膜上的第二絕緣膜；以及該第二絕緣膜上的第四導電膜， 其中，該第二導電膜及該第三導電膜都接觸於該第二氧化物半導體膜的第一側面，並且，在通道寬度方向上，該第四導電膜面對該第二氧化物半導體膜的第二側面，其中，該第一氧化物半導體膜包括凹部，以及其中，該第三氧化物半導體膜接觸於該凹部。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中在該通道寬度方向上，該第三氧化物半導體膜接觸於該第二氧化物半導體膜的該第二側面。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該第二氧化物半導體膜的整個頂面接觸於該第三氧化物半導體膜。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中在通道長度方向上，該第三氧化物半導體膜的長度大於該第一氧化物半導體膜的長度及該第二氧化物半導體膜的長度。
  6. 根據申請專利範圍第2項之半導體裝置，其中該第四導電膜電連接於該第一導電膜。
  7. 根據申請專利範圍第1或2項之半導體裝置，其中該第三氧化物半導體膜包含銦、鎵及鋅。
  8. 一種半導體裝置的製造方法，包括如下步驟：在絕緣表面上形成第一氧化物半導體膜；在該第一氧化物半導體膜上形成第二氧化物半導體膜； 在該絕緣表面及該第二氧化物半導體膜上形成導電膜；在該導電膜上形成第一絕緣膜；對該導電膜及該第一絕緣膜進行去除處理來使該第二氧化物半導體膜露出；對經過該去除處理的該導電膜及該第一絕緣膜進行蝕刻來形成與該第一氧化物半導體膜的側面及該第二氧化物半導體膜的側面接觸的源極電極及汲極電極、以及形成在該源極電極及該汲極電極上的第二絕緣膜及第三絕緣膜；在該第二氧化物半導體膜、該源極電極以及該汲極電極上形成第三氧化物半導體膜，以使該第三氧化物半導體膜接觸於該第一氧化物半導體膜之凹部；在該第三氧化物半導體膜上形成閘極絕緣膜；以及形成與該閘極絕緣膜的頂面接觸的閘極電極，該閘極電極面對該第二氧化物半導體膜的頂面及該側面。
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