JP2011054812A - 薄膜トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】 ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型TFTを形成する際のTFT特性バラツキの増大、歩留まりの低下、さらにはTFTオン電流の低減を抑制することにある。
【解決手段】 薄膜トランジスタの製造方法において、金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、前記犠牲層上に金属膜を形成し、前記金属膜をドライエッチングにより加工し、前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行なう。
【選択図】 図1
【解決手段】 薄膜トランジスタの製造方法において、金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、前記犠牲層上に金属膜を形成し、前記金属膜をドライエッチングにより加工し、前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行なう。
【選択図】 図1
Description
本発明は、半導体装置に関し、特に、金属酸化物膜をチャネル層に用いる電界効果型トランジスタを含む半導体装置に関する。
薄膜トランジスタ(Thin Film Transistor 以下、この明細書では単にTFTと称する場合がある)は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。現在TFTのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが最も広く使われているが、近年、これらシリコン材料を置き換えるべく、金属酸化物半導体がTFTのチャネル層材料として注目を集めている。金属酸化物半導体はチャネル層としての特性が優れていることに加え、室温付近で形成できるという特徴を有する。そのため、プラスチックフィルムなどのいわゆるフレキシブル基板上へTFTを形成する際のチャネル層材料の有力候補の一つとしても考えられている。
しかしながら、酸化物半導体はプラズマや加速粒子にさらされるとダメージを受け(酸素欠損)、抵抗が下がり、ときには導体化してしまうという短所を持つ。そのため、現在産業的に広く用いられているアモルファスシリコンTFTと同様の構造のトップコンタクト型TFTを形成するには次の2つの課題を解決する必要がある。第一の課題は、酸化物半導体上にスパッタ法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、酸化物半導体が受けるダメージを除去するというものである。第二の課題は、金属膜を加工しソース・ドレイン電極を形成する際にドライエッチングを用いたときに酸化物半導体が受けるダメージを除去するというものである。金属膜のスパッタ法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。
上述の2つの課題を解決する方法は非特許文献1および2で報告されている。非特許文献1では、In−Ga−Zn−Oチャネル層中のドライエッチングによりダメージを受けた厚さ30nm程の領域をウェットエッチングにより除去している。また、非特許文献2では、In−Ga−Zn−Oチャネル層上にCu−In−Ga−Zn−O(高抵抗半導体)でエッチスストッパ層を形成し、ソース・ドレイン電極のドライエッチング加工の際のダメージを吸収している。
Electrochemical and Solid−State Letters, 12 (4) H95−H97 (2009)
Journal of The Electrochemical Society, 156 (3) H184−H187 (2009)
非特許文献1に記載の方法では、上述のように、ドライエッチングによりダメージを受けた領域をウェットエッチングにより除去している。しかしながら、この方法では制御性の低いウェットエッチングによりチャネル層の厚さを決定するため、大面積に多数のTFTを形成する場合、チャネル層の厚さのバラツキ、従ってTFT特性のバラツキが増大し、製品の歩留まりが低下するという問題がある。
非特許文献2に記載の方法では、Cu−In−Ga−Zn−Oでソース・ドレイン電極のドライエッチング加工の際のダメージを吸収しているが、この方法ではIn−Ga−Zn−Oチャネル層とソース・ドレイン電極の間に抵抗が大きいCu−In−Ga−Zn−O層が入るため、TFTのオン電流が低減するという問題がある。
本発明は、上述のような事情に基づいてなされたものであり、その課題は次に示す通りである。すなわち、ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型TFTを形成する際のTFT特性バラツキの増大、歩留まりの低下、さらにはTFTオン電流の低減を抑制することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、薄膜トランジスタの製造方法において、金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、前記犠牲層上に金属膜を形成し、前記金属膜をドライエッチングにより加工し、前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行なう。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば次のとおりである。すなわち、ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型TFTを形成する際に、TFT特性バラツキの増大、さらにはTFTのオン電流低減を抑制することができる。
(実施の形態1)
図1は、本実施の形態1における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうボトムゲートとは、半導体層SCLよりも下層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層SCLよりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを示している。
図1は、本実施の形態1における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうボトムゲートとは、半導体層SCLよりも下層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層SCLよりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを示している。
本実施の形態1における半導体装置の製造方法は以下の通りである。まず、図1(a)に示すように、絶縁体基板SUB上にゲート電極GE、ゲート絶縁膜GIFF、導電層CL、犠牲層SLが形成される。
基板SUBは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じてゲート電極GEが形成される側の表面に絶縁膜のコーティングがなされている。
ゲート電極GEは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITO(In−Sn−O:インジウム錫酸化物)などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン(Ti−N)などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はCVD法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
ゲート絶縁膜GIFFは、Si−O、Al−Oなどの酸化物絶縁膜を用いるのが好ましいが、Si−Nなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜GIFFの成膜は、CVD法やスパッタ法、塗布法などにより行なう。
導電層CL、犠牲層SLは、Zn−O、In−O、Ga−O、Sn−O、In−Ga−Zn−O、Zn−Sn−O、In−Sn−O、In−Zn−O、Ga−Zn−O、In−Ga−O、Al−Zn−Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。導電層CLの厚さは5nm以上が望ましく、犠牲層SLの厚さは30nm以上が望ましい。また、導電層CL、犠牲層SLの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、導電層CLのほうが犠牲層SLよりも低い。エッチレートに差を設けるためには、たとえば導電層CL内のSn濃度を犠牲層SLよりも高くする、あるいは、導電層CLの緻密度(したがって屈折率)を犠牲層SLよりも高くするなどの方法をとる。
導電層CL、犠牲層SLの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えば導電層CLがZn−Sn−O、In−Sn−Oの何れか一つから成り、犠牲層SLがIn−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成るような組み合わせが好ましい。
導電層CL内のSn濃度を犠牲層SLよりも高くする方法としては、導電層CLを成膜する際の原材料中のSn濃度を犠牲層SLを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、導電層CL用のターゲット中のSn濃度を犠牲層SL用のターゲットよりも高くしたり、導電層CLの成膜の際のみSnターゲットを同時に置いたりする。また、導電層CLの緻密度を犠牲層SLよりも高くする方法としては、導電層CLの成膜レートを犠牲層SLよりも小さくする、導電層CLの成膜温度を犠牲層SLよりも低くするなどの方法をとる。
その後、図1(b)に示すように、犠牲層SLの上に金属膜MFを形成する。金属膜MFは、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITO(In−Sn−O:インジウム錫酸化物)などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン(Ti−N)などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜によって形成される。
その後、図1(c)に示すように、金属膜MFを一般的なフォトリソグラフィー技術とドライエッチングの組み合わせによりソース電極SE、ドレイン電極DEの形状に加工する。その際、ソース電極SE−ドレイン電極DE間の開口部の下の犠牲層SLがプラズマおよび加速粒子にさらされるため、ダメージ領域DRが形成される。
その後、図1(d)に示すように、ダメージ領域DRを無機酸、あるいは有機酸からなるエッチング液を用いたウェットエッチングにより除去する。このとき、導電層CLのほうが犠牲層SLよりもエッチレートが小さいため、ウェットエッチングは導電層CLの表面で自動的に停止し、実質的にウェットエッチングによる導電層CLの膜厚の減少はない。ここで、ドライエッチングではなく、ウェットエッチングを用いている理由は、ドライエッチングの際に導電層CLがプラズマや加速粒子にさらされ、ダメージを受けることを回避するためである。
本実施の形態1によれば、制御性の低いウェットエッチングによってダメージ領域DRを除去しても実質的に導電層CLのオーバーエッチによる膜厚の減少がないため、TFTのチャネル層(本実施の形態1では導電層CL)の厚さのバラツキを抑制することができる。すなわち、TFTの特性バラツキの増大、TFTの歩留まりの低下を抑制することができる。また、ソース電極SEおよびドレイン電極DEとチャネル層(導電層CL)の間に挟まれるドライエッチダメージ吸収層(本発明では犠牲層SL)がCu−In−Ga−Zn−Oのような高抵抗半導体ではないため、TFTのオン電流の低減を抑制することができる。
(実施の形態2)
図2は、本実施の形態2における半導体装置の構成および製造方法を示す図である。実施の形態1との違いは半導体層SCLが3層からなる点であり、それ以外の点は実施の形態1と同一である。実施の形態1では、導電層CLのエッチレートを犠牲層SLよりも低くすることで、犠牲層SLのウェットエッチング除去の際に導電層CLの表面でウェットエッチングが自動的に停止したが、本実施の形態2では、エッチング停止機能を導電層CLと犠牲層SLの間に形成するエッチストッパ層ESLに担わせる。すなわち、エッチストッパ層ESLの表面でウェットエッチングが自動的に停止する。
(実施の形態2)
図2は、本実施の形態2における半導体装置の構成および製造方法を示す図である。実施の形態1との違いは半導体層SCLが3層からなる点であり、それ以外の点は実施の形態1と同一である。実施の形態1では、導電層CLのエッチレートを犠牲層SLよりも低くすることで、犠牲層SLのウェットエッチング除去の際に導電層CLの表面でウェットエッチングが自動的に停止したが、本実施の形態2では、エッチング停止機能を導電層CLと犠牲層SLの間に形成するエッチストッパ層ESLに担わせる。すなわち、エッチストッパ層ESLの表面でウェットエッチングが自動的に停止する。
導電層CL、エッチストッパ層ESL、犠牲層SLは、Zn−O、In-O、Ga-O、Sn-O、In−Ga−Zn−O、Zn−Sn−O、In−Sn−O、In−Zn−O、Ga−Zn−O、In−Ga−O、Al−Zn−Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。導電層CL、エッチストッパ層ESLの厚さは5nm以上が望ましく、犠牲層SLの厚さは30nm以上が望ましい。また、導電層CL、エッチストッパ層ESL、犠牲層SLの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、エッチストッパ層ESLのほうが犠牲層SLよりも低い。エッチレートに差を設けるためには、たとえばエッチストッパ層ESL内のSn濃度を犠牲層SLよりも高くする、あるいは、エッチストッパ層ESLの緻密度(したがって屈折率)を犠牲層SLよりも高くするなどの方法をとる。
エッチストッパ層ESL、犠牲層SLの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えばエッチストッパ層ESLがZn−Sn−O、In−Sn−Oの何れか一つから成り、犠牲層SLがIn−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成るような組み合わせが好ましい。
エッチストッパ層ESL内のSn濃度を犠牲層SLよりも高くする方法としては、エッチストッパ層ESLを成膜する際の原材料中のSn濃度を犠牲層SLを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、エッチストッパ層ESL用のターゲット中のSn濃度を犠牲層SL用のターゲットよりも高くしたり、エッチストッパ層ESLの成膜の際のみSnターゲットを同時に置いたりする。また、エッチストッパ層ESLの緻密度を犠牲層SLよりも高くする方法としては、エッチストッパ層ESLの成膜レートを犠牲層SLよりも小さくする、エッチストッパ層ESLの成膜温度を犠牲層SLよりも低くするなどの方法をとる。
本実施の形態2によれば、実施の形態1と同様に、制御性の低いウェットエッチングによってダメージ領域DRを除去しても実質的にエッチストッパ層ESLのオーバーエッチによる膜厚の減少がないため、TFTのチャネル層(本実施の形態2では導電層CL+エッチストッパ層ESL)の厚さのバラツキを抑制することができる。すなわち、TFTの特性バラツキの増大、TFTの歩留まりの低下を抑制することができる。また、ソース電極SEおよびドレイン電極DEとチャネル層(導電層CL+エッチストッパ層ESL)の間に挟まれるドライエッチダメージ吸収層(本発明では犠牲層SL)がCu−In−Ga−Zn−Oのような高抵抗半導体ではないため、TFTのオン電流の低減を抑制することができる。加えて、導電性能の主要部分を導電層CLにより決定することができ、エッチング停止性能をエッチトップ層ESLにより決定することができる。これにより、TFTのチャネルの導電性と加工性を独立に制御することが可能になり、実施の形態1に比べて用いる材料の選択肢が増える。
(実施の形態3)
図3は、本実施の形態3における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうトップゲートとは、半導体層SCLよりも上層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層SCLよりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを示している。
(実施の形態3)
図3は、本実施の形態3における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート/トップコンタクト型酸化物TFTを挙げている。ここでいうトップゲートとは、半導体層SCLよりも上層にゲート電極GEが形成されている構造のことであり、トップコンタクトとは、半導体層SCLよりも上層にソース電極SEおよびドレイン電極DEが形成されている構造のことを示している。
本実施の形態3における半導体装置の製造方法は以下の通りである。まず、図3(a)に示すように、絶縁体基板SUB上に導電層CL、犠牲層SL、金属膜MFが形成される。
基板SUBは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じて導電層CL、犠牲層SLからなる半導体層SCLが形成される側の表面に絶縁膜のコーティングがなされている。
導電層CL、犠牲層SLは、Zn−O、In−O、Ga−O、Sn−O、In−Ga−Zn−O、Zn−Sn−O、In−Sn−O、In−Zn−O、Ga−Zn−O、In−Ga−O、Al−Zn−Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。導電層CLの厚さは5nm以上が望ましく、犠牲層SLの厚さは30nm以上が望ましい。また、導電層CL、犠牲層SLの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、導電層CLのほうが犠牲層SLよりも低い。エッチレートに差を設けるためには、たとえば導電層CL内のSn濃度を犠牲層SLよりも高くする、あるいは、導電層CLの緻密度(したがって屈折率)を犠牲層SLよりも高くするなどの方法をとる。
導電層CL、犠牲層SLの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えば導電層CLがZn−Sn−O、In−Sn−Oの何れか一つから成り、犠牲層SLがIn−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成るような組み合わせが好ましい。
導電層CL内のSn濃度を犠牲層SLよりも高くする方法としては、導電層CLを成膜する際の原材料中のSn濃度を犠牲層SLを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、導電層CL用のターゲット中のSn濃度を犠牲層SL用のターゲットよりも高くしたり、導電層CLの成膜の際のみSnターゲットを同時に置いたりする。また、導電層CLの緻密度を犠牲層SLよりも高くする方法としては、導電層CLの成膜レートを犠牲層SLよりも小さくする、導電層CLの成膜温度を犠牲層SLよりも低くするなどの方法をとる。
金属膜MFは、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITO(In−Sn−O:インジウム錫酸化物)などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン(Ti−N)などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜によって形成される。
その後、図3(b)に示すように、金属膜MFを一般的なフォトリソグラフィー技術とドライエッチングの組み合わせによりソース電極SE、ドレイン電極DEの形状に加工する。その際、ソース電極SE−ドレイン電極DE間の開口部の下の犠牲層SLがプラズマおよび加速粒子にさらされるため、ダメージ領域DRが形成される。
その後、図3(c)に示すように、ダメージ領域DRを無機酸、あるいは有機酸からなるエッチング液を用いたウェットエッチングにより除去する。このとき、導電層CLのほうが犠牲層SLよりもエッチレートが低いため、ウェットエッチングは導電層CLの表面で自動的に停止し、実質的にウェットエッチングによる導電層CLの膜厚の減少はない。ここで、ドライエッチングではなく、ウェットエッチングを用いている理由は、ドライエッチングの際に導電層CLがプラズマや加速粒子にさらされ、ダメージを受けることを回避するためである。
その後、図3(d)に示すように、半導体層SCL、ソース電極SE、ドレイン電極DEを被覆する形でゲート絶縁膜GIFを形成し、その上にゲート電極GEを形成する。
ゲート絶縁膜GIFは、Si−O、Al−Oなどの酸化物絶縁膜を用いるのが好ましいが、Si−Nなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜GIFの成膜は、CVD法やスパッタ法、塗布法などにより行なう。
ゲート電極GEは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはITO(In−Sn−O:インジウム錫酸化物)などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン(Ti−N)などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はCVD法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
本実施の形態3によれば、制御性の低いウェットエッチングによってダメージ領域DRを除去しても実質的に導電層CLのオーバーエッチによる膜厚の減少がないため、TFTのチャネル層(本実施の形態3では導電層CL)の厚さのバラツキを抑制することができる。すなわち、TFTの特性バラツキの増大、TFTの歩留まりの低下を抑制することができる。また、ソース電極SEおよびドレイン電極DEとチャネル層(導電層CL)の間に挟まれるドライエッチダメージ吸収層(本発明では犠牲層SL)がCu−In−Ga−Zn−Oのような高抵抗半導体ではないため、TFTのオン電流の低減を抑制することができる。
(実施の形態4)
図4は、本実施の形態4における半導体装置の構成および製造方法を示す図である。実施の形態3との違いは半導体層SCLが3層からなる点であり、それ以外の点は実施の形態3と同一である。実施の形態3では、導電層CLのエッチレートを犠牲層SLよりも低くすることで、犠牲層SLのウェットエッチング除去の際に導電層CLの表面でウェットエッチングが自動的に停止したが、本実施の形態2では、エッチング停止機能を導電層CLと犠牲層SLの間に形成するエッチストッパ層ESLに担わせる。すなわち、エッチストッパ層ESLの表面でウェットエッチングが自動的に停止する。
(実施の形態4)
図4は、本実施の形態4における半導体装置の構成および製造方法を示す図である。実施の形態3との違いは半導体層SCLが3層からなる点であり、それ以外の点は実施の形態3と同一である。実施の形態3では、導電層CLのエッチレートを犠牲層SLよりも低くすることで、犠牲層SLのウェットエッチング除去の際に導電層CLの表面でウェットエッチングが自動的に停止したが、本実施の形態2では、エッチング停止機能を導電層CLと犠牲層SLの間に形成するエッチストッパ層ESLに担わせる。すなわち、エッチストッパ層ESLの表面でウェットエッチングが自動的に停止する。
導電層CL、エッチストッパ層ESL、犠牲層SLはZn−O、In-O、Ga-O、Sn-O、In−Ga−Zn−O、Zn−Sn−O、In−Sn−O、In−Zn−O、Ga−Zn−O、In−Ga−O、Al−Zn−Oなどの、Zn、In、Ga、Snの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、PLD法、CVD法、塗布法、印刷法などにより行なう。導電層CL、エッチストッパ層ESLの厚さは5nm以上が望ましく、犠牲層SLの厚さは30nm以上が望ましい。また、導電層CL、エッチストッパ層ESL、犠牲層SLの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、エッチストッパ層ESLのほうが犠牲層SLよりも低い。エッチレートに差を設けるためには、たとえばエッチストッパ層ESL内のSn濃度を犠牲層SLよりも高くする、あるいは、エッチストッパ層ESLの緻密度(したがって屈折率)を犠牲層SLよりも高くするなどの方法をとる。
エッチストッパ層ESL、犠牲層SLの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えばエッチストッパ層ESLがZn−Sn−O、In−Sn−Oの何れか一つから成り、犠牲層SLがIn−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成るような組み合わせが好ましい。
エッチストッパ層ESL内のSn濃度を犠牲層SLよりも高くする方法としては、エッチストッパ層ESLを成膜する際の原材料中のSn濃度を犠牲層SLを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やPLD法により形成する場合、エッチストッパ層ESL用のターゲット中のSn濃度を犠牲層SL用のターゲットよりも高くしたり、エッチストッパ層ESLの成膜の際のみSnターゲットを同時に置いたりする。また、エッチストッパ層ESLの緻密度を犠牲層SLよりも高くする方法としては、エッチストッパ層ESLの成膜レートを犠牲層SLよりも小さくする、エッチストッパ層ESLの成膜温度を犠牲層SLよりも低くするなどの方法をとる。
本実施の形態4によれば、実施の形態1と同様に、制御性の低いウェットエッチングによってダメージ領域DRを除去しても実質的にエッチストッパ層ESLのオーバーエッチによる膜厚の減少がないため、TFTのチャネル層(本実施の形態4では導電層CL+エッチストッパ層ESL)の厚さのバラツキを抑制することができる。すなわち、TFTの特性バラツキの増大、TFTの歩留まりの低下を抑制することができる。また、ソース電極SEおよびドレイン電極DEとチャネル層(導電層CL+エッチストッパ層ESL)の間に挟まれるドライエッチダメージ吸収層(本発明では犠牲層SL)がCu−In−Ga−Zn−Oのような高抵抗半導体ではないため、TFTのオン電流の低減を抑制することができる。加えて、導電性能の主要部分を導電層CLにより決定することができ、エッチング停止性能をエッチトップ層ESLにより決定することができる。これにより、TFTのチャネルの導電性と加工性を独立に制御することが可能になり、実施の形態3に比べて用いる材料の選択肢が増える。
(実施の形態5)
図5は本実施の形態5における半導体装置の構成を示す図である。実施の形態1〜4に示す構造のTFTを用いてアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを構成し、無線タグを形成している。無線タグはリーダRDまたはライタWRと無線で通信を行うことができるようになっている。
(実施の形態6)
図6は本実施の形態6における半導体装置の構成を示す図である。本実施の形態6では、前記実施の形態1〜4の構造を有するTFTを構成要素とする素子が基板SUB上にアレイ状に配置されている。前記実施の形態1〜4に示すTFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このTFTのゲート電極GEと接続されるゲート線GLに信号を送るゲート線駆動回路GDCや、このTFTのソース電極SEあるいはドレイン電極DEと接続されるデータ線DLに信号を送るデータ線駆動回路DDCを構成するトランジスタに用いてもよい。この場合、各素子のTFTとゲート線駆動回路GDCあるいはデータ線駆動回路DDC内のTFTを並行して形成することができる。
(実施の形態5)
図5は本実施の形態5における半導体装置の構成を示す図である。実施の形態1〜4に示す構造のTFTを用いてアンテナ共振回路AR、整流器RCT、変調器MOD、デジタル回路DGCなどを構成し、無線タグを形成している。無線タグはリーダRDまたはライタWRと無線で通信を行うことができるようになっている。
(実施の形態6)
図6は本実施の形態6における半導体装置の構成を示す図である。本実施の形態6では、前記実施の形態1〜4の構造を有するTFTを構成要素とする素子が基板SUB上にアレイ状に配置されている。前記実施の形態1〜4に示すTFTを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このTFTのゲート電極GEと接続されるゲート線GLに信号を送るゲート線駆動回路GDCや、このTFTのソース電極SEあるいはドレイン電極DEと接続されるデータ線DLに信号を送るデータ線駆動回路DDCを構成するトランジスタに用いてもよい。この場合、各素子のTFTとゲート線駆動回路GDCあるいはデータ線駆動回路DDC内のTFTを並行して形成することができる。
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図7に示すような構成になる。図中x方向に延在するゲート線GLに走査信号が供給されると、TFTがオンし、このオンされたTFTを通して、図中y方向に延在するデータ線DLからの映像信号が画素電極PEに供給される。なお、ゲート線GLは図中y方向に並設され、データ線DLは図中x方向に並設され、隣接する一対のゲート線GLと隣接する一対のドレイン線DLで囲まれる領域(画素領域)に画素電極PEが配置されている。この場合、例えば、データ線DLがソース電極SEと電気的に接続され、画素電極PEがドレイン電極DEと電気的に接続される。あるいは、データ線DLがソース電極SEを兼ねてもよい。また、液晶表示装置に限らず有機EL表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにTFTを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにTFTを適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
本発明における半導体装置は、無線タグ、記憶素子アレイなどを構成するトランジスタや周辺回路などに適用できる。また、透過型、反射型、半透過型の各液晶表示装置、並びに有機EL表示装置などの各画素を駆動するトランジスタや周辺回路などにも適用できる。
AR アンテナ共振回路
CL 導電層
DDC データ線駆動回路
DE ドレイン電極
DGC デジタル回路
DL データ線
DR ダメージ領域
ESL エッチストッパ層
GDC ゲート線駆動回路
GE ゲート電極
GIF ゲート絶縁膜
GL ゲート線
MF 金属膜
MOD 変調器
PE 画素電極
RCT 整流器
RD リーダ
SCL 半導体層
SE ソース電極
SL 犠牲層
SUB 基板
TFT 酸化物TFT
WR ライタ
CL 導電層
DDC データ線駆動回路
DE ドレイン電極
DGC デジタル回路
DL データ線
DR ダメージ領域
ESL エッチストッパ層
GDC ゲート線駆動回路
GE ゲート電極
GIF ゲート絶縁膜
GL ゲート線
MF 金属膜
MOD 変調器
PE 画素電極
RCT 整流器
RD リーダ
SCL 半導体層
SE ソース電極
SL 犠牲層
SUB 基板
TFT 酸化物TFT
WR ライタ
Claims (20)
- 薄膜トランジスタの製造方法において、
金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことを特徴とする薄膜トランジスタの製造方法。 - 請求項1記載の製造方法において、
前記導電層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする製造方法。 - 請求項1記載の製造方法において、
前記導電層のSn濃度は、前記犠牲層のSn濃度より高いことを特徴とする製造方法。 - 請求項1記載の製造方法において、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする製造方法。 - 請求項3記載の製造方法において、
前記導電層は、Zn−Sn−O、In−Sn−Oの何れか一つから成り、
前記犠牲層は、In−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成ることを特徴とするの製造方法。 - 薄膜トランジスタの製造方法において、
金属酸化物半導体から成る導電層上に金属酸化物半導体から成るエッチストッパ層を形成し、
前記エッチストッパ層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことを特徴とする薄膜トランジスタの製造方法。 - 請求項6記載の製造方法において、
前記エッチストッパ層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする製造方法。 - 請求項6記載の製造方法において、
前記エッチストッパ層のSn濃度は、前記犠牲層のSn濃度より高いことを特徴とする製造方法。 - 請求項6記載の製造方法において、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする製造方法。 - 請求項8記載の製造方法において、
前記エッチストッパ層は、Zn−Sn−O、In−Sn−Oの何れか一つから成り、
前記犠牲層は、In−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成ることを特徴とする製造方法。 - 金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことにより製造されたことを特徴とする薄膜トランジスタ。 - 請求項11記載の薄膜トランジスタにおいて、
前記導電層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする薄膜トランジスタ。 - 請求項11記載の薄膜トランジスタにおいて、
前記導電層のSn濃度は、前記犠牲層のSn濃度より高いことを特徴とする薄膜トランジスタ。 - 請求項11記載の薄膜トランジスタにおいて、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする薄膜トランジスタ。 - 請求項13記載の薄膜トランジスタにおいて、
前記導電層は、Zn−Sn−O、In−Sn−Oの何れか一つから成り、
前記犠牲層は、In−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成ることを特徴とする薄膜トランジスタ。 - 金属酸化物半導体から成る導電層上に金属酸化物半導体から成るエッチストッパ層を形成し、
前記エッチストッパ層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことにより製造されたことを特徴とする薄膜トランジスタ。 - 請求項16記載の薄膜トランジスタにおいて、
前記エッチストッパ層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする薄膜トランジスタ。 - 請求項16記載の薄膜トランジスタにおいて、
前記エッチストッパ層のSn濃度は、前記犠牲層のSn濃度より高いことを特徴とする薄膜トランジスタ。 - 請求項16記載の薄膜トランジスタにおいて、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする薄膜トランジスタ。 - 請求項18記載の薄膜トランジスタにおいて、
前記エッチストッパ層は、Zn−Sn−O、In−Sn−Oの何れか一つから成り、
前記犠牲層は、In−Ga−Zn−O、Zn−O、In−Zn−O、Al−Zn−O、Ga−Zn−O、Zn−Sn−Oの何れか一つから成ることを特徴とする薄膜トランジスタ。
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