KR101351219B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

산화물 반도체를 활성층(채널층)에 사용하여, 활성층과 소스 전극 또는 드레인 전극의 한쪽의 사이에 저항층을 설치한 TFT에 있어서, 0 V 근방의 Vth, 작은 오프 전류를 유지한 채 온 전류를 증가시키는 것이다. 게이트 전극, 게이트 절연막, 반도체층, 소스 전극, 드레인 전극을 갖는 박막 트랜지스터에 있어서, 소스 전극-드레인 전극 간을 접속하는 반도체층이 금속 산화물로 이루어지고, 그 반도체층이 제1, 제2, 제3의 3종류의 영역을 갖고, 제1 영역이 소스 전극에 접속되고, 제3 영역이 드레인 전극에 접속되고, 제2 영역이 제1 영역과 제3 영역 사이에 접속되고, 3 영역의 저항률이 제1 영역>제2 영역>제3 영역의 관계에 어떤 것을 특징으로 하는 박막 트랜지스터이다.

Description

박막 트랜지스터 및 그 제조 방법{THIN-FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히, 금속 산화물막을 채널층에 사용하는 전계 효과형 박막 트랜지스터를 포함하는 반도체 장치, 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor 이하, 이 명세서에서는 간단히 TFT라고 칭하는 경우가 있음)는 유리 등의 절연체 기판 상에 형성할 수 있고, 일렉트로닉스 기술에 있어서 중요한 역할을 담당하는 디바이스이다. 현재 TFT의 채널층 재료로서는 아몰퍼스 실리콘 또는 다결정 실리콘이 가장 널리 사용되고 있지만, 최근 들어, 이들 실리콘 재료를 치환하기 위해 금속 산화물 반도체(이하, 이 명세서에서는 산화물 반도체, 또는 산화물이라고 칭하는 경우가 있음)가 주목을 모으고 있다. 산화물 반도체 TFT는 아몰퍼스 실리콘 TFT보다도 대전류를 흘릴 수 있고, 또한, 다결정 실리콘 TFT보다도 저비용이고, 또한 소자 간의 특성 편차를 작게 제조할 수 있다는 특징을 갖는다. 또한, 채널층으로서의 특성이 우수한 것 외에, 실온 부근에서 형성할 수 있다는 특징을 갖는다. 그로 인해, 플라스틱 필름 등의 소위 플렉시블 기판 상에 TFT를 형성할 때의 채널층 재료의 유력 후보의 하나로서도 고려되고 있다.
차세대의 TFT 이용 디바이스에 있어서는, 대전류를 흘릴 수 있는 특성이 우수한 TFT를 대면적 상에 저비용으로 특성 편차가 작게 제조할 것이 요구된다. 현상의 산화물 반도체 TFT에서는, 몇가지 점에서 실리콘 TFT를 상회하지만, 다결정 실리콘에 비하면 전류값이 떨어져 버리는 것이 문제이다.
이 문제를 개선하는 산화물 반도체 TFT가 특허문헌 1에서 개시되어 있다. 개시된 구조는 저항률이 낮은 산화물 반도체를 활성층(채널층)에 사용하고, 활성층과 소스 전극 및 드레인 전극 중 적어도 한쪽과의 사이에 저항층을 갖는 것을 특징으로 한다. 이 구조에 의해 큰 온 전류와 작은 오프 전류를 양립하고 있다.
일본 특허 공개 제2009-212497호 공보
특허문헌 1에서는, 상술한 바와 같이 소스 전극 및 드레인 전극 중 적어도 한쪽과 활성층 사이에 저항층을 설치하고, TFT 특성을 향상시켰다. 예를 들어 소스 전극과 활성층 사이에만 저항층을 설치한 경우(도 12를 참조), Vd를 드레인 전압, Rsc를 소스 전극측 콘택트 저항, Rs를 소스 전극 근방 저항층의 저항, Rch를 채널 저항, Rdc를 드레인 전극측 콘택트 저항으로 하고 온 전류(Ion)는 수학식 1로 표현된다.
Figure 112012080356920-pct00001
한편, n형 반도체인 산화물 반도체를 저항층, 활성층에 사용한 이 TFT에서는, 게이트 전극으로부터의 전계에 의해 도 12에서 도시하는 B 영역의 저항층, 활성층 내의 캐리어량의 총량이 충분히 작아졌을 때(저항이 충분히 커졌을 때)에 오프 상태가 된다. 이 변화를 일으키는 게이트 전압의 임계값이 TFT의 임계값 전압(Vth)이며, Vth는 수학식 2를 만족한다.
Figure 112012080356920-pct00002
여기서, N1, t1은 각각 저항층의 캐리어 농도, 막두께를 나타내고, N2, t2는 각각 활성층의 캐리어 농도, 막두께를 나타낸다. 또한, q는 전기 소량, εr은 게이트 절연막의 비유전율, ε0은 진공의 유전율, t는 게이트 절연막의 두께, Vfb는 플랫 밴드 전압을 나타낸다. 따라서, 수학식 2 중의 q·N1·t1은 영역 B의 저항층 내의 캐리어량, q·N2·t2는 영역 B의 활성층 내의 캐리어량, (Vth-Vfb)/t는 게이트 절연막 내의 전계를 나타낸다.
또한, 좌변의 부호는 캐리어가 전자인 것을 나타낸다.
수학식 2를 변형하면, Vth는 수학식 3으로 쓸 수 있다.
Figure 112012080356920-pct00003
온 전류를 크게 하기 위해서는 수학식 1 중의 저항 성분을 작게 하면 되는데, 단순히 Rsc, Rs, Rch를 작게 하고자 하면, N1·t1(∝1/(Rsc+Rs)과 근사시킬 수 있음), N2·t2(∝1/Rch와 근사시킬 수 있음)를 크게 할 필요가 있고, Vth를 디플리트시켜버린다. 즉, 특허문헌 1에 개시된 구조에서는, 0 V 근방의 Vth, 작은 오프 전류를 유지한 채, 온 전류를 더 증가시키는 것이 어렵다는 문제가 있다.
본 발명은 상술한 바와 같은 사정에 기초하여 이루어진 것으로서, 그 과제는 다음에 나타내는 대로이다. 즉, 산화물 반도체를 활성층(채널층)에 사용하여, 활성층과 소스 전극 또는 드레인 전극의 한쪽의 사이에 저항층을 설치한 TFT에 있어서, 0 V 근방의 Vth, 작은 오프 전류를 유지한 채 온 전류를 증가시키는 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 게이트 전극, 게이트 절연막, 반도체층, 소스 전극, 드레인 전극을 갖는 박막 트랜지스터에 있어서, 소스 전극-드레인 전극 간을 접속하는 반도체층이 금속 산화물로 이루어지고, 그 반도체층이 제1, 제2, 제3의 3종류의 영역을 갖고, 제1 영역이 소스 전극에 접속되고, 제3 영역이 드레인 전극에 접속되고, 제2 영역이 제1 영역과 제3 영역 사이에 접속되고, 3 영역의 저항률이 제1 영역>제2 영역>제3 영역의 관계에 어떤 것을 특징으로 하는 박막 트랜지스터이다.
상술한 구성에 의하면, 상기 과제를 해결할 수 있다. 즉, 0 V 근방의 Vth에서, 작은 오프 전류를 유지한 채, 온 전류를 더 증가시키는 것이 가능하게 된다.
이하에, 본 발명에서 0 V 근방의 Vth와 큰 온 전류가 양립하는 이유를 설명한다.
Vth에 영향을 주지않고, 온 전류 Ion을 크게 하기 위해서는 수학식 1의 Rdc를 가능한 한 작게 하면 된다. 그것을 위해서는, 소스 전극-드레인 전극 간을 접속하는 반도체층을, 소스 전극에 접속되는 제1 영역, 드레인 전극에 접속되는 제3 영역, 제1 영역과 제3 영역 사이에 접속되는 제2 영역의 3 영역으로 나누고, 제3 영역을 가능한 한 저저항화하면 된다.
이어서, Rsc+Rs+Rch를 작게 하는 것을 생각한다.
여기서, 도 12에 도시한 바와 같이, Rsc를 소스 전극측 콘택트 저항, Rs를 소스 전극 근방 저항층의 저항, Rch를 채널 저항, Rdc를 드레인 전극측 콘택트 저항이라고 정의한다.
우선, 수학식 3에서 Vth가 양인 경우를 생각한다. Vth를 어느 전압 V1(양의 값)보다도 작게(제로에 가깝게)하기 위해서는, 다음의 수학식 4를 만족시킬 필요가 있다.
Figure 112012080356920-pct00004
또한, 수학식 4를 변형하면 수학식 5가 얻어진다.
Figure 112012080356920-pct00005
수학식 1에 따라 최대의 온 전류 Ion을 얻기 위해서, Rsc+Rs+Rch는 최소로 하고자 한다. 캐리어가 흐르는 경로의 대부분은 활성층 내이므로, 3 성분 중에서는 Rch를 최우선으로 작게 하고자 한다. Rch∝1/N2·t2와 근사시킬 수 있으므로, Rch를 작게 하면 N2·t2가 커진다. 그렇게 하면, 수학식 5을 만족시키기 위해 N1·t1이 작아진다. 즉, Rch를 충분히 작게 하면, N1·t1 <N2·t2가 되고, 제1 영역의 저항률>제2 영역의 저항률이 된다. 그리고, 이때에 Ion이 최대가 된다.
이번에는 수학식 3에서 Vth가 음인 경우를 생각한다. Vth를 어느 전압 -V1보다도 크게(제로에 가깝게)하기 위해서는, 다음의 수학식 6을 만족시킬 필요가 있다.
Figure 112012080356920-pct00006
또한, 수학식 6을 변형하면 수학식 7이 얻어진다.
Figure 112012080356920-pct00007
수학식 7로부터, Vth가 음인 경우도 양의 경우와 마찬가지로, N1·t1 <N2·t2인 때, 즉, 제1 영역의 저항률>제2 영역의 저항률인 때에 Ion이 최대가 된다.
이상으로부터, 3 영역의 저항률이 제1 영역>제2 영역>제3 영역의 관계에 있을 때, |Vth|<V1(제로 근방의 전압)의 조건 하에서 온 전류 Ion이 최대가 된다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.
즉, 산화물 반도체를 채널층에 사용한 TFT에 있어서, 0 V 근방의 Vth, 작은 오프 전류, 큰 온 전류를 병립시킬 수 있다.
도 1은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 구성을 도시하는 단면도이다.
도 2a는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2b는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2c는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2d는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2e는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2f는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2g는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2h는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2i는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2j는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2k는 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2l은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 3은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 다른 구성을 도시하는 단면도이다.
도 4는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 다른 구성을 도시하는 단면도이다.
도 5a는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5b는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5c는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5d는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5e는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5f는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5g는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5h는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5i는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5j는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5k는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 5l은 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 6은 본 발명의 실시 형태 2에 있어서의 반도체 장치의 다른 구성을 도시하는 단면도이다.
도 7은 본 발명의 실시 형태 3에 있어서의 반도체 장치의 구성을 도시하는 단면도이다.
도 8은 본 발명의 실시 형태 3에 있어서의 반도체 장치의 다른 구성을 도시하는 단면도이다.
도 9는 본 발명의 실시 형태 4에 있어서의 반도체 장치(무선 태그)의 구성을 도시하는 블록도이다.
도 10은 본 발명의 실시 형태 5에 있어서의 반도체 장치의 구성을 도시하는 모식도이다.
도 11은 본 발명의 실시 형태 5에 있어서의 반도체 장치를 액티브 매트릭스형 액정 표시 장치에 적용하는 구성을 도시하는 모식도이다.
도 12는 본 발명의 실시 형태에 있어서의 반도체 장치의 각 영역의 저항 성분을 도시하는 모식도이다.
(실시 형태 1)
도 1은 본 실시 형태 1에 있어서의 박막 트랜지스터의 구성을 도시하는 도면이다. 박막 트랜지스터로서 소위 보텀 게이트/톱 콘택트형 산화물 TFT를 제시하고 있다. 여기에서 말하는 보텀 게이트란 반도체층(도 1에서는, RGN1, RGN2 및 RGN3)보다도 하층에 게이트 전극(GE)이 형성되어 있는 구조이며, 톱 콘택트란 반도체층보다도 상층에 소스 전극(SE) 및 드레인 전극(DE)이 형성되어 있는 구조를 가리키고 있다.
소스 전극-드레인 전극 간을 접속하는 반도체층 내에는, 제1 영역(RGN1), 제2 영역(RGN2), 제3 영역(RGN3)의 3종류의 영역을 갖고, 제1 영역(RGN1)이 소스 전극에 접속되고, 제3 영역(RGN3)이 드레인 전극에 접속되고, 제2 영역(RGN2)가 제1 영역(RGN1)과 제3 영역(RGN3)의 사이에 접속되어 있다. 제1 영역(RGN1)과 제3 영역(RGN3)은 동일한 산화물 반도체막으로 형성되어 있고, 제3 영역(RGN3)은 그 막을 저저항화 처리함으로써 형성되어 있다. 또한, 양쪽 영역은 산화물 반도체막으로 이루어지는 제2 영역(RGN2) 상에 형성되어 있다. 3개의 영역에서는, 저항률이 제1 영역(RGN1)>제2 영역(RGN2)>제3 영역(RGN3)의 관계로 되어 있다. 저항률에 대해서는, 구체적으로는 제1 영역(RGN1)의 저항률이 101 Ωcm 이상, 107 Ωcm 미만의 범위에 있고, 제2 영역(RGN2)의 저항률이 10-3 Ωcm 이상, 102 Ωcm 미만의 범위에 있고, 제3 영역(RGN3)의 저항률이 제2 영역(RGN2)의 저항률 미만에 있다. 또는, 캐리어 농도로 규정하는 것도 가능하고, 그 경우, 제1 영역(RGN1)의 캐리어 농도가 1012 cm-3 이상, 1018 cm-3 미만의 범위에 있고, 제2 영역(RGN2)의 캐리어 농도가 1016 cm-3 이상, 1021 cm-3 미만의 범위에 있고, 제3 영역(RGN3)의 캐리어 농도가 제2 영역(RGN2)보다 크다.
도 2a 내지 2l은 본 실시 형태 1에 있어서의 반도체 장치의 제조 방법을 도시하는 도면이다. 우선, 절연체 기판(SUB) 상에 게이트 전극(GE), 게이트 절연막(GI), 반도체층1(SCL1), 반도체층(2SCL2), 포토레지스트(PR)가 형성된다(도 2a). 기판(SUB)는, 예를 들어, 유리, 석영, 플라스틱 필름 등으로 이루어지고, 필요에 따라 게이트 전극(GE)이 형성되는 측의 표면에 절연막의 코팅이 이루어져 있다.
게이트 전극(GE)는 도전성의 재료, 예를 들어, 몰리브덴, 크롬, 텅스텐, 알루미늄, 구리, 티타늄, 니켈, 탄탈, 은, 아연, 또는 그 밖의 금속의 단막, 그들의 합금막, 그들의 적층막, 또는 ITO(In-Sn-O: 인듐주석산화물) 등의 금속 산화물 도전막, 그것들과 금속의 적층막, 질화티타늄(Ti-N) 등의 금속 질화물 도전막, 그것들과 금속의 적층막, 그 밖의 도전성 금속 화합물막, 그것들과 금속의 적층막, 캐리어를 고농도로 포함하는 반도체, 또는 반도체와 금속의 적층막으로 이루어지고, 그의 성막은 CVD법이나 스퍼터링법 등에 의해 행해지고, 가공은 일반적인 포토리소그래피 기술과 건식 에칭, 또는 습식 에칭의 조합에 의해 행한다.
게이트 절연막(GI)는, Si-O, Al-O 등의 산화물 절연막을 사용하는 것이 바람직한데, Si-N 등 산화물 이외의 무기 절연막, 파릴렌 등의 유기 절연막을 사용해도 된다. 게이트 절연막(GI)의 성막은, CVD법이나 스퍼터링법, 도포법 등에 의해 행한다.
반도체층1(SCL1), 반도체층2(SCL2)는, Zn-O, In-O, Ga-O, Sn-O, In-Ga-Zn-O, Zn-Sn-O, In-Sn-O, In-Zn-O, Ga-Zn-O, In-Ga-O, Al-Zn-O 등의, Zn, In, Ga, Sn의 산화물, 및 그들의 복합 산화물에 의해 형성되어 있고, 그들의 성막은 스퍼터링법, PLD법, CVD법, 도포법, 인쇄법 등에 의해 행한다. 반도체층1(SCL1), 반도체층2(SCL2)의 두께는 각각 5 nm 이상이 바람직하다. 또한, 소자 분리를 위한 반도체층1(SCL1), 반도체층2(SCL2)의 섬 형상 가공은, 일반적인 포토리소그래피 기술과 습식 에칭, 또는 건식 에칭의 조합에 의해 행한다. 또한, 무기산, 또는 유기산으로 이루어지는 습식 에칭액에 대한 에치 레이트는, 반도체층1(SCL1) 쪽이 반도체층2(SCL2)보다도 낮다. 에치 레이트에 차를 두기 위해서는, 예를 들어 반도체층1(SCL1) 내의 Sn 농도를 반도체층2(SCL2)보다도 높게 하는 등의 방법을 취한다. 반도체층1(SCL1), 반도체층2(SCL2)의 조합으로서는 상술한 재료 중에서 여러가지의 조합을 생각할 수 있는데, 예를 들어 반도체층1(SCL1)이 In-Sn-O, 반도체층2(SCL2)가 In-Ga-Zn-O 또는 Zn-O 중 어느 하나로 이루어지는 조합이 바람직하다. 반도체층1(SCL1) 내의 Sn 농도를 반도체층2(SCL2)보다도 높게 하는 방법으로서는 반도체층1(SCL1)을 성막할 때의 원재료 중의 Sn 농도를 반도체층2(SCL2)를 성막할 때의 원재료보다도 높게 하는 방법을 취한다. 예를 들어, 양층을 스퍼터링법이나 PLD법에 의해 형성하는 경우, 반도체층1(SCL1)용의 타깃 중의 Sn 농도를 반도체층2(SCL2)용의 타깃 중보다도 높게 하거나, 반도체층1(SCL1)의 성막의 시에만 Sn 타깃을 동시에 두거나 한다.
이어서, 하프톤 마스크를 사용하여 포토레지스트(PR)를 2 계조 노광하고, 포토레지스트(PR)의 불필요 부분을 제거한다. 포지티브 레지스트를 사용한 경우, 풀 노광된 부분은 완전히 제거되고, 하프 노광된 부분은 포토레지스트(PR)가 얇아진다(도 2b). 포토레지스트(PR)를 마스크로 하여, 산으로 이루어지는 습식 에칭액을 사용하여 반도체층1(SCL1) 및 반도체층2(SCL2)를 가공한 후, 포토레지스트(PR)를 박막화시켜, 하프 노광 영역의 포토레지스트(PR)를 제거한다(도 2c 내지 2d). 그 후, 아르곤, 육불화황(SF6), 질소 등의 플라즈마, 또는 수소 분위기에 노출시키거나, 또는, 노출부에 수소 이온을 주입하는 등의 처리를 실시하여 반도체층2(SCL2)의 노출부에 도너(DON)을 생성하고, 이 영역의 캐리어 농도를 높여서 저저항화한다(도 2e). 그 후, 포토레지스트를 완전히 제거한다(도 2f).
계속해서, 반도체층2(SCL2) 상에 금속막(MF)를 형성한다(도 2g). 금속막(MF)는, 예를 들어, 몰리브덴, 크롬, 텅스텐, 알루미늄, 구리, 티타늄, 니켈, 탄탈, 은, 아연, 또는 그 밖의 금속의 단막, 그들 합금막, 그들 적층막, 또는 ITO(In-Sn-O: 인듐주석산화물) 등의 금속 산화물 도전막, 그것들과 금속의 적층막, 질화티타늄(Ti-N) 등의 금속 질화물 도전막, 그것들과 금속의 적층막, 그 밖의 도전성 금속 화합물막, 그것들과 금속의 적층막, 캐리어를 고농도로 포함하는 반도체, 또는 반도체와 금속의 적층막에 의해 형성된다. 그 후, 금속막(MF) 상에 포토레지스트(PR)를 도포하고, 일반적인 포토리소그래피 기술과 건식 에칭의 조합에 의해 금속막(MF)를 소스 전극(SE), 드레인 전극(DE)의 형상으로 가공한다(도 2h 내지 2j). 그때, 소스 전극(SE)-드레인 전극(DE) 사이의 개구부 아래의 반도체층2(SCL2)가 플라즈마 및 가속 입자에 노출되기 때문에, 산소 결함(OD)이 형성되고, 그 부분의 캐리어 농도가 높아진다.
마지막으로, 포토레지스트(PR)를 제거한 후, 반도체층2(SCL2)의 노출부를 산으로 이루어지는 에칭액을 사용한 습식 에칭에 의해 제거한다(도 2k 내지 2l). 이때, 반도체층1(SCL1)의 에치 레이트가 반도체층2(SCL2)의 에치 레이트에 대하여 충분히 작기 때문에, 습식 에칭은 반도체층1(SCL1)의 표면에서 자동으로 정지하여, 실질적으로 습식 에칭에 의한 반도체층1(SCL1)의 막두께의 감소는 없다.
도 1의 구조에서는, 제3 영역(RGN3)의 저항률이 작아지기 때문에, 반도체층과 드레인 전극(DE) 사이의 콘택트 저항(Rdc)이 특허문헌 1에 개시된 구조에 비하여 작아진다. 즉, 수학식 1에 따르면 온 전류가 증가한다. 도 2의 제조 방법에 따르면, 제3 영역(RGN3)의 저저항화 처리에 의해 제1 영역(RGN1), 제2 영역(RGN2)의 캐리어 농도(즉 저항률)에 변화를 부여하는 경우가 없기 때문에, Vth나 오프 전류를 열화시킬 일은 없다.
도 3은 본 실시 형태 1에 있어서의 박막 트랜지스터의 다른 구성을 도시하는 도면이다. 박막 트랜지스터로서 소위 톱 게이트/톱 콘택트형 산화물 TFT를 제시하고 있다. 도 1, 2의 경우와는 게이트 전극 및 게이트 절연막의 위치가 상이하지만, 본 발명에 의해 얻어지는 효과는 동일하다. 그 제조 방법은 도 2로부터 용이하게 유추할 수 있기 때문에 설명을 생략한다.
이상, 본 실시 형태 1에 따르면, 산화물 반도체를 채널층에 사용한 TFT에 있어서, 0 V 근방의 Vth, 작은 오프 전류, 큰 온 전류를 병립시킬 수 있다.
또한, 본 명세서에 있어서는, 저항률이 높은 제1 영역(RGN1)과 접속하는 쪽의 전극을 소스 전극(SE), 저항률이 낮은 제3 영역(RGN3)과 접속하는 쪽의 전극을 드레인 전극이라고 칭하지만, 그의 역일 수도 있다.
도 3에 도시하는 소자의 효과: 도 3의 구조에서는, 제2 영역(RGN2)에 있어서, 막질이 좋고 전도성이 높은 막 상층에 전류를 흘리기 때문에, 큰 전류를 취하기 쉽다는 효과를 기대할 수 있다. 성막 방법에도 의존하는데, 산화물 반도체의 성막 초기에 있어서는 결함이 많이 도입되어, 막질이 나빠지는 경우가 있다. 또한, 도 3의 구조에서는, 소자의 신뢰성을 좌우하는 게이트 절연막을 산화물 반도체층의 상에 형성하기 때문에, 산화물 반도체와 접하는 계면에 데미지가 발생되기 어어려워, 신뢰성을 높게 하기 쉽다는 효과도 기대할 수 있다. 게이트 절연막 상에 산화물 반도체를 형성하는 도 1과 같은 구조에서는, 산화물 반도체를 성막할 때에 발생하는 가속 입자나 플라즈마에 의해 게이트 절연막의 표면에 데미지를 발생시키게 되는 경우가 있다.
(실시 형태 2)
도 4는 본 실시 형태 2에 있어서의 박막 트랜지스터의 구성을 도시하는 도면이다. 박막 트랜지스터로서 소위 보텀 게이트/톱 콘택트형 산화물 TFT를 제시하고 있다.
소스 전극-드레인 전극 간을 접속하는 반도체층 내에는, 제1 영역(RGN1), 제2 영역(RGN2), 제3 영역(RGN3)의 3종류의 영역을 갖고, 제1 영역(RGN1)이 소스 전극에 접속되고, 제3 영역(RGN3)이 드레인 전극에 접속되고, 제2 영역(RGN2)가 제1 영역(RGN1)과 제3 영역(RGN3)의 사이에 접속하고 있다. 제2 영역(RGN2)와 제3 영역(RGN3)은 동일한 산화물 반도체막으로 형성되어 있고, 제3 영역(RGN3)은 그 막을 저저항화 처리함으로써 형성되어 있다. 제1 영역(RGN1)은 제2 영역(RGN2) 상에 다른 산화물 반도체막에 의해 형성되어 있다. 3개의 영역에서는, 저항률이 제1 영역(RGN1)>제2 영역(RGN2)>제3 영역(RGN3)의 관계가 되어 있다. 저항률에 대해서는, 구체적으로는 제1 영역(RGN1)의 저항률이 101 Ωcm 이상, 107 Ωcm 미만의 범위에 있고, 제2 영역(RGN2)의 저항률이 10-3 Ωcm 이상, 102 Ωcm 미만의 범위에 있고, 제3 영역(RGN3)의 저항률이 제2 영역(RGN2)의 저항률 미만에 있다. 또는, 캐리어 농도로 규정하는 것도 가능하고, 그 경우, 제1 영역(RGN1)의 캐리어 농도가 1012 cm-3 이상, 1018 cm-3 미만의 범위에 있고, 제2 영역(RGN2)의 캐리어 농도가 1016 cm-3 이상, 1021 cm-3 미만의 범위에 있고, 제3 영역(RGN3)의 캐리어 농도가 제2 영역(RGN2)보다 크다.
도 4에 도시하는 반도체 장치에 있어서는, RGN1-RGN2-RGN3과 전자가 주행할 때, 도 1의 구조에 비해 전자의 주행 거리가 짧고, 그 때문에 전압 강하가 보다 작아져, 온 전류가 향상된다. 또한, RGN1과 RGN3이 별도의 막으로 형성되기 때문에, RGN3에 끼치는 영향을 고려할 필요없이 RGN1에 적용하는 재료를 정할 수 있다. 예를 들어, RGN1에 산소 O2를 뽑아내기 어려운 재료도 적용할 수 있다. 즉, RGN1에 적용하는 재료 선택의 폭이 넓어진다는 효과가 있다.
도 5a 내지 5l은 본 실시 형태 2에 있어서의 반도체 장치의 제조 방법을 도시하는 도면이다. 우선, 절연체 기판(SUB) 상에 게이트 전극(GE), 게이트 절연막(GI), 반도체층1(SCL1), 반도체층2(SCL2), 포토레지스트(PR)가 형성된다(도 5a). 반도체층1(SCL1), 반도체층2(SCL2)는, Zn-O, In-O, Ga-O, Sn-O, In-Ga-Zn-O, Zn-Sn-O, In-Sn-O, In-Zn-O, Ga-Zn-O, In-Ga-O, Al-Zn-O 등의, Zn, In, Ga, Sn의 산화물 및 그들의 복합 산화물에 의해 형성되어 있다. 반도체층1(SCL1), 반도체층2(SCL2)의 조합으로서는 상술한 재료 중에서 여러가지의 조합을 생각할 수 있는데, 예를 들어 반도체층1(SCL1)이 In-Sn-O, 반도체층2(SCL2)가 In-Ga-Zn-O, Zn-O 중 어느 하나로 이루어지는 조합이 바람직하다.
그 후, 하프톤 마스크를 사용하여 포토레지스트(PR)를 2 계조 노광하고, 포토레지스트(PR)의 불필요 부분을 제거한다. 포지티브 레지스트를 사용한 경우, 풀 노광된 부분은 완전히 제거되고, 하프 노광된 부분은 포토레지스트(PR)가 얇아진다(도 5b). 산으로 이루어지는 습식 에칭액을 사용하여 반도체층1 및 반도체층2를 가공한 후, 포토레지스트(PR)를 박막화시켜, 하프 노광 영역의 포토레지스트(PR)를 제거한다(도 5c 내지 5d). 그 후, 산으로 이루어지는 습식 에칭액을 사용하여 반도체층1의 노출 부분을 제거한다(도 5e). 그 후, 아르곤, 육불화황(SF6), 질소 등의 플라즈마, 또는 수소 분위기에 노출시키거나, 또는, 노출부에 수소 이온을 주입하는 등의 처리를 실시하여 반도체층1(SCL1)의 노출부에 도너(DON)을 생성하고, 이 영역의 캐리어 농도를 높여서 저저항화한다(도 5f). 그 후, 포토레지스트를 완전히 제거한다(도 5g).
계속해서, 반도체층1(SCL1), 반도체층2(SCL2) 상에 금속막(MF)을 형성하고, 그 후, 포토레지스트(PR)를 도포하고, 일반적인 포토리소그래피 기술과 건식 에칭의 조합에 의해 금속막(MF)을 소스 전극(SE), 드레인 전극(DE)의 형상으로 가공한다(도 5h 내지 5j). 그때, 소스 전극(SE)-드레인 전극(DE) 간의 개구부 아래의 반도체층1(SCL1), 반도체층2(SCL2)가 플라즈마 및 가속 입자에 노출되기 때문에, 산소 결함 OD가 형성되어, 그 부분의 캐리어 농도가 높아진다.
마지막으로, 포토레지스트(PR)를 제거한 후, 반도체층2(SCL2)의 노출부를 산으로 이루어지는 에칭액을 사용한 습식 에칭에 의해 제거한다(도 5k 내지 5l). 이때, 반도체층1(SCL1)의 에치 레이트가 반도체층2(SCL2)의 에치 레이트에 대하여 충분히 작기 때문에, 습식 에칭은 반도체층1(SCL1)의 표면에서 자동으로 정지하여, 실질적으로 습식 에칭에 의한 반도체층1(SCL1)의 막두께의 감소는 없다.
도 4의 구조에서는, 제3 영역(RGN3)의 저항률이 작아지기 때문에, 반도체층과 드레인 전극(DE) 사이의 콘택트 저항(Rdc)이 특허문헌 1에 개시된 구조에 비하여 작아진다. 즉, 수학식 1에 따르면 온 전류가 증가한다. 도 5의 제조 방법에 따르면, 제3 영역(RGN3)의 저저항화 처리에 의해 제1 영역(RGN1), 제2 영역(RGN2)의 캐리어 농도(즉 저항률)에 변화를 부여하는 경우가 없기 때문에, Vth나 오프 전류를 열화시킬 일은 없다.
도 6은 본 실시 형태 2에 있어서의 박막 트랜지스터의 구성을 도시하는 다른 도면이다. 박막 트랜지스터로 하여 소위 톱 게이트/톱 콘택트형 산화물 TFT를 제시하고 있다. 도 4, 5의 경우와는 게이트 전극 및 게이트 절연막의 위치가 상이 하지만, 본 발명에 의해 얻어지는 효과는 동일하다. 그의 제조 방법은 도 5로부터 용이하게 유추할 수 있기 때문에 설명을 생략한다.
본 실시 형태 2에 의하면, 산화물 반도체를 채널층에 사용한 TFT에 있어서, 0 V 근방의 Vth, 낮은 오프 전류, 높은 온 전류를 병립시킬 수 있다.
도 6에서 도시하는 반도체 장치는, 전술한 도 3이나 도 4에서 도시하는 효과의 양자를 겸비한다.
또한, 이상 본 실시 형태 2에 관한 설명에서는, 실시 형태 1과의 공통 부분에 대해서는, 필요 불가결한 부분을 제외하고 설명의 중복을 피하였다.
(실시 형태 3)
도 7, 8은 본 실시 형태 3에 있어서의 박막 트랜지스터의 구성을 도시하는 도면이다. 도 7에서는 박막 트랜지스터로서 소위 보텀 게이트/톱 콘택트형 산화물 TFT를 제시하고, 도 8에서는 톱 게이트/톱 콘택트형 TFT를 제시하고 있다. 실시 형태 2와의 차이는, 반도체층1(SCL1)의 일부를 고저항화함으로써 제1 영역(RGN1)을 형성하는 점이다. 즉, 반도체층1(SCL1)로부터 제1 영역(RGN1), 제2 영역(RGN2), 제3 영역(RGN3)을 구분 제작한다. 반도체층1(SCL1)의 고저항화는 산소나 이질화산소(N2O), 그 밖의 산소 함유 가스의 플라즈마에 의한 처리, 또는 산소 분위기 하에서의 어닐 처리 등의 방법으로 산화함으로써 행한다.
도 7에서 도시하는 반도체 장치는, 전술한 실시의 형태 1, 2에서 나타내는 반도체층1(SCL1)이나 반도체층2(SCL2)의 2층을 필요로 하지 않고, 반도체층1(SCL1)만으로 구성하고 있으므로, 성막 공정을 1회 줄인다는 효과가 있다. 또한, 이 구조에 의하면, 도 1이나 도 4의 구조에 비해 전자의 주행하는 거리를 짧게 할 수 있으므로, 총 저항이 내려가 전류값을 크게 취하기 쉽다는 효과도 있다.
또한, 도 8에서 도시하는 반도체 장치는, 도 3이나 도 7에서 도시하는 반도체 장치의 효과를 겸비하고 있다.
(실시 형태 4)
도 9는 본 실시 형태 3에 있어서의 반도체 장치의 구성을 도시하는 도면이다. 실시 형태 1 내지 3에 나타내는 구조의 TFT를 사용하여 안테나 공진 회로(AR), 정류기(RCT), 변조기(MOD), 디지털 회로(DGC) 등을 구성하고, 무선 태그를 형성하고 있다. 무선 태그는 리더(RD) 또는 라이터(WR)와 무선으로 통신을 행할 수 있게 되어 있다.
(실시 형태 5)
도 10은 본 실시 형태 5에 있어서의 반도체 장치의 구성을 도시하는 도면이다. 본 실시 형태 5에서는, 실시 형태 1 내지 3의 구조를 갖는 TFT를 구성 요소로 하는 소자가 기판(SUB) 상에 어레이 형상으로 배치되어 있다. 실시 형태 1 내지 3에 나타내는 TFT를, 어레이 내의 각 소자의 스위칭이나 구동용의 트랜지스터에 사용하는 것은 물론, 이 TFT의 게이트 전극(GE)과 접속되는 게이트선(GL)에 신호를 보내는 게이트선 구동 회로(GDC)나, 이 TFT의 소스 전극(SE) 또는 드레인 전극(DE)과 접속되는 데이터선(DL)에 신호를 보내는 데이터선 구동 회로(DDC)를 구성하는 트랜지스터에 사용해도 된다. 이 경우, 각 소자의 TFT와 게이트선 구동 회로(GDC) 또는 데이터선 구동 회로(DDC) 내의 TFT를 병행하여 형성할 수 있다.
상술한 어레이를 액티브 매트릭스형 액정 표시 장치에 적용하는 경우, 각 소자는, 예를 들어, 도 11에 도시하는 것과 같은 구성이 된다. 도면 중 x 방향으로 연장되는 게이트선(GL)에 주사 신호가 공급되면, TFT가 온하고, 이 온된 TFT를 통해서, 도면 중 y 방향으로 연장되는 데이터선(DL)으로부터의 영상 신호가 화소 전극(PE)에 공급된다. 또한, 게이트선(GL)은 도면 중 y 방향으로 병설되고, 데이터선(DL)은 도면 중 x 방향으로 병설되고, 인접하는 한 쌍의 게이트선(GL)과 인접하는 한 쌍의 드레인선(DL)으로 둘러싸이는 영역(화소 영역)에 화소 전극(PE)이 배치되어 있다. 이 경우, 예를 들어, 데이터선(DL)이 소스 전극(SE)과 전기적으로 접속되고, 화소 전극(PE)이 드레인 전극(DE)과 전기적으로 접속된다. 또는, 데이터선(DL)이 소스 전극(SE)을 겸해도 된다. 또한, 액정 표시 장치에 한하지 않고 유기 EL 표시 장치 등에 상술한 어레이를 적용해도 된다. 이 경우, 화소 회로를 구성하는 트랜지스터에 TFT를 적용한다. 나아가, 상술한 어레이를 기억 소자에 적용하고, 선택 트랜지스터에 TFT를 적용해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니라, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
본 발명에 있어서의 반도체 장치는, 무선 태그, 기억 소자 어레이 등을 구성하는 트랜지스터나 주변 회로 등에 적용할 수 있다. 또한, 투과형, 반사형, 반투과형의 각 액정 표시 장치, 및 유기 EL 표시 장치 등의 각 화소를 구동하는 트랜지스터나 주변 회로 등에도 적용할 수 있다.
AR: 안테나 공진 회로
CL: 도전층
DDC: 데이터선 구동 회로
DE: 드레인 전극
DGC: 디지털 회로
DL: 데이터선
DON: 도너
DR: 데미지 영역
ESL: 에치 스토퍼층
GDC: 게이트선 구동 회로
GE: 게이트 전극
GI: 게이트 절연막
GL: 게이트선
MF: 금속막
MOD: 변조기
OD: 산소 결함
PE: 화소 전극
PR: 포토레지스트
RCT: 정류기
RD: 리더
RGN1: 반도체 영역 1
RGN2: 반도체 영역 2
RGN3: 반도체 영역 3
SCL1: 반도체층1
SCL2: 반도체층2
SE: 소스 전극
SL: 희생층
SUB: 기판
TFT: 산화물 TFT
WR: 라이터

Claims (12)

  1. 소스 전극과 드레인 전극 사이를 접속하는 반도체층과, 상기 반도체층의 일주면(一主面)에 접하여 설치된 게이트 절연막과, 상기 게이트 절연막의 상기 반도체층과 접하는 면과는 반대측의 면에 접하여 설치된 게이트 전극을 갖는 박막 트랜지스터로서,
    상기 반도체층은, 금속 산화물로 이루어짐과 함께, 제1 영역, 제2 영역, 및 제3 영역으로 구성되는 3개의 영역을 갖고,
    상기 제1 영역이 상기 소스 전극에 접속되고, 상기 제3 영역이 상기 드레인 전극에 접속되고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역 사이에 접속되고,
    상기 3개의 영역의 저항률이, 제1 영역의 저항률>제2 영역의 저항률>제3 영역의 저항률의 관계를 갖는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체층은, 제1 반도체층과 상기 제1 반도체층의 일부 영역 상에 적층된 제2 반도체층과, 상기 제1 반도체층의 다른 일부 영역 상에 적층된 제3 반도체층을 갖고,
    상기 제1 영역은, 상기 제2 반도체층으로 구성되고,
    상기 제3 영역은, 상기 제3 반도체층으로 구성되고,
    상기 제2 영역은, 상기 제1 반도체층으로 구성되고,
    상기 제3 반도체층은, 상기 제2 반도체층과 이격하여 배치되고, 상기 제2 반도체층과 동일한 재료로 구성되고, 상기 재료에 저저항화 처리가 실시되어 있는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 반도체층은, 제1 반도체층과 상기 제1 반도체층의 일부 영역 상에 적층된 제2 반도체층을 갖고,
    상기 제1 영역은, 상기 제2 반도체층으로 구성되고,
    상기 제3 영역은, 상기 제1 반도체층의 일부 영역에 저저항화 처리를 실시한 영역으로 구성되고,
    상기 제2 영역은, 상기 제1 반도체층의 다른 일부 영역에서 저저항화 처리가 실시되어 있지 않은 영역으로 구성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 반도체층 내의 고저항화 처리를 실시한 영역이 상기 제1 영역을 구성하고,
    상기 반도체층 내의 저저항화 처리를 실시한 영역이 상기 제3 영역을 구성하고,
    상기 반도체층 내의 고저항화 및 저저항화 처리를 실시하고 있지 않은 영역이 상기 제2 영역을 구성하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 영역의 저항률이, 101 Ωcm 이상, 107 Ωcm 미만의 범위에 있고,
    상기 제2 영역의 저항률이, 10-3 Ωcm 이상, 102 Ωcm 미만의 범위에 있는 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 영역의 캐리어 농도가, 1012 cm-3 이상, 1018 cm-3 미만의 범위에 있고,
    상기 제2 영역의 캐리어 농도가, 1016 cm-3 이상, 1021 cm-3 미만의 범위에 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 기판 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 상 및 상기 기판 표면 상에 게이트 절연막, 제1 반도체막, 제2 반도체막을 순차 퇴적하는 공정과,
    상기 게이트 전극을 덮도록 상기 제1 반도체막을 원하는 형상으로 가공함과 함께, 상기 제2 반도체막을 이격한 2개의 영역이 되도록 가공하는 공정과,
    상기 제2 반도체막의 이격된 영역의 하나만을 도너 도입 처리에 의해 저저항화하고, 상기 제2 반도체막에 저저항화 처리가 실시된 캐리어 농도가 높은 영역과, 상기 저저항화 처리가 실시되지 않고 캐리어 농도가 낮은 영역과의 저항이 상이한 2개의 영역을 형성하는 공정과,
    상기 저저항화 처리가 실시된 영역과 상기 저저항화 처리가 실시되어 있지 않은 영역 각각에 접속된 제1 전극 및 제2 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 도너화 처리는, 상기 제2 반도체막의 일부를 포토레지스트로 피복하고, 상기 포토레지스트로 덮여져 있지 않은 상기 반도체막의 노출부를 아르곤, 육불화황(SF6), 질소의 플라즈마, 또는 수소 분위기에 노출시키는 처리, 혹은 상기 노출부에 수소 이온을 주입하는 처리를 사용하여 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 전극 및 제2 전극을 형성하는 공정은,
    상기 제2 반도체막 상에 금속막을 형성하고,
    포토리소그래피법에 의해 상기 금속막을 상기 제1 전극 및 상기 제2 전극의 형상으로 가공하고,
    상기 제1 전극 및 상기 제2 전극에 피복되어 있지 않은 상기 제2 반도체막을 습식 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 반도체막 및 상기 제2 반도체막의 성막 시에, 상기 제1 반도체막에 상기 제2 반도체막보다도 고농도의 주석(Sn)을 함유시키는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 기판 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 상 및 상기 기판 표면 상에 게이트 절연막, 제1 반도체막, 상기 제1 반도체막보다도 저항률이 높은 제2 반도체막을 순차 퇴적하는 공정과,
    상기 게이트 전극을 덮도록 상기 제1 반도체막을 원하는 형상으로 가공함과 함께, 상기 제2 반도체막이 상기 제1 반도체막의 일부 영역 상에 형성되도록 가공하는 공정과,
    상기 제1 반도체막의 일부 영역을 도너 도입 처리에 의해 저저항화하고, 상기 제1 반도체막에 저저항화 처리가 실시된 캐리어 농도가 높은 영역과, 상기 저저항화 처리가 실시되지 않고 캐리어 농도가 낮은 영역과의 저항이 상이한 2개의 영역을 형성하는 공정과,
    상기 저저항화 처리가 실시된 영역과 상기 제2 반도체막 각각에 접속된 제1 전극 및 제2 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 삭제
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