WO2016084687A1 - 半導体装置およびその製造方法 - Google Patents

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久雄 越智
徹 大東
今井　元
藤田　哲生
北川　英樹
菊池　哲郎
鈴木　正彦
慎吾 川島
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シャープ株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • oxide semiconductor TFT oxide semiconductor TFT
  • Patent Document 1 discloses a liquid crystal display device using InGaZnO (oxide composed of indium, gallium, and zinc) as an active layer of a TFT.
  • An oxide semiconductor TFT can be operated at a higher speed than an amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area. For this reason, the oxide semiconductor TFT is expected as a high-performance active element that can be manufactured while suppressing the number of manufacturing steps and manufacturing cost.
  • the mobility of the oxide semiconductor is high, even if the size is reduced as compared with the conventional amorphous silicon TFT, it is possible to obtain the same or higher performance. Therefore, when an active matrix substrate of a display device is manufactured using an oxide semiconductor TFT, the occupied area ratio of the TFT in the pixel can be reduced and the pixel aperture ratio can be improved. This makes it possible to perform bright display even when the amount of light from the backlight is suppressed, and to realize low power consumption.
  • the off-leakage characteristic of the oxide semiconductor TFT is excellent, an operation mode in which display is performed by reducing the frequency of image rewriting can be used. For example, when displaying a still image, the image data can be rewritten at a frequency of once per second. Such a driving method is called pause driving or low-frequency driving, and can greatly reduce the power consumption of the display device.
  • Patent Document 3 discloses a technique in which Cu is used as an upper layer signal electrode and Ti is used as a lower layer signal electrode, and these are provided stepwise to suppress diffusion of Cu into the channel.
  • Patent Document 4 describes a wiring structure in which Cu or a Cu alloy is used as a low resistance layer and a molybdenum alloy layer containing nickel and niobium is provided as a lower layer or an upper layer.
  • the conventional measures cannot completely suppress the diffusion of Cu into the oxide semiconductor layer during the TFT manufacturing process, and the channel is contaminated. In some cases, desired device characteristics could not be obtained.
  • Cu is contained in the oxide semiconductor layer in the source-drain separation step. It turns out that it spreads easily.
  • the SD layer and a part of the oxide semiconductor layer are etched so that the underlying oxide semiconductor layer is exposed (sometimes called a channel etch type).
  • a protective insulating layer is provided so as to cover the exposed oxide semiconductor.
  • an etch stop layer made of SiO 2 or the like is provided so as to cover at least a channel formation region of the oxide semiconductor layer after providing the oxide semiconductor layer and before providing the SD layer. (Sometimes called an etch stop type).
  • an etch stop type TFT diffusion of Cu from the SD layer to the oxide semiconductor layer can be suppressed by the etch stop layer.
  • the above-described channel etch type configuration is advantageous for cost reduction. In order to reduce the size of the TFT, it is advantageous to adopt a channel etch type configuration.
  • the present invention has been made in view of the above problems, and an object of the present invention is to use a low-resistance wiring and realize stable TFT characteristics in a semiconductor device including an oxide semiconductor TFT.
  • a semiconductor device includes a substrate, a thin film transistor supported by the substrate, and a gate electrode, an oxide semiconductor layer, and a gate insulation formed between the gate electrode and the oxide semiconductor layer And a thin film transistor having a source electrode and a drain electrode electrically connected to the oxide semiconductor layer, wherein the oxide semiconductor layer is in contact with the source electrode and the drain electrode and has a first energy gap.
  • An upper semiconductor layer, and a lower semiconductor layer provided below the upper semiconductor layer and having a second energy gap smaller than the first energy gap, and the source electrode and the drain electrode are A lower layer electrode which is in contact with the oxide semiconductor layer and does not contain Cu, and a main layer electrode which is provided on the lower layer electrode and contains Cu Hints, edges of the lower electrode is formed in a position protruding from the edge of the main layer electrode.
  • the edge of the lower electrode protrudes from the edge of the main layer electrode by a distance of 0.1 ⁇ m or more and 1.0 ⁇ m or less.
  • the edge of the lower electrode protrudes from the edge of the main layer electrode by a distance of 0.2 ⁇ m or more and 0.4 ⁇ m or less.
  • the main layer electrode includes 90 at% or more of Cu, and the lower layer electrode includes Ti or Mo.
  • the oxide semiconductor layer contains at least one metal element of In, Ga, and Zn.
  • the Ga concentration of the upper semiconductor layer is higher than the Ga concentration of the lower semiconductor layer.
  • the Ga concentration in the upper semiconductor layer is higher than the In concentration, and the Ga concentration in the lower semiconductor layer is not more than the In concentration.
  • the upper semiconductor layer has a thickness of 10 nm to 80 nm
  • the lower semiconductor layer has a thickness of 30 nm to 100 nm
  • the lower semiconductor layer is thicker than the upper semiconductor layer.
  • Cu is diffused in the upper semiconductor layer, and Cu is not diffused in the lower semiconductor layer.
  • the source electrode and the drain electrode further include an upper layer electrode provided on the main layer electrode, and the upper layer electrode includes a Cu alloy or a Mo alloy.
  • a method of manufacturing a semiconductor device includes a step of preparing a substrate, a step of forming a gate electrode on the substrate, a step of forming a gate insulating layer covering the gate electrode, and the gate insulating layer
  • Forming the oxide semiconductor layer includes forming a lower InGaZnO-based semiconductor layer having a first In concentration, and forming the oxide semiconductor layer on the lower InGaZnO-based semiconductor layer.
  • the source electrode and the drain Forming a lower layer film not containing Cu, forming a main layer film containing Cu on the lower layer film, and wet etching the main layer film. And a step of forming a lower layer electrode by dry etching the lower layer film.
  • the wet etching and the lower etching are performed such that the edge of the lower layer electrode protrudes from the edge of the main layer electrode by a distance of 0.1 ⁇ m or more and 1.0 ⁇ m or less. Perform dry etching.
  • a semiconductor device capable of realizing good oxide semiconductor TFT characteristics while achieving low resistance of wiring.
  • FIG. 4 is a schematic cross-sectional view of a semiconductor device (active matrix substrate) in the second and third embodiments, where (a) is a plan view and (b) is a cross-sectional view along the line AA ′ in (a). It is.
  • FIG. 6 is a diagram illustrating manufacturing steps of the semiconductor device of the second and third embodiments, wherein (a1) to (d1) are cross-sectional views and (a2) to (d2) are corresponding plan views.
  • FIG. 6 is a diagram illustrating manufacturing steps of the semiconductor device of the second and third embodiments, (e1) to (g1) are cross-sectional views, and (e2) to (g2) are corresponding plan views. It is a graph which shows the relationship between aging time and the variation
  • DELTA change_quantity
  • the active matrix substrate 100A includes an oxide semiconductor TFT 10 provided over the substrate 101, a protective layer (typically an inorganic insulating layer) 107 and a planarization layer (typically an organic insulating layer) covering the oxide semiconductor TFT 10. 108 and a pixel electrode 111 electrically connected to the oxide semiconductor TFT 10.
  • the oxide semiconductor TFT 10 is driven by a scanning line 102 ′ extending in the horizontal direction and a signal line 105 ′ extending in the vertical direction.
  • the active matrix substrate 100A of the present embodiment is used for a liquid crystal display device that operates in an FFS (Fringe Field Switching) mode. Therefore, a common electrode 109 is provided on the planarization layer 108.
  • the common electrode 109 is covered with an interlayer insulating layer (inorganic insulating layer) 110, and the pixel electrode 111 is provided on the interlayer insulating layer 110 so as to face the common electrode 109.
  • the pixel electrode 111 has a plurality of linear portions (or at least one slit), and is formed at the bottom of the contact hole 20 formed so as to penetrate the interlayer insulating layer 110, the planarization layer 108, and the protective layer 107.
  • the oxide semiconductor TFT 10 is connected.
  • FIG. 1A shows a state in which the opening 201 provided in the planarization layer 108 and the opening 203 provided in the interlayer insulating layer 110 are arranged to overlap to form the contact hole 20.
  • the common electrode 109 has an opening 202 that extends to the outer region of the contact hole 20, and is insulated from the pixel electrode 111 by the interlayer insulating layer 110. In this configuration, a fringe electric field can be generated between the pixel electrode 111 and the common electrode 109.
  • the oxide semiconductor TFT 10 includes a gate electrode 102 supported on a substrate 101, a gate insulating layer 103 covering the gate electrode 102, and an oxide semiconductor layer disposed so as to overlap the gate electrode 102 with the gate insulating layer 103 interposed therebetween. 104, a source electrode 105 and a drain electrode 106.
  • the oxide semiconductor TFT 10 is a channel etch type TFT having a bottom gate-top contact structure.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on the oxide semiconductor layer 104 and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the main layer electrodes 105b and 106b may be any layer containing Cu as a main component, and are a Cu layer substantially free of impurities (a layer made of Cu having a purity of 99.99% or more), a Cu layer containing impurities, or Cu It may be an alloy layer (for example, a Cu—Ca based alloy layer).
  • the resistance can be reduced by forming the main layer electrodes 105b and 106b mainly composed of Cu having high conductivity. For this reason, when used as an active matrix substrate of a display device, it is possible to suppress deterioration in display quality due to delay or rounding of data signals.
  • the lower layer electrodes 105a and 106a in contact with the oxide semiconductor layer 104 may be layers that do not contain Cu.
  • the lower layer electrodes 105a and 106a may be made of, for example, Ti, TiN, Ti oxide, Mo, or the like.
  • the contact resistance between the oxide semiconductor layer 104 and the source and drain electrodes 105 and 106 can be reduced.
  • metal elements such as Ti and Mo are less likely to diffuse into the oxide semiconductor layer 104 than Cu, degradation of TFT characteristics due to metal diffusion can be suppressed.
  • the edge Ea of the lower layer electrodes 105a and 106a is the edge of the main layers 105b and 106b by a distance ⁇ x of 0.1 ⁇ m or more and 1.0 ⁇ m or less in the in-plane direction. It may protrude from Eb. Moreover, it is preferable that said edge distance (DELTA) x is 0.2 to 0.4 micrometer.
  • the edge Eb of the main layer electrodes 105b and 106b may be formed in a tapered shape.
  • the edge-to-edge distance ⁇ x is defined as the width at which the lower layer electrodes 105a and 106a protrude without being covered by the main layer electrodes 105a and 106a at the boundary surface between the main layer electrodes 105b and 106b and the lower layer electrodes 105a and 106a. be able to.
  • the main layer electrodes 105b and 106b containing Cu into the oxide semiconductor layer 104 are suppressed by the protruding lower electrodes 105a and 106a.
  • the main layer electrodes 105b and 106b are patterned by wet etching, and then the lower layer electrodes 105a and 106a are patterned by dry etching, whereby Cu in the oxide semiconductor layer 104 in this step is patterned. Diffusion can be reduced.
  • the gate electrode 102 may have a configuration in which a lower gate electrode 102a not containing Cu and a main gate electrode 102b containing Cu are stacked, similarly to the source and drain electrodes 105 and 106 described above. If the SD layer (the layer including the signal line 105 ′, the source electrode 105 and the drain electrode 106) and the gate layer (the layer including the gate electrode 102 and the gate wiring 102 ′) have the same configuration, the manufacturing process is facilitated. The advantage that it can be obtained.
  • the oxide semiconductor layer 104 includes the lower semiconductor layer 104a formed on the gate insulating layer 103 and the upper semiconductor layer formed on the upper side of the lower semiconductor layer 104a and in contact with the source and drain electrodes 105 and 106. Layer 104b.
  • the lower semiconductor layer 104a and the upper semiconductor layer 104b are layers having different compositions (or composition ratios), and the composition of each layer is such that the energy gap of the upper semiconductor layer 104b is larger than the energy gap of the lower semiconductor layer 104a. Is selected.
  • the oxide semiconductor layer 104 is an InGaZnO semiconductor layer
  • a layer with a small energy gap and high mobility can be formed by increasing the In concentration (atomic ratio) or decreasing the Ga concentration. .
  • the oxide semiconductor layer has a two-layer structure and carriers are selectively allowed to flow in the lower semiconductor layer 104a having a small energy gap and high mobility, defects in the film or Cu in the upper semiconductor layer 104b can be reduced. The possibility of affecting the carrier flow can be reduced. Further, when Cu is contained in the SD layer, Cu is selectively diffused into the upper semiconductor layer 104b, and the diffusion of Cu into the lower semiconductor layer 104a is effectively suppressed. Therefore, deterioration of TFT characteristics due to Cu diffusion can be prevented.
  • the composition of the lower semiconductor layer 104a used as a channel is selected so that, for example, In concentration ⁇ Ga concentration.
  • the composition of the upper semiconductor layer 104b used as the buffer layer is selected so that, for example, In concentration ⁇ Ga concentration.
  • Each layer may be formed so as to satisfy the relationship of Ga concentration of the lower semiconductor layer 104a ⁇ Ga concentration of the upper semiconductor layer 104b (or In concentration of the lower semiconductor layer 104a> In concentration of the upper semiconductor layer 104b). .
  • the upper semiconductor layer 104b is a layer containing Cu, and the lower semiconductor layer 104a does not contain Cu ( (Alternatively, it may be a rare layer).
  • the Cu concentration in the lower semiconductor layer 104a may be sufficiently lower than the Cu concentration in the upper semiconductor layer 104b, and the Cu concentration may be drastically reduced at the boundary between these layers.
  • an etch stop layer made of an inorganic insulating layer such as SiO 2 is provided so as to cover the channel of the semiconductor layer.
  • an etch stop layer made of an inorganic insulating layer such as SiO 2
  • the oxide semiconductor included in the oxide semiconductor layer 104 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • a crystalline oxide semiconductor a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, or the like can be given.
  • the crystalline oxide semiconductor may be a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 104 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 104 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is larger than the energy gap of the oxide semiconductor included in the lower layer. Larger is preferred.
  • Such an oxide semiconductor layer 104 can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • a channel-etch TFT having an active layer containing an In—Ga—Zn—O-based semiconductor may be referred to as a “CE-InGaZnO-TFT”.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is suitably used as a drive TFT and a pixel TFT.
  • the oxide semiconductor layer 104 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 104 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor
  • a Zr—In—Zn—O based semiconductor an Hf—In—Zn—O based semiconductor, or the like may be included.
  • a gate layer including a gate electrode 102 and a scanning line 102 ′ is formed on the substrate 101.
  • the substrate 101 for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • a Cu / Ti laminated film in which a Ti (thickness 5 to 100 nm) film and a Cu film (thickness 100 to 500 nm) are laminated in this order is used as the gate metal film.
  • the material of the gate metal film is not particularly limited, and aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), etc.
  • a film containing a metal, an alloy thereof, or a metal nitride thereof can be used as appropriate.
  • the gate insulating layer 103 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiN x ) layer, a silicon oxynitride (SiO x N y ; x> y) layer, a silicon nitride oxide (SiN x O y ; x> y) ) Layer or the like can be used as appropriate.
  • the gate insulating layer 103 may have a stacked structure.
  • an SiN x layer having a thickness of 200 to 500 nm is provided on the substrate side (lower layer) to prevent diffusion of impurities and the like from the substrate 101, and an SiO 2 layer having a thickness of 25 to 100 nm is provided thereon. It may be.
  • oxygen vacancies are generated in the oxide semiconductor layer 104.
  • oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that oxygen vacancies in the oxide semiconductor layer 104 can be effectively reduced.
  • the oxide semiconductor layer 104 includes an oxide semiconductor film (thickness 30 to 100 nm) for forming the lower semiconductor layer 104a and an oxide semiconductor film (thickness 10 to 80 nm) for forming the upper semiconductor layer 104b.
  • the upper semiconductor layer 104b is formed as a layer having a relatively large energy gap.
  • the upper semiconductor layer 104b may have a composition with a higher Ga concentration than the lower semiconductor layer, and a lower In concentration than the lower semiconductor layer 104a. You may have a composition.
  • the In concentration may be lower than the Ga concentration.
  • the thickness of the upper semiconductor layer 104b may be smaller than the thickness of the lower semiconductor layer 104a.
  • Cu is diffused into the upper semiconductor layer 104b, Cu can be effectively prevented from diffusing into the lower semiconductor layer 104a even if it is not as thick as the lower semiconductor layer 104a.
  • the upper semiconductor layer 104b is preferably 40 nm or more. .
  • SD layers including the main layer and lower layer source electrodes 105a and 105b and the main layer and lower layer drain electrodes 106a and 106b are formed. Thereby, the oxide semiconductor TFT 10 is obtained.
  • main layer source / drain electrodes 105b and 106b are formed by wet etching the upper Cu film.
  • the etchant for example, an etchant containing hydrogen peroxide (H 2 O 2 ) can be used.
  • H 2 O 2 hydrogen peroxide
  • a part of the Cu film covered with the resist Rs is also etched inward from the end of the resist by a distance ⁇ x of, for example, 0.1 ⁇ m to 1.0 ⁇ m ( Side etch).
  • the amount of side etch can be controlled by adjusting the etching time and the like. When a sufficient selection ratio is secured, the side etch amount can be easily increased by increasing the etching time.
  • the lower layer source / drain electrodes 105a and 106a are formed by dry etching the lower layer Ti film.
  • the dry etching is anisotropic etching, the etching is progressed along the thickness direction without almost etching the region covered with the resist Rs.
  • the edge Ea of the lower layer electrode is formed outside the edge Eb of the main layer electrode that has entered the inside of the resist.
  • the edges of the lower layer source / drain electrodes 105a and 106a protrude outward from the edges of the main layer source / drain electrodes 105b and 106b by, for example, 0.1 to 1.0 ⁇ m.
  • the source / drain electrodes 105 and 106 having the configuration are obtained.
  • the lower semiconductor layer 104a is used as a channel even if oxygen vacancies or the like are generated in the upper semiconductor layer 104b. Therefore, it is possible to suppress an increase in off-state current and a negative threshold voltage (depression characteristics).
  • the thickness of the lower layer electrodes 105b and 106b is preferably smaller than the thickness of the main layer electrodes 105a and 106a. Thereby, the on-resistance can be reduced.
  • the thickness of the lower layer electrode may be, for example, 5 nm or more and 100 nm or less. When the thickness is 5 nm or more, the contact resistance between the oxide semiconductor layer 104 and the source and drain electrodes 105 and 106 can be more effectively reduced. Further, Cu diffusion to the oxide semiconductor layer 104 can be more reliably suppressed. If it is 100 nm or less, the contact resistance can be reduced while suppressing the total thickness of the source wiring metal film.
  • a protective layer 107 and a planarization layer 108 that cover the oxide semiconductor TFT 10 are provided.
  • the protective layer 107 is obtained, for example, by forming a SiO 2 film with a thickness of 100 to 400 nm by a CVD method and forming a SiN x film with a thickness of 20 to 200 nm on the SiO 2 film.
  • the planarizing layer 108 provided on the protective layer 107 is obtained by applying an organic insulating film (such as an ultraviolet curable resin) having a thickness of 1 to 3 ⁇ m, for example.
  • An opening 201 is formed in the organic insulating film by a photolithography method. Note that after the protective layer 107 is provided, heat treatment at, for example, 300 ° C. or higher may be performed. Thereby, the TFT characteristics can be further stabilized.
  • the common electrode 109 is formed on the planarization layer 108.
  • the common electrode 109 is obtained, for example, by depositing an ITO film with a thickness of 50 to 200 nm by a sputtering method and then patterning the ITO film by photolithography, wet etching, and resist stripping cleaning.
  • the common electrode 109 has an opening 202 that extends to the outer region of the opening 201.
  • an interlayer insulating layer 110 is formed so as to cover the common electrode 109.
  • the interlayer insulating layer 110 is obtained by forming an SiO 2 film with a thickness of 100 to 400 nm by CVD, patterning by photolithography, and then forming an opening 203 by dry etching. In the etching process for forming the opening 203, the protective layer 107 covering the oxide semiconductor TFT 10 is also etched, and the extended portion of the drain electrode 106 can be exposed on the bottom surface.
  • the present invention is not limited to this, and when used in a liquid crystal display device that operates in a VA (Vertical Alignment) mode, the pixel electrode 111 has a shape extending over the entire rectangular region surrounded by the signal line 105 ′ and the scanning line 102 ′. You may have.
  • VA Vertical Alignment
  • an active matrix substrate including an oxide semiconductor TFT can be manufactured.
  • FIG. 8 shows the fluctuation amount of the threshold voltage Vth of the TFT with respect to the operating time when the actual driving test is performed in an environment of 60 ° C. in the oxide semiconductor TFT 10 having the configuration shown in FIG. The results obtained by changing the film thickness are shown.
  • the film thickness of the lower semiconductor layer 104a is constant at 60 nm.
  • the threshold voltage Vth significantly decreases as the driving time becomes longer.
  • the threshold voltage Vth shifts to the minus side, there arises a problem that the off-leakage current becomes large or a normally-on state is exhibited.
  • the threshold voltage variation ⁇ Vth can be effectively suppressed by increasing the film thickness of the upper semiconductor layer 104b.
  • the threshold voltage variation ⁇ Vth is effectively suppressed at 40 nm or more (40 nm, 50 nm).
  • the source and drain electrodes 105 and 106 are formed by forming upper layer electrodes 105c and 106c containing a Cu alloy on the main layer electrodes 105b and 106b mainly containing Cu. It differs from the first embodiment in that it has.
  • the same referential mark to the component similar to 1st Embodiment detailed description may be abbreviate
  • FIGS. 5A and 5B are a schematic plan view and a cross-sectional view, respectively, in a region corresponding to one pixel of the active matrix substrate (semiconductor device) 100B in the second embodiment.
  • FIG. 5B shows a cross section along the line A-A ′ shown in FIG.
  • the active matrix substrate 100B of the present embodiment also includes the oxide semiconductor TFT 10 provided on the substrate 101, the protective layer 107 covering the oxide semiconductor TFT 10, and the planarization.
  • a layer 108 and a pixel electrode 111 electrically connected to the oxide semiconductor TFT 10 are provided.
  • the oxide semiconductor TFT 10 is driven by a scanning line 102 ′ extending in the horizontal direction and a signal line 105 ′ extending in the vertical direction.
  • the active matrix substrate 100B of the present embodiment also has a common electrode 109 on the planarization layer 108, similarly to the active matrix substrate 100A.
  • the common electrode 109 is insulated from the pixel electrode 111 by the interlayer insulating layer 110, and in this configuration, a fringe electric field can be generated between the pixel electrode 111 and the common electrode 109. Since the configuration other than the oxide semiconductor TFT 10 is the same as the configuration of the active matrix substrate 100A, the description thereof is omitted.
  • the oxide semiconductor TFT 10 is disposed so as to overlap the gate electrode 102 with the gate electrode 102 supported on the substrate 101, the gate insulating layer 103 covering the gate electrode 102, and the gate insulating layer 103 interposed therebetween.
  • the oxide semiconductor layer 104, the source electrode 105, and the drain electrode 106 are provided.
  • the oxide semiconductor TFT 10 is a channel etch type TFT having a bottom gate-top contact structure.
  • the source and drain electrodes 105 and 106 of the oxide semiconductor TFT 10 are formed under the main layer electrodes 105b and 106b (main layer source electrode 105b and main layer drain electrode 106b) containing Cu and under the main layer electrodes 105b and 106b.
  • lower layer electrodes 105 a and 106 a (lower layer source electrode 105 a and lower layer drain electrode 106 a) provided on the side and in contact with oxide semiconductor layer 104.
  • the source and drain electrodes 105 and 106 have upper layer electrodes 105c and 106c provided on the main layer electrodes 105b and 106b.
  • the upper layer electrodes 105c and 106c may be formed of a material including a Cu alloy, and may include, for example, a CuMgAl-based alloy as a main component as a Cu alloy. Alternatively, the upper layer electrodes 105c and 106c may contain a CuCa-based alloy as a main component.
  • the main layer electrodes 105b and 106b may be layers containing Cu as a main component, as in the first embodiment. By forming the main layer electrodes 105b and 106b containing Cu having high conductivity, the on-resistance can be reduced.
  • the lower electrodes 105a and 106a may be any layer that does not contain Cu, and may be formed of, for example, Ti, TiN, Ti oxide, or Mo.
  • the edges of the lower layer electrodes 105a and 106a are located so as to protrude outside the edges of the main layer electrodes 105b and 106b and the upper layer electrodes 105c and 106c when viewed from the substrate vertical direction.
  • the main layer electrodes 105b and 106b and the upper layer electrodes 105c and 106c are stacked on the lower layer electrodes 105a and 106a so as not to cover the peripheral portions of the lower layer electrodes 105a and 106a.
  • the edges of the upper layer electrodes 105c and 106c may be aligned with the edges of the main layer electrodes 105b and 106b.
  • the edge Ea of the lower layer electrodes 105a and 106a is separated from the main layer electrodes 105b and 106b (and the upper layer electrode) by a distance of 0.1 ⁇ m or more and 1.0 ⁇ m or less in the in-plane direction.
  • 105c, 106c may protrude from the edge Eb.
  • the distance between edges ⁇ x may be not less than 0.2 ⁇ m and not more than 0.4 ⁇ m.
  • the oxide semiconductor layer 104 includes the lower semiconductor layer 104a formed on the gate insulating layer 103 and the upper layer that is formed above the lower semiconductor layer 104a and is in contact with the source and drain electrodes 105 and 106. And a semiconductor layer 104b.
  • the lower semiconductor layer 104a and the upper semiconductor layer 104b may have the same configuration as in the first embodiment, and the upper semiconductor layer 104b only needs to have a larger energy gap than the lower semiconductor layer 104a.
  • the surface oxidation of the main layer electrodes 105b and 106b can be suppressed.
  • the Cu alloy contains a metal element that is more easily oxidized than Cu
  • the oxidation of Cu can be more effectively suppressed.
  • corrosion of the electrode due to Cu oxidation can be effectively suppressed, and an increase in contact resistance between the SD layer and another conductive layer (for example, the pixel electrode 111) can be suppressed.
  • the Cu alloy layer is provided on the surface and does not change color due to oxidation unlike Cu, an alignment mark having high distinguishability can be formed using the good reflectance of the Cu alloy surface. It becomes possible.
  • the diffusion of Cu from the main layer can be more effectively suppressed.
  • the diffusion of Cu can be effectively suppressed.
  • the gate electrode 102, the gate insulating layer 103, and the oxide semiconductor layer 104 are formed over the substrate 101. Since these steps are the same as those in the first embodiment described with reference to FIGS. 3A1, 3A2, 3B1, and 2B2, description thereof is omitted here.
  • a Ti film is formed with a thickness of 5 to 100 nm by a sputtering method, then a Cu film is formed with a thickness of 100 to 500 nm, and a Cu alloy film is further formed with a thickness of 20 to 60 nm.
  • a resist is provided on the formed Cu alloy / Cu / Ti film by photolithography.
  • the upper and main layer source / drain electrodes 105c, 106c, 105b, 106b are first formed by wet etching the upper Cu alloy film and Cu film.
  • the etchant for example, an etchant containing hydrogen peroxide (H 2 O 2 ) can be used.
  • H 2 O 2 hydrogen peroxide
  • the wet etching is isotropic etching, the Cu alloy film and a part of the Cu film covered with the resist are also in the direction from the edge of the resist to the inside by a distance ⁇ x of, for example, 0.1 ⁇ m to 1.0 ⁇ m.
  • Etching (side etching) The amount of side etch can be controlled by adjusting the etching time and the like.
  • the lower layer source / drain electrodes 105a and 106a are formed by dry etching the lower layer Ti film.
  • the edge of the lower layer electrode is formed outside the edge of the upper layer and the main layer electrode that have entered the inside of the resist.
  • the edges of the lower layer source / drain electrodes 105a and 106a protrude outward from the edges of the main layer source / drain electrodes 105b and 106b by, for example, 0.1 to 1.0 ⁇ m.
  • the source / drain electrodes 105 and 106 having the configuration are obtained. Thereby, the oxide semiconductor TFT 10 is obtained.
  • the upper layer electrodes 105c and 106c may be formed of, for example, a CuMgAl alloy or a CuCa alloy.
  • the Cu content in the upper layer electrodes 105c and 106c (Cu alloy) may be, for example, 80 at% or more, preferably 90 at% or more.
  • the additive metal element of the Cu alloy it is preferable to include a metal element having a property that is more easily oxidized than Cu.
  • the additive metal element may include at least one metal element selected from the group consisting of Mg, Al, Ti, Ca, Mo, and Mn. Thereby, the oxidation of Cu can be suppressed more effectively.
  • the ratio of the additive metal element to the Cu alloy (the ratio of each additive metal element when two or more additive metal elements are included) may be more than 0 at% and 10 at% or less. Preferably they are 1 at% or more and 10 at% or less.
  • a protective layer 107 and a planarizing layer 108 are provided. This step may be the same as in the first embodiment described with reference to FIGS. 3 (d1) and 3 (d2). Note that after the protective layer 107 is provided, heat treatment at, for example, 300 ° C. or higher may be performed.
  • the common electrode 109 is formed on the planarization layer 108, and the common electrode 109 is formed.
  • An interlayer insulating layer 110 is formed so as to cover it, and further, a pixel electrode 111 connected to the oxide semiconductor TFT 10 through the contact hole 20 is formed.
  • it may be the same as that of 1st Embodiment demonstrated using FIG.4 (e1), (e2), (f1), (f2), (g1), (g2).
  • the semiconductor device 100C of the present embodiment is the second aspect in that the oxide semiconductor TFT 10 includes the upper layer electrodes 105c and 106c containing Mo alloy instead of Cu alloy on the main layer electrodes 105b and 106b. It is different from the embodiment. Since other configurations are the same as those of the second embodiment, detailed description thereof is omitted here.
  • the semiconductor device 100C of this embodiment has the same configuration as the semiconductor device 100B of the second embodiment shown in FIGS. 5 (a) and 5 (b). That is, also in this embodiment, the oxide semiconductor TFT 10 is a channel etch type TFT having a bottom gate-top contact structure.
  • the oxide semiconductor layer 104 includes a lower semiconductor layer 104a formed over the gate insulating layer 103 and an upper semiconductor layer 104b formed over the lower semiconductor layer 104a and in contact with the source and drain electrodes 105 and 106.
  • the upper semiconductor layer 104b has a larger energy gap than the lower semiconductor layer 104a.
  • the semiconductor device 100C of the present embodiment can be manufactured in the same process as the process shown in FIGS. 6 and 7, detailed description thereof will be omitted.
  • Mo alloy is used as a material constituting the upper layer electrodes 105c and 106c in the SD layer forming step shown in FIGS. 6 (c1) and 6 (c2).
  • a Ti film is formed with a thickness of 5 to 100 nm by a sputtering method, and then a Cu film is formed with a thickness of 100 to 500 nm. Further, an Mo alloy film is formed with a thickness of 20 to 60 nm. Next, a resist is provided on the formed Mo alloy / Cu / Ti film by photolithography.
  • the upper and main layer source / drain electrodes 105c, 106c, 105b, and 106b are first formed by wet etching the upper Mo alloy film and Cu film.
  • the etchant for example, an etchant containing hydrogen peroxide (H 2 O 2 ) can be used.
  • the lower layer source / drain electrodes 105a and 106a are formed by dry etching the lower layer Ti film.
  • the edge of the lower layer electrode is formed outside the edge of the upper layer and the main layer electrode that have entered the inside of the resist.
  • the edges of the lower layer source / drain electrodes 105a and 106a protrude outward from the edges of the main layer source / drain electrodes 105b and 106b by, for example, 0.1 to 1.0 ⁇ m.
  • the source / drain electrodes 105 and 106 having the configuration are obtained. Thereby, the oxide semiconductor TFT 10 is obtained.
  • the Cu content in the main layer electrodes 105b and 106b may be, for example, 90 at% or more, and more preferably 95 at% or more. More preferably, the main layer electrodes 105b and 106b are pure Cu layers (Cu content: for example, 99.99 at% or more).
  • the upper layer electrodes 105c and 106c may be formed of, for example, a MoNiNb alloy.
  • the Mo content in the upper layer electrodes 105c and 106c (Mo alloy) may be, for example, 50 at% or more.
  • As an additive metal element of the Mo alloy for example, at least one metal element selected from the group consisting of Ni, Nb, Ta, Ti, and W may be included.
  • the oxidation of the surface of the main layer electrodes 105b and 106b can be suppressed, and the contact resistance between the SD layer and another conductive layer (for example, the pixel electrode 111) is increased. Can be suppressed.
  • the present invention may include various other aspects.
  • an oxide semiconductor TFT used as a pixel TFT connected to a pixel electrode has been described above, the present invention may be applied to a TFT included in a driver monolithically provided on an active matrix substrate.
  • the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers,
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers
  • the present invention is also applied to various electronic devices such as semiconductor memories.
  • Oxide semiconductor TFT 20 Contact hole 100A Semiconductor device 101 Substrate 102 Gate electrode 102 'Scan line 103 Gate insulating layer 104 Oxide semiconductor layer 104a Lower semiconductor layer 104b Upper semiconductor layer 105 Source electrode 105' Signal line 105a Lower source electrode 105b Main layer source electrode 105c Upper layer Source electrode 106 Drain electrode 106a Lower layer drain electrode 106b Main layer drain electrode 106c Upper layer drain electrode 107 Protective layer 108 Planarizing layer 109 Common electrode 110 Interlayer insulating layer 111 Pixel electrode

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Abstract

　半導体装置（１００Ａ）は、基板（１０１）と、基板に支持された薄膜トランジスタ（１０）とを備える。薄膜トランジスタは、ゲート電極（１０２）、酸化物半導体層（１０４）、ゲート絶縁層（１０３）、ソース電極（１０５）およびドレイン電極（１０６）を有する。酸化物半導体層は、ソース電極およびドレイン電極と接し第１のエネルギーギャップを有する上層半導体層（１０４ｂ）と、上層半導体層の下側に設けられ第１のエネルギーギャップよりも小さい第２のエネルギーギャップを有する下層半導体層（１０４ａ）とを含む。ソース電極およびドレイン電極は、酸化物半導体層と接しＣｕを含まない下層電極（１０５ａ、１０６ａ）と、下層電極の上に設けられＣｕを含む主層電極（１０５ｂ、１０６ｂ）とを含む。下層電極のエッジは、主層電極のエッジから突出した位置に形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子として、酸化物半導体層を活性層として用いるＴＦＴ（以下、「酸化物半導体ＴＦＴ」と称する。）が知られている。特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）をＴＦＴの活性層に用いた液晶表示装置が開示されている。
　酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製できる高性能なアクティブ素子として期待されている。
　また、酸化物半導体の移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても、同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いて表示装置のアクティブマトリクス基板を作製すれば、画素内におけるＴＦＴの占有面積率を低下させ、画素開口率を向上させることができる。これによって、バックライトの光量を抑えても明るい表示を行うことが可能になり、低消費電力を実現できる。
　また、酸化物半導体ＴＦＴのオフリーク特性は優れているので、画像の書き換え頻度を低下させて表示を行う動作モードを利用することもできる。例えば、静止画表示時などには、１秒に１回の頻度で画像データを書き換えるように動作させることができる。このような駆動方式は、休止駆動または低周波駆動などと呼ばれ、表示装置の消費電力を大幅に削減することが可能である。
特開２０１２－１３４４７５号公報 特開２０１４－７３９９号公報 国際公開第２０１２／１０８３０１号 特開２０１４－３２９９９号公報
　ただし、酸化物半導体ＴＦＴには、ソース／ドレイン層（以下、ＳＤ層と呼ぶことがある）に含まれる金属元素などが酸化物半導体層に拡散し、閾値電圧などのＴＦＴ特性が変動するという問題がある。これに対して特許文献２には、ＳＤ層と接する上層とその下側に設けられた下層との、組成比が異なる２層によって酸化物半導体層を構成する技術が開示されている。この構成において、上層の酸化物半導体層は、ＳＤ層からの元素を拡散を抑制するためのバッファ層として用いられ、下層の酸化物半導体層が実質的なチャネルとして用いられる。
　一方で、液晶表示装置のさらなる大画面化や高精細化に対応するために、アクティブマトリクス基板における配線や電極をより低抵抗化することが求められてきている。このため、ソース配線（ソース電極やドレイン電極を含む）やゲート配線として、Ａｌよりも電気抵抗率が低いＣｕ（銅）やＣｕ合金（例えば、ＣｕＣａ系合金、ＣｕＭｇＡｌ系合金、または、ＣｕＭｎ系合金）を用いることが知られている。
　ただし、Ｃｕは半導体層に拡散し、チャネルを汚染することによって、素子特性を不安定にする恐れがある。これに対して、特許文献３には、Ｃｕを上層信号電極として、Ｔｉを下層信号電極として用いるとともに、これらを階段状に設けてチャネルへのＣｕの拡散を抑制する技術が開示されている。また、特許文献４には、ＣｕまたはＣｕ合金を低抵抗層として用いるとともに、その下層や上層にニッケルおよびニオブを含有するモリブデン合金の層を設ける配線構造が記載されている。
　しかし、酸化物半導体層ＴＦＴにおいて、ＳＤ層にＣｕやＣｕ合金を用いる場合、従来の対策では、ＴＦＴ製造プロセス中に酸化物半導体層にＣｕが拡散することを抑制しきれず、チャネルが汚染されて所望の素子特性が得られないことがあった。
　本発明者の検討によれば、特に、逆スタガ型（ボトムゲート－トップコンタクト型）のＴＦＴにおいて、ＣｕまたはＣｕ合金をＳＤ層に用いる場合、ソース－ドレイン分離工程において酸化物半導体層にＣｕが拡散しやすいことがわかった。この構成のＴＦＴにおいて、ソース－ドレイン分離工程では、下地となる酸化物半導体層が露出するようにＳＤ層および酸化物半導体層の一部がエッチングされるが（チャネルエッチ型と呼ばれることがある）、酸化物半導体のチャネル領域にＣｕが拡散すると素子特性が大きく変動する。また、露出した酸化物半導体を覆うように保護絶縁層が設けられるが、この保護絶縁層を形成する前に、酸化物半導体層に対して酸素を含むガス（例えば、Ｎ2Ｏガス）を用いてプラズマ処理を行うことがある。このときにも酸化物半導体層にＣｕが拡散しやすく、素子特性の変動が生じやすい。
　なお、ボトムゲート型であっても、酸化物半導体層を設けた後、ＳＤ層を設ける前に、酸化物半導体層の少なくともチャネル形成領域を覆うようにＳｉＯ2などからなるエッチストップ層を設ける構成（エッチストップ型と呼ばれることがある）が知られている。エッチストップ型のＴＦＴの場合、ＳＤ層から酸化物半導体層へのＣｕの拡散はエッチストップ層によって抑制することができる。ただし、エッチストップ層を設ける工程を追加する必要があるため、低コスト化のためには上記のチャネルエッチ型の構成が有利である。また、ＴＦＴのサイズを小さくするにも、チャネルエッチ型の構成を採用することが有利である。
　本発明は上記課題を鑑みてなされたものであり、酸化物半導体ＴＦＴを備える半導体装置において、低抵抗の配線を用いるとともに、安定したＴＦＴ特性を実現することを目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタであって、ゲート電極、酸化物半導体層、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と電気的に接続された、ソース電極およびドレイン電極を有する薄膜トランジスタとを備え、前記酸化物半導体層は、前記ソース電極およびドレイン電極と接し第１のエネルギーギャップを有する上層半導体層と、前記上層半導体層の下側に設けられ、前記第１のエネルギーギャップよりも小さい第２のエネルギーギャップを有する下層半導体層とを含み、前記ソース電極および前記ドレイン電極は、前記酸化物半導体層と接しＣｕを含まない下層電極と、前記下層電極の上に設けられＣｕを含む主層電極とを含み、前記下層電極のエッジは、前記主層電極のエッジから突出した位置に形成されている。
　ある実施形態において、前記下層電極のエッジは、前記主層電極のエッジに対して、０．１μｍ以上１．０μｍ以下の距離だけ突出している。
　ある実施形態において、前記下層電極のエッジは、前記主層電極のエッジに対して、０．２μｍ以上０．４μｍ以下の距離だけ突出している。
　ある実施形態において、前記主層電極はＣｕを９０ａｔ％以上含み、前記下層電極はＴｉまたはＭｏを含む。
　ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む。
　ある実施形態において、前記酸化物半導体層は、結晶質部分を含む。
　ある実施形態において、前記上層半導体層のＧａ濃度は、前記下層半導体層のＧａ濃度よりも高い。
　ある実施形態において、前記上層半導体層においてＧａ濃度はＩｎ濃度よりも高く、前記下層半導体層においてＧａ濃度はＩｎ濃度以下である。
　ある実施形態において、前記上層半導体層の厚さは１０ｎｍ以上８０ｎｍ以下であり、前記下層半導体層の厚さは３０ｎｍ以上１００ｎｍ以下であり、前記下層半導体層は、前記上層半導体層よりも厚い。
　ある実施形態において、前記上層半導体層にはＣｕが拡散されており、前記下層半導体層にはＣｕが拡散されていない。
　ある実施形態において、前記ソース電極およびドレイン電極は、前記主層電極の上に設けられた上層電極をさらに有し、前記上層電極はＣｕ合金またはＭｏ合金を含む。
　ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。
　本発明の実施形態による半導体装置の製造方法は、基板を用意する工程と、前記基板上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、前記ゲート絶縁層上に前記ゲート電極と少なくとも部分的に重なる酸化物半導体層を設ける工程と、前記酸化物半導体層上において互いに離間して配置され、それぞれが前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程とを包含し、前記酸化物半導体層を形成する工程は、第１のＩｎ濃度を有する下層ＩｎＧａＺｎＯ系半導体層を形成する工程と、前記下層ＩｎＧａＺｎＯ系半導体層の上に、前記第１のＩｎ濃度よりも低い第２のＩｎ濃度を有する上層ＩｎＧａＺｎＯ系半導体層を形成する工程とを含み、前記ソース電極およびドレイン電極を形成する工程は、Ｃｕを含まない下層膜を形成する工程と、前記下層膜上にＣｕを含む主層膜を形成する工程と、前記主層膜をウエットエッチングすることによって主層電極を形成する工程と、前記下層膜をドライエッチングすることによって下層電極を形成する工程とを包含する。
　ある実施形態において、前記ソース電極およびドレイン電極を形成する工程において、前記下層電極のエッジが前記主層電極のエッジよりも０．１μｍ以上１．０μｍ以下の距離だけ突出するように前記ウエットエッチングおよびドライエッチングを行う。
　ある実施形態において、前記ソース電極およびドレイン電極を形成する工程は、前記酸化物半導体層と接するように形成された前記下層膜をドライエッチングすることによって前記酸化物半導体層の少なくとも一部を露出させる工程を含み、これによって、チャネルエッチ型の薄膜トランジスタが形成される。
　ある実施形態において、前記上層ＩｎＧａＺｎＯ系半導体層および下層ＩｎＧａＺｎＯ系半導体層の少なくともいずれか一方は結晶質部分を含む。
　本発明による一実施形態によると、配線の低抵抗化を達成しながら、良好な酸化物半導体ＴＦＴ特性を実現することができる半導体装置が提供される。
第１の実施形態の半導体装置（アクティブマトリクス基板）の模式的な断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線に沿った断面図である。 図１（ｂ）に示す断面図のＴＦＴ近傍を示す拡大図である。 第１の実施形態の半導体装置の製造工程を示す図であり、（ａ１）～（ｄ１）は断面図、（ａ２）～（ｄ２）は対応する平面図である。 第１の実施形態の半導体装置の製造工程を示す図であり、（ｅ１）～（ｇ１）は断面図、（ｅ２）～（ｇ２）は対応する平面図である。 第２および第３の実施形態における半導体装置（アクティブマトリクス基板）の模式的な断面図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ－Ａ’線に沿った断面図である。 第２および第３の実施形態の半導体装置の製造工程を示す図であり、（ａ１）～（ｄ１）は断面図、（ａ２）～（ｄ２）は対応する平面図である。 第２および第３の実施形態の半導体装置の製造工程を示す図であり、（ｅ１）～（ｇ１）は断面図、（ｅ２）～（ｇ２）は対応する平面図である。 酸化物半導体ＴＦＴにおける上層半導体層の厚さを変化させたときの、エージング時間と閾値電圧の変動量ΔＶｔｈとの関係を示すグラフである。
　以下、図面を参照しながら、本発明の実施形態による半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えている。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　（第１の実施形態）
　図１（ａ）および（ｂ）は、それぞれ、液晶表示装置に用いられるアクティブマトリクス基板（半導体装置）１００Ａの１画素に対応する領域における模式的な平面図および断面図である。図１（ｂ）は、図１（ａ）に示すＡ－Ａ’線に沿った断面を示している。
　アクティブマトリクス基板１００Ａは、基板１０１上に設けられた酸化物半導体ＴＦＴ１０と、酸化物半導体ＴＦＴ１０を覆う保護層（典型的には無機絶縁層）１０７および平坦化層（典型的には有機絶縁層）１０８と、酸化物半導体ＴＦＴ１０に電気的に接続された画素電極１１１とを備える。酸化物半導体ＴＦＴ１０は、水平方向に延びる走査線１０２’と、垂直方向に延びる信号線１０５’とによって駆動される。
　本実施形態のアクティブマトリクス基板１００Ａは、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードで動作する液晶表示装置に用いられる。このため、平坦化層１０８の上には共通電極１０９が設けられている。共通電極１０９は、層間絶縁層（無機絶縁層）１１０によって覆われており、画素電極１１１は、層間絶縁層１１０上で共通電極１０９と対向するように設けられている。
　画素電極１１１は、複数の直線状部分（または少なくとも１つのスリット）を有しており、層間絶縁層１１０、平坦化層１０８および保護層１０７を貫通するように形成されたコンタクトホール２０の底部で、酸化物半導体ＴＦＴ１０に接続されている。図１（ａ）には、平坦化層１０８に設けられた開口部２０１と、層間絶縁層１１０に設けられた開口部２０３とが重なって配置され、コンタクトホール２０が形成されている様子が示されている。一方、共通電極１０９は、コンタクトホール２０の外側領域まで拡大された開口部２０２を有しており、層間絶縁層１１０によって画素電極１１１と絶縁されている。この構成において、画素電極１１１と共通電極１０９との間にフリンジ電界を生成することができる。
　酸化物半導体ＴＦＴ１０は、基板１０１上に支持されたゲート電極１０２と、ゲート電極１０２を覆うゲート絶縁層１０３と、ゲート絶縁層１０３を介してゲート電極１０２に重なるように配置された酸化物半導体層１０４と、ソース電極１０５およびドレイン電極１０６とを備える。酸化物半導体ＴＦＴ１０は、ボトムゲート－トップコンタクト構造を有するチャネルエッチ型のＴＦＴである。
　ゲート電極１０２は走査線１０２’に接続されており、また、ソース電極１０５は信号線１０５’に接続されている。なお、図１（ａ）からわかるように、酸化物半導体ＴＦＴ１０では、垂直方向に延びる信号線１０５’の一部がソース電極１０５を形成している。ただしこれに限られず、ソース電極１０５は、信号線１０５’から水平方向に突出するように設けられていてもよい。ソース電極１０５およびドレイン電極１０６は、酸化物半導体層１０４上で離間して対向するように配置され、それぞれが酸化物半導体層１０４の上面と接している。
　このような、「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極１０５、１０６のチャネル側の端部は、酸化物半導体層１０４の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、後述するように、例えば酸化物半導体層１０４上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　本実施形態において、ソース電極１０５およびドレイン電極１０６は、Ｃｕを含む主層電極１０５ｂ、１０６ｂ（主層ソース電極１０５ｂおよび主層ドレイン電極１０６ｂ）と、主層電極１０５ｂ、１０６ｂの下側に設けられ酸化物半導体層１０４と接する下層電極１０５ａ、１０６ａ（下層ソース電極１０５ａおよび下層ドレイン電極１０６ａ）とを含んでいる。
　主層電極１０５ｂ、１０６ｂは、Ｃｕを主成分として含む層であればよく、不純物を略含まないＣｕ層（純度９９．９９％以上のＣｕからなる層）や不純物を含むＣｕ層、あるいは、Ｃｕ合金層（例えば、Ｃｕ－Ｃａ系合金層）であってよい。導電性の高いＣｕを主成分とする主層電極１０５ｂ、１０６ｂを形成することによって、抵抗を小さくすることができる。このため、表示装置のアクティブマトリクス基板として用いた場合に、データ信号の遅延やなまりによる表示品位の低下を抑制することができる。
　一方、酸化物半導体層１０４と接する下層電極１０５ａ、１０６ａは、Ｃｕを含まない層であればよい。下層電極１０５ａ、１０６ａは、例えば、Ｔｉ、ＴｉＮ、Ｔｉ酸化物、Ｍｏなどから形成されていてよい。このように、下層電極１０５ａ、１０６ａを設けることによって、酸化物半導体層１０４とソースおよびドレイン電極１０５、１０６とのコンタクト抵抗を低減できる。また、Ｔｉ、Ｍｏなどの金属元素は、Ｃｕよりも酸化物半導体層１０４に拡散しにくいので、メタルの拡散に起因するＴＦＴ特性の低下を抑制できる。
　ここで、下層電極１０５ａ、１０６ａのエッジは、基板垂直方向から見たときに、主層電極１０５ｂ、１０６ｂのエッジの外側に突出するように位置している。言い換えると、主層電極１０５ｂ、１０６ｂは、下層電極１０５ａ、１０６ａの周縁部を覆わないように下層電極１０５ａ、１０６ａ上に積層されている。
　図２に示すように、酸化物半導体層１０４ａ、１０４ｂ上において、下層電極１０５ａ、１０６ａのエッジＥａは、面内方向で０．１μｍ以上１．０μｍ以下の距離Δｘだけ主層１０５ｂ、１０６ｂのエッジＥｂから突出していてよい。また、上記のエッジ間距離Δｘは、０．２μｍ以上０．４μｍ以下であることが好ましい。
　なお、図２に示すように、主層電極１０５ｂ、１０６ｂのエッジＥｂは、テーパ状に形成されることがある。この場合、エッジ間距離Δｘは、主層電極１０５ｂ、１０６ｂと下層電極１０５ａ、１０６ａとの境界面において、下層電極１０５ａ、１０６ａが主層電極１０５ａ、１０６ａに覆われず突出している幅として規定することができる。
　この構成において、Ｃｕを含む主層電極１０５ｂ、１０６ｂから酸化物半導体層１０４へのＣｕの拡散が、突出した下層電極１０５ａ、１０６ａによって抑制される。特に、ソース－ドレイン分離工程において、主層電極１０５ｂ、１０６ｂをウエットエッチングによってパターニングし、その後、下層電極１０５ａ、１０６ａをドライエッチングによってパターニングすることによって、この工程における酸化物半導体層１０４へのＣｕの拡散を低減することができる。
　なお、ゲート電極１０２は、上記のソースおよびドレイン電極１０５、１０６と同様に、Ｃｕを含まない下層ゲート電極１０２ａと、Ｃｕを含む主層ゲート電極１０２ｂとを積層した構成を有していてよい。ＳＤ層（信号線１０５’、ソース電極１０５およびドレイン電極１０６を含む層）と、ゲート層（ゲート電極１０２およびゲート配線１０２’を含む層）とを同様の構成にすれば、製造工程を容易化できるという利点が得られる。
　また、本実施形態において、酸化物半導体層１０４は、ゲート絶縁層１０３上に形成された下層半導体層１０４ａと、下層半導体層１０４ａの上側に形成され、ソースおよびドレイン電極１０５、１０６と接する上層半導体層１０４ｂとを含んでいる。
　下層半導体層１０４ａと上層半導体層１０４ｂとは、組成（または組成比）が互いに異なる層であり、上層半導体層１０４ｂのエネルギーギャップが下層半導体層１０４ａのエネルギーギャップよりも大きくなるように各層の組成が選択されている。例えば、酸化物半導体層１０４がＩｎＧａＺｎＯ半導体層である場合、Ｉｎ濃度（原子比率）を増加させる、あるいは、Ｇａ濃度を低下させることによって、エネルギーギャップが小さく移動度の高い層を形成することができる。
　ここで、上記のように２層の酸化物半導体層を設ける理由を説明する。酸化物半導体層１０４の表面は、ソース－ドレイン分離工程におけるエッチングダメージを受けやすく、生じた膜中欠陥においてキャリアがトラップされやすい。酸化物半導体層１０４が１層で構成されている場合、その１層全体にキャリアが流れるので、膜中欠陥がキャリア流動に大きい影響を与えることになる。また、ＳＤ層にＣｕが含まれている場合、ソース－ドレイン分離工程などにおいて酸化物半導体層１０４にＣｕが拡散することがあるが、Ｃｕが拡散した層をチャネルに用いるとＴＦＴの信頼性が悪化する。
　これに対して、酸化物半導体層を２層構造にし、エネルギーギャップが小さく移動度が高い下層半導体層１０４ａにおいて選択的にキャリアを流すようにすれば、上層半導体層１０４ｂの膜中欠陥やＣｕが、キャリア流動に影響を与える可能性を低減することができる。また、ＳＤ層にＣｕが含まれている場合において、Ｃｕは上層半導体層１０４ｂに選択的に拡散され、下層半導体層１０４ａへのＣｕの拡散が効果的に抑制される。したがって、Ｃｕ拡散によるＴＦＴ特性の悪化を防止することができる。
　ＩｎＧａＺｎＯ系半導体を用いる場合、チャネルとして用いる下層半導体層１０４ａでは、例えば、Ｉｎ濃度≧Ｇａ濃度となるように組成が選択される。一方で、バッファ層として用いる上層半導体層１０４ｂでは、例えば、Ｉｎ濃度＜Ｇａ濃度となるように組成が選択される。また、下層半導体層１０４ａのＧａ濃度＜上層半導体層１０４ｂのＧａ濃度（または、下層半導体層１０４ａのＩｎ濃度＞上層半導体層１０４ｂのＩｎ濃度）の関係を満たすように、各層が形成されていてよい。
　なお、上記のように下層半導体層１０４ａへのＣｕの拡散が抑制される結果、本実施形態では、上層半導体層１０４ｂがＣｕを含む層であり、かつ、下層半導体層１０４ａがＣｕを含まない（あるいは、ほとんど含まない）層であってよい。下層半導体層１０４ａにおけるＣｕの濃度は、上層半導体層１０４ｂにおけるＣｕの濃度に比べて十分に低く、これらの層の境界においてＣｕ濃度が急激に低下していてもよい。
　以上、組成の異なる２層からなる酸化物半導体層１０４を説明したが、酸化物半導体層１０４は、組成の異なる３層以上で形成されていても良い。例えば、下層半導体層１０４ａとゲート絶縁層１０３との間に、上層半導体層１０４ｂと同様の組成を有する第３の半導体層が設けられていてもよい。
　なお、ソース－ドレイン分離工程における酸化物半導体層へのエッチングダメージを低減するために、ＳｉＯ2などの無機絶縁層からなるエッチストップ層を半導体層のチャネルを覆うように設ける技術が知られているが、本実施形態では、エッチストップ層を設けなくても良好な素子特性が得られるので、製造プロセスを簡略化できるという利点が得られる。また、本実施形態では、エッチストップ層を設ける形態に比べて、ＴＦＴを小型化できるという利点も得られる。
　上記の酸化物半導体層１０４に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体などが挙げられる。また、結晶質酸化物半導体は、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などであってもよい。
　上述したように酸化物半導体層１０４は、２層以上の積層構造を有していてもよい。酸化物半導体層１０４が積層構造を有する場合には、酸化物半導体層１０４は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。ただし、本実施形態では、酸化物半導体層１０４が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報（特許文献２）に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１０４は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１０４は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１０４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む活性層を有するチャネルエッチ型のＴＦＴを、「ＣＥ－ＩｎＧａＺｎＯ－ＴＦＴ」と呼ぶことがある。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報（特許文献１）、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
　酸化物半導体層１０４は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１０４は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　以下、図３および図４を参照しながら、アクティブマトリクス基板１００Ａの製造工程を説明する。
　まず、図３（ａ１）、（ａ２）に示すように、基板１０１上にゲート電極１０２および走査線１０２’を含むゲート層を形成する。基板１０１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
　ゲート層は、例えばガラス基板１０１上に、スパッタ法などによって、ゲート用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって形成される。パターニングは、フォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によって行うことができる。
　ゲート用金属膜として、本実施形態では、Ｔｉ（厚さ５～１００ｎｍ）膜とＣｕ膜（厚さ１００～５００ｎｍ）とをこの順に積層したＣｕ／Ｔｉ積層膜を用いる。ただし、ゲート用金属膜の材料は特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
　次に、図３（ｂ１）、（ｂ２）に示すように、ゲート電極１０２を覆うゲート絶縁層１０３、および、ゲート絶縁層１０３を介してゲート電極１０２と少なくとも部分的に重なるように配置された典型的には島状の酸化物半導体層１０４を形成する。
　ゲート絶縁層１０３は、ＣＶＤ法等によって形成され得る。ゲート絶縁層１０３としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮx）層、酸化窒化珪素（ＳｉＯxＮy；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮxＯy；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層１０３は、積層構造を有していてもよい。例えば、基板側（下層）に、基板１０１からの不純物等の拡散防止のために厚さ２００～５００ｎｍのＳｉＮx層を有し、その上に、厚さ２５～１００ｎｍのＳｉＯ2層を有していてもよい。
　なお、ゲート絶縁層１０３の最上層（すなわち酸化物半導体層１０４と接する層）として、酸素を含む層（例えばＳｉＯ2などの酸化物層）を用いると、酸化物半導体層１０４に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１０４の酸素欠損を効果的に低減することができる。
　また、酸化物半導体層１０４は、下層半導体層１０４ａを形成するための酸化物半導体膜（厚さ３０～１００ｎｍ）と上層半導体層１０４ｂを形成するための酸化物半導体膜（厚さ１０～８０ｎｍ）とをスパッタ法によって順次成膜し、これをパターニングすることによって形成することができる。スパッタリングにおけるターゲットの材料を変更することによって、互いに異なる組成を有する酸化物半導体膜を成膜することができる。また、パターニングは、フォトリソグラフィ、ウェットエッチング及びレジスト剥離洗浄によって行うことができる。
　ここで、下層半導体層１０４ａは、エネルギーギャップが比較的小さく移動度が高い層として形成される。酸化物半導体層１０４をＩｎＧａＺｎＯ系半導体層で構成する場合、下層半導体層１０４ａは、例えば、Ｉｎ、Ｇａ、Ｚｎが１：１：１の組成比を有するものであってよい。下層半導体層１０４ａの組成は、例えば、酸化物半導体層が１層で構成される従来の酸化物半導体ＴＦＴにおける酸化物半導体層の組成と同様であってよい。なお、下層半導体層１０４ａにおいてＩｎ濃度（ａｔ％）はＧａ濃度（ａｔ％）以上であってもよい。
　一方、上層半導体層１０４ｂは、エネルギーギャップが比較的大きい層として形成される。酸化物半導体層１０４をＩｎＧａＺｎＯ系半導体層で構成する場合、上層半導体層１０４ｂは、下層半導体層に比べてＧａ濃度が高い組成を有していてよく、下層半導体層１０４ａに比べてＩｎ濃度が低い組成を有していてもよい。また、上層半導体層１０４ｂにおいて、Ｉｎ濃度はＧａ濃度より低くてもよい。
　また、上層半導体層１０４ｂの厚さは、下層半導体層１０４ａの厚さよりも小さくてもよい。上層半導体層１０４ｂにはＣｕが拡散されるが、下層半導体層１０４ａほどの厚さを有していなくても、下層半導体層１０４ａへのＣｕの拡散を効果的に防止することができる。ただし、後述するように、上層半導体層１０４ａを厚くすることでエージング後のＴＦＴの閾値変動が抑えられることが確認されており、この観点からは上層半導体層１０４ｂは、４０ｎｍ以上であることが好ましい。
　その後、図３（ｃ１）、（ｃ２）に示すように、主層および下層ソース電極１０５ａ、１０５ｂおよび主層および下層ドレイン電極１０６ａ、１０６ｂを含むＳＤ層を形成する。これによって、酸化物半導体ＴＦＴ１０が得られる。
　この工程では、まず、スパッタ法によりＴｉ膜を厚さ５～１００ｎｍで形成し、続いて、Ｃｕ膜を厚さ１００～５００ｎｍで形成する。次に、形成したＣｕ／Ｔｉ膜上に、フォトリソグラフィ法によってレジストを設ける。なお、図２には、ソース電極１０５ａ、１０５ｂおよびドレイン電極１０６ａ、１０６ｂを形成するためのレジストＲｓが示されている。
　レジストＲｓを設けた状態で、まず、上側のＣｕ膜をウエットエッチングすることによって主層ソース／ドレイン電極１０５ｂ、１０６ｂを形成する。エッチング液としては、例えば、過酸化水素（Ｈ2Ｏ2）を含むエッチャントなどを用いることができる。ここで、ウエットエッチングは等方性エッチングであるので、レジストＲｓで覆われていたＣｕ膜の一部も例えば０．１μｍ～１．０μｍの距離Δｘだけレジストの端部から内側に向かってエッチング（サイドエッチ）される。サイドエッチ量は、エッチング時間などを調節することによって制御することができる。十分な選択比が確保されている場合、エッチング時間を長くすることによって、サイドエッチ量を容易に増やすことができる。
　次に、下層のＴｉ膜をドライエッチングすることによって下層ソース／ドレイン電極１０５ａ、１０６ａを形成する。ここで、ドライエッチングは異方性エッチングであるので、レジストＲｓで覆われた領域をほとんどエッチングすることなく、厚さ方向に沿ってエッチングを進行させる。この結果、レジストの内側に入り込んだ主層電極のエッジＥｂの外側に下層電極のエッジＥａが形成される。
　その後、レジスト剥離工程および洗浄工程が行われる。これによって、図３（ｃ１）に示すように、下層ソース／ドレイン電極１０５ａ、１０６ａのエッジが、主層ソース／ドレイン電極１０５ｂ、１０６ｂのエッジから外側に例えば０．１～１．０μｍだけ突出した構成のソース／ドレイン電極１０５、１０６が得られる。
　上記のようにソース－ドレイン分離時に酸化物半導体層１０４の一部が露出するが、本実施形態では、上層半導体層１０４ｂに酸素欠損等が生じたとしたとしても、下層半導体層１０４ａをチャネルとして利用できるので、オフ電流が高くなったり、閾値電圧が負となる（デプレッション特性となる）ことが抑制される。
　なお、主層電極１０５ｂ、１０６ｂにおけるＣｕの含有率は、例えば９０ａｔ％以上であってよく、９５ａｔ％以上であることが好ましい。さらに好ましくは、主層電極１０５ｂ、１０６ｂは、純Ｃｕ層（Ｃｕの含有率：例えば９９．９９％以上）である。主層電極１０５ｂ、１０６ｂの厚さは例えば１００ｎｍ以上５００ｎｍ以下であってもよい。１００ｎｍ以上であれば、低抵抗な電極および配線を形成できる。また、５００ｎｍを超えると、上に設けられる保護層１０７の膜切れなどが生じやすくなる。
　下層電極１０５ｂ、１０６ｂの厚さは、主層電極１０５ａ、１０６ａの厚さよりも小さいことが好ましい。これにより、オン抵抗を小さくできる。下層電極の厚さは、例えば５ｎｍ以上１００ｎｍ以下であってもよい。５ｎｍ以上であれば、酸化物半導体層１０４とソースおよびドレイン電極１０５、１０６との間のコンタクト抵抗をより効果的に低減できる。また、酸化物半導体層１０４へのＣｕの拡散をより確実に抑制できる。１００ｎｍ以下であれば、ソース配線用金属膜の合計厚さを抑えつつ、コンタクト抵抗の低減効果が得られる。
　また、ＳＤ層を形成した後、酸素を含むガスを用いてプラズマ処理を行ってもよい。これにより、ソースおよびドレイン電極１０５、１０６の間で露出する酸化物半導体層１０４の酸素濃度を高めることができる。より具体的には、例えば、Ｎ2Ｏガス流量：３０００ｓｃｃｍ、圧力：２００Ｐａ、プラズマパワー密度：０．１５Ｗ／ｃｍ2、処理時間：１０～３０ｓｅｃ、基板温度：２００℃でＮ2Ｏプラズマ処理を行ってもよい。なお、酸化処理は、Ｎ2Ｏガスを用いたプラズマ処理に限定されない。例えばＯ2ガスを用いたプラズマ処理、オゾン処理などによって酸化処理を行うことができる。工程数を増加させずに処理をするためには、後述する保護層１０７の形成工程の直前に行うことが望ましい。具体的にはＣＶＤ法で保護層１０７を形成する場合であれば、Ｎ2Ｏプラズマ処理を行えばよく、スパッタ法で保護層１０７を形成する場合にはＯ2プラズマ処理を行えばよい。もしくは、アッシング装置でのＯ2プラズマ処理により酸化処理を行っても良い。
　次に、図３（ｄ１）、（ｄ２）に示すように、酸化物半導体ＴＦＴ１０を覆う保護層１０７および平坦化層１０８を設ける。保護層１０７は、例えば、ＣＶＤ法によってＳｉＯ2膜を１００～４００ｎｍの厚さで形成し、その上にＳｉＮx膜を２０～２００ｎｍの厚さで形成することによって得られる。また、保護層１０７の上に設ける平坦化層１０８は、例えば厚さ１～３μｍの有機絶縁膜（紫外線硬化樹脂など）を塗布することによって得られる。この有機絶縁膜には、フォトリソグラフィ法によって開口部２０１が形成される。なお、保護層１０７を設けた後、例えば３００℃以上での熱処理を行ってもよい。これによりＴＦＴ特性をより安定させ得る。
　その後、図４（ｅ１）、（ｅ２）に示すように、平坦化層１０８の上に共通電極１０９を形成する。共通電極１０９は、例えば、スパッタ法によりＩＴＯ膜を５０～２００ｎｍ堆積した後、これをフォトリソグラフィ、ウェットエッチング、レジスト剥離洗浄によりパターニングすることで得られる。共通電極１０９は、開口部２０１の外側領域まで広がる開口部２０２を有する。
　その後、図４（ｆ１）、（ｆ２）に示すように、共通電極１０９を覆うように、層間絶縁層１１０を形成する。層間絶縁層１１０は、ＣＶＤ法により、ＳｉＯ2膜を１００～４００ｎｍ成膜し、フォトリソグラフィによりパターニングした後、ドライエッチングにより開口部２０３を形成することによって得られる。この開口部２０３を形成するエッチング工程において、酸化物半導体ＴＦＴ１０を覆う保護層１０７もエッチングされ、底面にドレイン電極１０６の延長部分を露出させることができる。
　その後、図４（ｇ１）、（ｇ２）に示すように、画素電極１１１を形成する。画素電極１１１は、スパッタ法によりＩＴＯ膜を５０～２００ｎｍ堆積した後、これをフォトリソグラフィ、ウェットエッチング、レジスト剥離洗浄によりパターニングすることで得られる。画素電極１１１は、コンタクトホール２０内で酸化物半導体ＴＦＴ１０のドレイン電極と接続するように形成される。また、画素電極１１１は、図４（ｇ２）に示すように、複数の直線状部分（または少なくとも１つのスリット）を含む平面形状を有していてよい。ただし、これに限られず、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モードで動作する液晶表示装置に用いる場合、画素電極１１１は、信号線１０５’と走査線１０２’とで囲まれた矩形領域の全体に広がる形状を有していてもよい。
　以上の工程により、酸化物半導体ＴＦＴを備えるアクティブマトリクス基板を作製することができる。
　図８は、図２に示した構成を有する酸化物半導体ＴＦＴ１０において、６０℃環境下での実駆動試験を行ったときの動作時間に対するＴＦＴの閾値電圧Ｖｔｈの変動量を、上層半導体層１０４ｂの膜厚を変えてそれぞれ測定した結果を示す。なお、下層半導体層１０４ａの膜厚は、６０ｎｍで一定としている。
　図８からわかるように、上層半導体層１０４ｂの膜厚が０ｎｍの場合（つまり、上層半導体層１０４ｂを設けない場合）、駆動時間が長くなるにつれ閾値電圧Ｖｔｈが大幅に低下する。このように閾値電圧Ｖｔｈがマイナス側にシフトすると、オフリーク電流が大きくなったり、ノーマリオン状態を呈するという問題が生じる。これに対して、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍのグラフからわかるように、上層半導体層１０４ｂの膜厚を大きくすると、閾値電圧の変動ΔＶｔｈを効果的に抑えられる。特に、４０ｎｍ以上（４０ｎｍ、５０ｎｍ）では、閾値電圧の変動ΔＶｔｈが効果的に抑制されることが確認できる。
　（第２の実施形態）
　以下、本発明による半導体装置の第２の実施形態を説明する。本実施形態の半導体装置１００Ｂは、酸化物半導体ＴＦＴ１０において、ソースおよびドレイン電極１０５、１０６が、Ｃｕを主成分とする主層電極１０５ｂ、１０６ｂの上に、Ｃｕ合金を含む上層電極１０５ｃ、１０６ｃを有している点で、第１の実施形態と異なっている。なお、第１の実施形態と同様の構成要素に同じ参照符号を付すとともに、詳細な説明を省略する場合がある。
　図５（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるアクティブマトリクス基板（半導体装置）１００Ｂの１画素に対応する領域における模式的な平面図および断面図である。図５（ｂ）は、図５（ａ）に示すＡ－Ａ’線に沿った断面を示している。
　本実施形態のアクティブマトリクス基板１００Ｂもまた、第１の実施形態のアクティブマトリクス基板１００Ａと同様に、基板１０１上に設けられた酸化物半導体ＴＦＴ１０と、酸化物半導体ＴＦＴ１０を覆う保護層１０７および平坦化層１０８と、酸化物半導体ＴＦＴ１０に電気的に接続された画素電極１１１とを備える。酸化物半導体ＴＦＴ１０は、水平方向に延びる走査線１０２’と、垂直方向に延びる信号線１０５’とによって駆動される。
　また、本実施形態のアクティブマトリクス基板１００Ｂも、アクティブマトリクス基板１００Ａと同様に、平坦化層１０８の上に共通電極１０９を有している。共通電極１０９は、層間絶縁層１１０によって画素電極１１１と絶縁されており、この構成において、画素電極１１１と共通電極１０９との間にフリンジ電界を生成することができる。なお、酸化物半導体ＴＦＴ１０以外の構成は、アクティブマトリクス基板１００Ａの構成と同様であるので説明を省略する。
　本実施形態において、酸化物半導体ＴＦＴ１０は、基板１０１上に支持されたゲート電極１０２と、ゲート電極１０２を覆うゲート絶縁層１０３と、ゲート絶縁層１０３を介してゲート電極１０２に重なるように配置された酸化物半導体層１０４と、ソース電極１０５およびドレイン電極１０６とを備える。酸化物半導体ＴＦＴ１０は、ボトムゲート－トップコンタクト構造を有するチャネルエッチ型のＴＦＴである。
　ここで、酸化物半導体ＴＦＴ１０のソース電極およびドレイン電極１０５、１０６は、Ｃｕを含む主層電極１０５ｂ、１０６ｂ（主層ソース電極１０５ｂおよび主層ドレイン電極１０６ｂ）と、主層電極１０５ｂ、１０６ｂの下側に設けられ酸化物半導体層１０４と接する下層電極１０５ａ、１０６ａ（下層ソース電極１０５ａおよび下層ドレイン電極１０６ａ）とを含んでいる。また、本実施形態では、ソース電極およびドレイン電極１０５、１０６が、主層電極１０５ｂ、１０６ｂの上に設けられた上層電極１０５ｃ、１０６ｃを有している。
　上層電極１０５ｃ、１０６ｃは、Ｃｕ合金を含む材料から形成されていてよく、Ｃｕ合金として、例えばＣｕＭｇＡｌ系合金を主成分として含んでいてもよい。あるいは、上層電極１０５ｃ、１０６ｃは、ＣｕＣａ系合金を主成分として含んでいてもよい。
　なお、主層電極１０５ｂ、１０６ｂは、第１の実施形態と同様に、Ｃｕを主成分として含む層であればよい。導電性の高いＣｕを含む主層電極１０５ｂ、１０６ｂを形成することによって、オン抵抗を小さくすることができる。また、下層電極１０５ａ、１０６ａは、Ｃｕを含まない層であればよく、例えば、Ｔｉ、ＴｉＮ、Ｔｉ酸化物、Ｍｏなどから形成されていてよい。
　ここで、下層電極１０５ａ、１０６ａのエッジは、基板垂直方向から見たときに、主層電極１０５ｂ、１０６ｂおよび上層電極１０５ｃ、１０６ｃのエッジの外側に突出するように位置している。言い換えると、主層電極１０５ｂ、１０６ｂおよび上層電極１０５ｃ、１０６ｃは、下層電極１０５ａ、１０６ａの周縁部を覆わないように下層電極１０５ａ、１０６ａ上に積層されている。上層電極１０５ｃ、１０６ｃのエッジと主層電極１０５ｂ、１０６ｂのエッジとは揃っていてよい。
　図２に示したように、本実施形態においても、下層電極１０５ａ、１０６ａのエッジＥａは、面内方向で０．１μｍ以上１．０μｍ以下の距離だけ、主層電極１０５ｂ、１０６ｂ（および上層電極１０５ｃ、１０６ｃ）のエッジＥｂから突出していてよい。エッジ間距離Δｘは、０．２μｍ以上０．４μｍ以下であってよい。
　このように、下層電極１０５ａ、１０６ａのエッジＥａを、主層電極１０５ｂ、１０６ｂのエッジＥｂから突出させることによって、主層電極１０５ｂ、１０６ｂから酸化物半導体層１０４にＣｕが拡散することを抑制することができる。
　また、本実施形態においても、酸化物半導体層１０４は、ゲート絶縁層１０３上に形成された下層半導体層１０４ａと、下層半導体層１０４ａの上側に形成され、ソースおよびドレイン電極１０５、１０６と接する上層半導体層１０４ｂとを含んでいる。下層半導体層１０４ａおよび上層半導体層１０４ｂは、第１の実施形態と同様の構成であってよく、上層半導体層１０４ｂは、下層半導体層１０４ａよりも大きいエネルギーギャップを有していればよい。
　本実施形態では、Ｃｕ合金を含む上層電極１０５ｃ、１０６ｃが設けられていることによって、主層電極１０５ｂ、１０６ｂの表面の酸化を抑制することができる。特に、Ｃｕ合金がＣｕよりも酸化しやすい金属元素を含む場合には、Ｃｕの酸化をより効果的に抑制できる。この結果、Ｃｕの酸化に起因する電極の腐食を効果的に抑制でき、ＳＤ層と他の導電層（例えば、画素電極１１１）とのコンタクト抵抗の上昇を抑制することができる。
　また、Ｃｕ合金層が表面に設けられており、Ｃｕのように酸化によって変色することがないので、Ｃｕ合金表面の良好な反射率を利用して高い識別性を有するアライメントマークを形成することが可能になる。
　また、Ｃｕ合金層で表面を覆うことによって、主層からのＣｕの拡散がより効果的に抑制され得る。特に、上記のようにＳＤ層を形成した後にＮ2Ｏプラズマ処理を行うときに、Ｃｕの拡散が効果的に抑制され得る。
　以下、図６および図７を参照しながら、アクティブマトリクス基板１００Ｂの製造工程を説明する。
　図６（ａ１）、（ａ２）、（ｂ１）、（ｂ２）に示すように、基板１０１上にゲート電極１０２、ゲート絶縁層１０３、酸化物半導体層１０４を形成する。これらの工程は、図３（ａ１）、（ａ２）、（ｂ１）、（ｂ２）を用いて説明した第１の実施形態と同様であるのでここでは説明を省略する。
　その後、図６（ｃ１）、（ｃ２）に示すように、下層、主層および上層ソース電極１０５ａ、１０５ｂ、１０５ｃおよび下層、主層および上層ドレイン電極１０６ａ、１０６ｂ、１０６ｃを含むＳＤ層を形成する。
　この工程では、まず、スパッタ法によりＴｉ膜を厚さ５～１００ｎｍで形成し、続いて、Ｃｕ膜を厚さ１００～５００ｎｍで形成し、さらに、Ｃｕ合金膜を厚さ２０～６０ｎｍで形成する。次に、形成したＣｕ合金／Ｃｕ／Ｔｉ膜上に、フォトリソグラフィ法によってレジストを設ける。
　レジストを設けた状態で、まず、上側のＣｕ合金膜およびＣｕ膜をウエットエッチングすることによって上層および主層ソース／ドレイン電極１０５ｃ、１０６ｃ、１０５ｂ、１０６ｂを形成する。エッチング液としては、例えば、過酸化水素（Ｈ2Ｏ2）を含むエッチャントなどを用いることができる。ここで、ウエットエッチングは等方性エッチングであるので、レジストで覆われていたＣｕ合金膜およびＣｕ膜の一部も例えば０．１μｍ～１．０μｍの距離Δｘだけレジストの端部から内側の方向にエッチング（サイドエッチ）される。サイドエッチ量は、エッチング時間などを調節することによって制御することができる。
　次に、下層のＴｉ膜をドライエッチングすることによって下層ソース／ドレイン電極１０５ａ、１０６ａを形成する。この結果、レジストの内側に入り込んだ上層および主層電極のエッジの外側に下層電極のエッジが形成される。
　その後、レジスト剥離工程および洗浄工程が行われる。これによって、図６（ｃ１）に示すように、下層ソース／ドレイン電極１０５ａ、１０６ａのエッジが、主層ソース／ドレイン電極１０５ｂ、１０６ｂのエッジから外側に例えば０．１～１．０μｍだけ突出した構成のソース／ドレイン電極１０５、１０６が得られる。これによって、酸化物半導体ＴＦＴ１０が得られる。
　なお、主層電極１０５ｂ、１０６ｂにおけるＣｕの含有率は、例えば９０ａｔ％以上であってよく、好ましくは９５ａｔ％以上であってよい。さらに好ましくは、主層電極１０５ｂ、１０６ｂは、純Ｃｕ層（Ｃｕの含有率：例えば９９．９９ａｔ％以上）である。
　また、上層電極１０５ｃ、１０６ｃは、例えばＣｕＭｇＡｌ系合金やＣｕＣａ系合金によって形成されていてよい。上層電極１０５ｃ、１０６ｃ（Ｃｕ合金）におけるＣｕの含有率は、例えば８０ａｔ％以上、好ましくは９０ａｔ％以上であってよい。Ｃｕ合金の添加金属元素として、Ｃｕよりも酸化しやすい性質を有する金属元素を含むことが好ましい。例えば、添加金属元素として、Ｍｇ、Ａｌ、Ｔｉ、Ｃａ、ＭｏおよびＭｎからなる群から選択される少なくとも１種の金属元素を含んでもよい。これにより、Ｃｕの酸化をより効果的に抑制できる。Ｃｕ合金に対する添加金属元素の比率（２以上の添加金属元素を含む場合には、各添加金属元素の比率）は、それぞれ、０ａｔ％超１０ａｔ％以下であってもよい。好ましくは１ａｔ％以上１０ａｔ％以下である。
　次に、図６（ｄ１）、（ｄ２）に示すように、保護層１０７および平坦化層１０８を設ける。この工程は、図３（ｄ１）、（ｄ２）を用いて説明した第１の実施形態と同様であってよい。なお、保護層１０７を設けた後、例えば３００℃以上での熱処理を行ってもよい。
　その後、図７（ｅ１）、（ｅ２）、（ｆ１）、（ｆ２）、（ｇ１）、（ｇ２）に示すように、平坦化層１０８の上に共通電極１０９を形成し、共通電極１０９を覆うように層間絶縁層１１０を形成し、さらに、コンタクトホール２０で酸化物半導体ＴＦＴ１０に接続される画素電極１１１を形成する。これらの工程については、図４（ｅ１）、（ｅ２）、（ｆ１）、（ｆ２）、（ｇ１）、（ｇ２）を用いて説明した第１の実施形態と同様であってよい。
　（第３の実施形態）
　以下、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置１００Ｃは、酸化物半導体ＴＦＴ１０において、主層電極１０５ｂ、１０６ｂの上に、Ｃｕ合金ではなく、Ｍｏ合金を含む上層電極１０５ｃ、１０６ｃを有している点で、第２の実施形態と異なっている。その他の構成については、第２の実施形態と同様であるので、ここでは詳細な説明を省略する。
　本実施形態の半導体装置１００Ｃは、図５（ａ）および（ｂ）に示した第２の実施形態の半導体装置１００Ｂと同様の構成を有する。すなわち、本実施形態においても、酸化物半導体ＴＦＴ１０は、ボトムゲート－トップコンタクト構造を有するチャネルエッチ型のＴＦＴである。酸化物半導体層１０４は、ゲート絶縁層１０３上に形成された下層半導体層１０４ａと、下層半導体層１０４ａの上側に形成されソースおよびドレイン電極１０５、１０６と接する上層半導体層１０４ｂとを含む。また、上層半導体層１０４ｂは、下層半導体層１０４ａよりも大きいエネルギーギャップを有している。
　また、本実施形態の半導体装置１００Ｃは、図６および図７に示した工程と同様の工程で作製することができるので詳細な説明については省略する。
　ただし、本実施形態では、図６（ｃ１）、（ｃ２）に示したＳＤ層形成工程において、上層電極１０５ｃ、１０６ｃを構成する材料として、Ｍｏ合金を用いる。
　より具体的には、図６（ｃ１）、（ｃ２）に示す工程において、まず、スパッタ法によりＴｉ膜を厚さ５～１００ｎｍで形成し、続いて、Ｃｕ膜を厚さ１００～５００ｎｍで形成し、さらに、Ｍｏ合金膜を厚さ２０～６０ｎｍで形成する。次に、形成したＭｏ合金／Ｃｕ／Ｔｉ膜上に、フォトリソグラフィ法によってレジストを設ける。
　レジストを設けた状態で、まず、上側のＭｏ合金膜およびＣｕ膜をウエットエッチングすることによって上層および主層ソース／ドレイン電極１０５ｃ、１０６ｃ、１０５ｂ、１０６ｂを形成する。エッチング液としては、例えば、過酸化水素（Ｈ2Ｏ2）を含むエッチャントなどを用いることができる。
　その後、下層のＴｉ膜をドライエッチングすることによって下層ソース／ドレイン電極１０５ａ、１０６ａを形成する。この結果、レジストの内側に入り込んだ上層および主層電極のエッジの外側に下層電極のエッジが形成される。
　その後、レジスト剥離工程および洗浄工程が行われる。これによって、図６（ｃ１）に示すように、下層ソース／ドレイン電極１０５ａ、１０６ａのエッジが、主層ソース／ドレイン電極１０５ｂ、１０６ｂのエッジから外側に例えば０．１～１．０μｍだけ突出した構成のソース／ドレイン電極１０５、１０６が得られる。これによって、酸化物半導体ＴＦＴ１０が得られる。
　なお、主層電極１０５ｂ、１０６ｂにおけるＣｕの含有率は、例えば９０ａｔ％以上、より好ましくは９５ａｔ％以上であってもよい。さらに好ましくは、主層電極１０５ｂ、１０６ｂは、純Ｃｕ層（Ｃｕの含有率：例えば９９．９９ａｔ％以上）である。
　また、上層電極１０５ｃ、１０６ｃは、例えばＭｏＮｉＮｂ系合金によって形成されていてよい。上層電極１０５ｃ、１０６ｃ（Ｍｏ合金）におけるＭｏの含有率は、例えば５０ａｔ％以上であってよい。Ｍｏ合金の添加金属元素として、例えば、Ｎｉ、Ｎｂ、Ｔａ、Ｔｉ、Ｗからなる群から選択される少なくとも１種の金属元素を含んでもよい。
　このような上層電極１０５ｃ、１０６ｃを設けることによって、主層電極１０５ｂ、１０６ｂの表面の酸化を抑制することができ、ＳＤ層と他の導電層（例えば、画素電極１１１）とのコンタクト抵抗の上昇を抑制することができる。
　また、Ｍｏ合金表面の良好な反射率を利用して高い識別性を有するアライメントマークを形成することが可能になる。さらに、Ｍｏ合金層で表面を覆うことによって、特に、ＳＤ層を形成した後にＮ2Ｏプラズマ処理を行うときに、Ｃｕの拡散が効果的に抑制され得る。
　以上、本発明の実施形態を説明したが、本発明は種々の他の態様を含んでいてよい。例えば、上記には画素電極に接続される画素用ＴＦＴとして用いられる酸化物半導体ＴＦＴを説明したが、本発明は、アクティブマトリクス基板にモノリシックに設けられるドライバに含まれるＴＦＴに適用されてもよい。
　本発明は、酸化物半導体ＴＦＴおよび酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
１０　酸化物半導体ＴＦＴ
２０　コンタクトホール
１００Ａ　半導体装置
１０１　基板
１０２　ゲート電極
１０２’　走査線
１０３　ゲート絶縁層
１０４　酸化物半導体層
１０４ａ　下層半導体層
１０４ｂ　上層半導体層
１０５　ソース電極
１０５’　信号線
１０５ａ　下層ソース電極
１０５ｂ　主層ソース電極
１０５ｃ　上層ソース電極
１０６　ドレイン電極
１０６ａ　下層ドレイン電極
１０６ｂ　主層ドレイン電極
１０６ｃ　上層ドレイン電極
１０７　保護層
１０８　平坦化層
１０９　共通電極
１１０　層間絶縁層
１１１　画素電極

Claims (16)

  1. 　基板と、
    　前記基板に支持された薄膜トランジスタであって、ゲート電極、酸化物半導体層、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁層、および、前記酸化物半導体層と電気的に接続された、ソース電極およびドレイン電極を有する薄膜トランジスタと
    　を備え、
    　　前記酸化物半導体層は、前記ソース電極およびドレイン電極と接し第１のエネルギーギャップを有する上層半導体層と、前記上層半導体層の下側に設けられ、前記第１のエネルギーギャップよりも小さい第２のエネルギーギャップを有する下層半導体層とを含み、
    　前記ソース電極および前記ドレイン電極は、前記酸化物半導体層と接しＣｕを含まない下層電極と、前記下層電極の上に設けられＣｕを含む主層電極とを含み、
    　前記下層電極のエッジは、前記主層電極のエッジから突出した位置に形成されている、半導体装置。
  2. 　前記下層電極のエッジは、前記主層電極のエッジに対して、０．１μｍ以上１．０μｍ以下の距離だけ突出している、請求項１に記載の半導体装置。
  3. 　前記下層電極のエッジは、前記主層電極のエッジに対して、０．２μｍ以上０．４μｍ以下の距離だけ突出している、請求項２に記載の半導体装置。
  4. 　前記主層電極はＣｕを９０ａｔ％以上含み、前記下層電極はＴｉまたはＭｏを含む、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記酸化物半導体層は、結晶質部分を含む、請求項５に記載の半導体装置。
  7. 　前記上層半導体層のＧａ濃度は、前記下層半導体層のＧａ濃度よりも高い、請求項５または６に記載の半導体装置。
  8. 　前記上層半導体層においてＧａ濃度はＩｎ濃度よりも高く、前記下層半導体層においてＧａ濃度はＩｎ濃度以下である、請求項５から７のいずれかに記載の半導体装置。
  9. 　前記上層半導体層の厚さは１０ｎｍ以上８０ｎｍ以下であり、前記下層半導体層の厚さは３０ｎｍ以上１００ｎｍ以下であり、前記下層半導体層は、前記上層半導体層よりも厚い、請求項１から８のいずれかに記載の半導体装置。
  10. 　前記上層半導体層にはＣｕが拡散されており、前記下層半導体層にはＣｕが拡散されていない、請求項１から９のいずれかに記載の半導体装置。
  11. 　前記ソース電極およびドレイン電極は、前記主層電極の上に設けられた上層電極をさらに有し、前記上層電極はＣｕ合金またはＭｏ合金を含む、請求項１から１０のいずれかに記載の半導体装置。
  12. 　前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１から１１のいずれかに記載の半導体装置。
  13. 　基板を用意する工程と、
    　前記基板上にゲート電極を形成する工程と、
    　前記ゲート電極を覆うゲート絶縁層を形成する工程と、
    　前記ゲート絶縁層上に前記ゲート電極と少なくとも部分的に重なる酸化物半導体層を設ける工程と、
    　前記酸化物半導体層上において互いに離間して配置され、それぞれが前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程とを包含し、
    　前記酸化物半導体層を形成する工程は、第１のＩｎ濃度を有する下層ＩｎＧａＺｎＯ系半導体層を形成する工程と、前記下層ＩｎＧａＺｎＯ系半導体層の上に、前記第１のＩｎ濃度よりも低い第２のＩｎ濃度を有する上層ＩｎＧａＺｎＯ系半導体層を形成する工程とを含み、
    　前記ソース電極およびドレイン電極を形成する工程は、Ｃｕを含まない下層膜を形成する工程と、前記下層膜上にＣｕを含む主層膜を形成する工程と、前記主層膜をウエットエッチングすることによって主層電極を形成する工程と、前記下層膜をドライエッチングすることによって下層電極を形成する工程と、を包含する、半導体装置の製造方法。
  14. 　前記ソース電極およびドレイン電極を形成する工程において、前記下層電極のエッジが前記主層電極のエッジよりも０．１μｍ以上１．０μｍ以下の距離だけ突出するように前記ウエットエッチングおよびドライエッチングを行う、請求項１３に記載の製造方法。
  15. 　前記ソース電極およびドレイン電極を形成する工程は、前記酸化物半導体層と接するように形成された前記下層膜をドライエッチングすることによって前記酸化物半導体層の少なくとも一部を露出させる工程を含み、これによって、チャネルエッチ型の薄膜トランジスタが形成される、請求項１３または１４に記載の製造方法。
  16. 　前記上層ＩｎＧａＺｎＯ系半導体層および下層ＩｎＧａＺｎＯ系半導体層の少なくともいずれか一方は結晶質部分を含む、請求項１３から１５のいずれかに記載の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780755A (zh) * 2016-03-18 2018-11-09 三菱电机株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置以及薄膜晶体管的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254951A (ja) * 2012-05-10 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体チップ及び半導体装置
JP2014022492A (ja) * 2012-07-17 2014-02-03 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2014103390A (ja) * 2012-10-24 2014-06-05 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103500712B (zh) 2010-12-03 2016-05-25 株式会社半导体能源研究所 半导体装置
KR101486180B1 (ko) 2011-02-07 2015-01-23 샤프 가부시키가이샤 액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치
KR20120138074A (ko) * 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102161077B1 (ko) * 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014032999A (ja) 2012-08-01 2014-02-20 Panasonic Liquid Crystal Display Co Ltd 薄膜トランジスタ及びその製造方法
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013254951A (ja) * 2012-05-10 2013-12-19 Semiconductor Energy Lab Co Ltd 半導体チップ及び半導体装置
JP2014022492A (ja) * 2012-07-17 2014-02-03 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2014103390A (ja) * 2012-10-24 2014-06-05 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

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