KR101486180B1 - 액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치 - Google Patents

액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치 Download PDF

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Abstract

드레인 전극(17)은 반도체층(14)의 상면의 일부를 덮도록 적층된 하층 드레인 전극(17a)과 상층 드레인 전극(17b)을 구비하고, 반도체층(14)과 하층 드레인 전극(17a)과 상층 드레인 전극(17b)은 계단 형상으로 구성되어 있고, 상기 계단 형상으로 구성되어 있는 부분에 있어서, 하층 드레인 전극(17a)의 주연과 상층 드레인 전극(17b)의 주연의 거리가 0.4㎛보다 크고, 1.5㎛보다 작다.

Description

액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치{A METHOD FOR MANUFACTURING ACTIVE MATRIX SUBSTRATE, DISPLAY PANEL, AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터를 구비한 액티브 매트릭스 기판, 및 이 액티브 매트릭스 기판을 구비한 표시 패널 및 표시 장치에 관한 것이다.
최근 들어, 액정 표시 장치는 CRT(Cathode-Ray-Tube)에 비해 소비 전력이 적어서 소형화되기 쉬우므로 급속하게 보급되고 있다. 이들 액정 표시 장치 중에서도 응답 속도가 빠르고, 다계조 표시가 용이한 액티브 매트릭스형의 액정 표시 장치가 널리 사용되고 있다.
액티브 매트릭스형의 액정 표시 장치는, 다수의 화소가 매트릭스 형상으로 배열된 액티브 매트릭스 기판과, 이것에 대향하도록 배치된 대향 기판을 구비하고 있고, 또한 이들 2개의 기판의 사이에 표시 매체인 액정층이 끼움 지지된(挾持) 구조를 갖고 있다. 액티브 매트릭스 기판에는 복수의 주사 배선과 복수의 신호 배선이 교차하도록 배치되어 있고, 그 교차부 근방에 박막 트랜지스터(TFT)을 갖는 화소부가 형성되어 있다.
특허문헌 1에는, 액티브층 상에 위치하여 서로 제1 거리 이격되어 있는 제1 및 제2 오믹 콘택트층과; 상기 제1 및 제2 오믹 콘택트층 상에 각각 위치하여 서로 상기 제1 거리 이격하고, 그 사이에 상기 액티브층이 노출되는 제1 및 제2의 배리어 패턴과; 상기 제1 및 제2의 배리어 패턴 상에 각각 위치하여 데이터 배선에 연결되는 소스 전극과 상기 소스 전극으로부터 상기 제1 거리보다 큰 제2 거리 이격되어 있는 드레인 전극을 포함하는 액정 표시 장치용 어레이 기판이 기재되어 있다.
일본 공개 특허 공보 「일본 특허 공개 제2008-166789호 공보(2008년 7월 17일 공개)」
종래의 액티브 매트릭스 기판의 예를 도 13 및 도 14를 참조하여 설명한다. 도 14는 종래의 액티브 매트릭스 기판의 일부의 단면도를 도시한다. 또한, 도 14는 종래의 액티브 매트릭스 기판(300)의 TFT(325) 부근의 일부분만을 도시한다.
도 14에 도시한 바와 같이, 종래의 액티브 매트릭스 기판(300)은 유리(311), 주사 배선(312), 절연층(313), 반도체층(314), 신호 전극(316), 드레인 전극(317), 보호층(318), 층간 절연층(319) 및 화소 전극(320)을 구비하고 있다. 이들은 도 14에 도시한 바와 같이 적층됨으로써 TFT(325)를 구성하고 있다. 반도체층(314)은 채널층(314a)과 전극 콘택트층(314b)에 의해 구성되어 있다. 또한, 신호 전극(316)은 하층 신호 전극(316a)과 상층 신호 전극(316b)을 구비하고, 드레인 전극(317)은 하층 드레인 전극(317a)과 상층 드레인 전극(317b)을 구비하고 있다.
종래의 액티브 매트릭스 기판(300)에 있어서의 신호 전극(316) 및 드레인 전극(317)에서는, 도 14에 도시한 바와 같이, 상층이 하층의 상면 모두를 덮도록 적층되어 있다.
여기서, 액티브 매트릭스 기판(300)의 제조 공정에 있어서, 상층 드레인 전극(317b)에 사용하는 재료가 확산되는 경우가 있다. 상층 드레인 전극(317b)에 사용하는 재료가 확산될 우려가 있는 프로세스로서는, 예를 들어 드레인 전극(317)을 건식 에칭하는 프로세스, CVD법에 의해 보호층(318)의 재료를 성막하는 프로세스 등을 들 수 있다. 이와 같이 확산된 재료가 반도체층(314) 상으로 이동해버리면, TFT의 특성이 저하되어버린다.
도 13은 종래의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 특히 드레인 전극(317)의 패터닝을 행했을 때의 단면 구조를 도시한다. 종래의 액티브 매트릭스 기판(300)은 상층 드레인 전극(317b)과 반도체층(314)의 거리가 가깝다. 그로 인해, 예를 들어 건식 에칭 등에 의해 상층 드레인 전극(317b)에 사용하는 재료가 확산된 경우, 도 13에 화살표로 나타낸 바와 같이, 확산된 재료가 반도체층(314) 상으로 이동해버릴 우려가 높다.
따라서, 종래의 액티브 매트릭스 기판(300)에 있어서는, 상층 드레인 전극(317b)에 사용하는 재료가 반도체층(314) 상으로 이동함으로써 TFT(325)의 특성의 저하를 초래해버린다는 문제가 발생한다. 상술한 특허문헌 1의 기술에 있어서도, 이러한 문제를 해결하기 위한 방법은 기재되어 있지 않다.
또한, 특허문헌 1에는, 소스 전극 및 드레인 전극을 습식 에칭에 의해 패터닝하고, 배리어 패턴을 건식 에칭에 의해 패터닝함으로써, 소스 전극 및 드레인 전극이 배리어 패턴보다도 크게 에칭(오버에칭)되는 것이 기재되어 있다. 그러나, 소스 전극 및 드레인 전극이 오버에칭되는 양에 대해서는 전혀 규정되어 있지 않다. 그로 인해, 오버에칭되는 양이 적은 경우에는 소스 전극 및 드레인 전극에 사용하는 재료가 확산되어 반도체층 상으로 이동한다는 문제가 발생한다. 또한, 오버에칭되는 양이 많은 경우에는 레지스트의 박리가 발생하거나, 가는 배선을 형성하는 것이 곤란해지거나 하는 문제가 발생한다.
특허문헌 1에는, 이들 문제에 대해서도, 이들 문제를 해결하는 방법에 대해서도 전혀 기재되어 있지 않다. 그로 인해, 종래 기술에 있어서의 배선 구조에서는 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 곤란하다.
본 발명은 상기의 종래 기술이 갖는 문제를 감안하여 이루어진 것이며, 그 목적은 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 가능한 배선 구조를 구비한 액티브 매트릭스 기판, 및 이것을 구비한 표시 패널 및 표시 장치를 제공하는 데 있다.
상기의 과제를 해결하기 위해서, 본 발명의 일형태에 관한 액티브 매트릭스 기판은, 반도체층과, 상기 반도체층에 전기적으로 접속되어 있는 전극에 의해 구성되어 있는 박막 트랜지스터를 구비하고 있고, 상기 전극은, 상기 반도체층의 상면의 일부를 덮도록 적층된 제1 금속층과, 상기 제1 금속층에 적층된 제2 금속층을 구비하고, 상기 반도체층과 상기 제1 금속층과 상기 제2 금속층은 계단 형상으로 구성되어 있고, 상기 계단 형상으로 구성되어 있는 부분에 있어서, 상기 제1 금속층의 주연과 상기 제2 금속층의 주연의 거리가 0.4㎛보다 크고, 1.5㎛보다 작은 것을 특징으로 한다.
상기의 구성이면, 제1 금속층을 구비하고, 또한 제1 금속층의 주연과 제2 금속층의 주연의 거리가 0.4㎛보다 큼으로써 반도체층과 제2 금속층을 충분히 이격시킬 수 있다. 그로 인해, 액티브 매트릭스 기판을 제조하는 과정에 있어서, 예를 들어 전극을 패터닝할 때 등, 제2 금속층에 사용하는 재료가 반도체층에 이동해버리는 것을 방지할 수 있다.
따라서, TFT의 특성의 저하를 방지하고 안정된 특성을 얻을 수 있다. 또한, TFT의 특성을 저하시키지 않고 제2 금속층에 어떠한 금속도 사용할 수 있다.
또한, 제1 금속층의 주연과 제2 금속층의 주연의 거리가 1.5㎛보다 작음으로써 전극을 패터닝할 때에 사용하는 레지스트가 박리되는 것을 방지할 수 있고, 가는 배선이어도 용이하게 형성시킬 수 있다. 따라서, 본 발명이면, 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 가능한 액티브 매트릭스 기판으로 할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음 설명에서 명백해질 것이다.
본 발명에 관한 액티브 매트릭스 기판은, 이상과 같이, 반도체층과, 상기 반도체층에 전기적으로 접속되어 있는 전극에 의해 구성되어 있는 박막 트랜지스터를 구비하고 있고, 상기 전극은, 상기 반도체층의 상면의 일부를 덮도록 적층된 제1 금속층과, 상기 제1 금속층에 적층된 제2 금속층을 구비하고, 상기 반도체층과 상기 제1 금속층과 상기 제2 금속층은 계단 형상으로 구성되어 있고, 상기 계단 형상으로 구성되어 있는 부분에 있어서, 상기 제1 금속층의 상면은, 상기 반도체층의 상면에 있어서의 상기 제1 금속층에 덮여 있지 않은 부분에 상기 제2 금속층보다도 돌출되어 있음으로써 상기 제2 금속층에 덮여 있지 않은 부분을 갖고 있으며, 또한, 상기 제1 금속층의 주연과 상기 제2 금속층의 주연의 거리가 0.4㎛보다 크고, 1.5㎛보다 작아서, 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 가능한 배선 구조를 구비한 액티브 매트릭스 기판을 제공할 수 있다.
도 1은 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 일부의 단면도를 도시한다.
도 2는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 주요부의 단면도를 도시한다.
도 3은 본 발명의 일실시 형태에 있어서의 액정 표시 장치를 도시하는 도면이다.
도 4의 (a) 내지 (e)는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 5의 (a) 내지 (c)는 본 발명의 일실시 형태에 있어서의 대향 기판의 제조 방법을 설명하기 위한 도면이다.
도 6의 (a) 내지 (c)는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 7의 (a) 내지 (d)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 8의 (a) 내지 (e)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 9의 (a) 내지 (f)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 10의 (a) 내지 (f)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일실시예에 있어서의 액티브 매트릭스 기판의 TFT 특성을 나타내는 그래프이다.
도 12는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 13은 종래의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이다.
도 14는 종래의 액티브 매트릭스 기판의 일부의 단면도를 도시한다.
도 15의 (a) 내지 (d)는 제3 공정의 습식 에칭 종료 시점에 있어서의 액티브 매트릭스 기판의 전자 현미경 화상을 도시하는 도면이다.
(제1 실시 형태)
이하, 본 발명에 관한 액정 표시 장치의 제1 실시 형태에 대해서 상세하게 설명한다.
우선, 본 실시 형태에 관한 액정 표시 장치(표시 장치)(1)의 구성에 대해서 설명한다.
(액정 표시 장치(1)의 구성)
액정 표시 장치(1)의 구성에 대해서 도 1 내지 도 3을 참조하여 설명한다. 우선, 액정 표시 장치(1)의 전체 형상에 대해서 도 3을 참조하여 설명한다. 도 3은 본 발명의 일실시 형태에 있어서의 액정 표시 장치를 도시하는 도면이다.
액정 표시 장치(1)는 액티브 매트릭스형의 액정 표시 패널(표시 패널)(2)을 구비한 액정 표시 장치(1)이다. 액정 표시 패널(2)은, 도 3에 도시한 바와 같이, 액티브 매트릭스 기판(10A)과, 대향 기판(30)이 액정층(도시하지 않음)을 사이에 두고 맞대어져서 형성되어 있다.
액티브 매트릭스 기판(10A)은, 도시하지 않지만 화소 전극이 매트릭스 형상으로 배치되어 있고, 관찰자에게 시인되는 화상을 표시하는 표시 영역과, 표시 영역의 외측에 설치되고, 관찰자에게 화상이 시인되지 않는 비표시 영역으로 나뉜다. 비표시 영역에는 주사 배선(12)이 외부의 신호를 받기 위한 주사 배선 단자부(41)와, 신호 배선이 외부의 신호를 받기 위한 신호 배선 단자부(42)가 설치되어 있다. 주사 배선 단자부(41) 및 신호 배선 단자부(42)는 각각 주사 배선(12) 또는 신호 배선에 접속되어 있는 단자 배선(43)과 접속되어 있다.
액티브 매트릭스 기판(10A)에는 복수의 주사 배선(12)과 복수의 신호 배선이 교차하도록 배치되어 있고, 그 교차부 근방에 박막 트랜지스터(이하, 「TFT」라고도 함)(25)가 형성되어 있다. TFT(25)는 화소부를 구성한다. 각 TFT(25)에 대응하여 신호 전극(전극)(16)과 드레인 전극(전극)(17)과 화소 전극(20)이 설치되어 있다. TFT(25)의 구조에 대해서는 후술한다.
(TFT(25)의 기본적인 구조)
액티브 매트릭스 기판(10A)에 형성되어 있는 TFT(25)의 기본적인 구성에 대해서 도 1을 참조하여 이하에 설명한다. 도 1은 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 일부의 단면도를 도시한다. 또한, 도 1은 액티브 매트릭스 기판(10A)의 TFT(25) 부근의 일부분만을 도시한다.
액티브 매트릭스 기판(10A)은 유리(11), 주사 배선(12), 절연층(13), 반도체층(14), 신호 전극(16), 드레인 전극(17), 보호층(18), 층간 절연층(19) 및 화소 전극(20)을 구비하고 있다. 이들은 도 1에 도시한 바와 같이 적층됨으로써 TFT(25)를 구성하고 있다.
TFT(25)는 역 스태거형(보텀 게이트)의 구조이다. 즉, TFT(25)에 있어서, 최하층에 주사 배선(12)이 배치되고, 주사 배선(12) 상에 절연층(13)과 반도체층(14)이 형성되고, 절연층(13)과 반도체층(14) 상에 신호 전극(16) 및 드레인 전극(17)이 형성되어 있다.
반도체층(14)은 채널층(14a)과 전극 콘택트층(14b)에 의해 구성되어 있고, 신호 전극(16)과 드레인 전극(17)을 도통시키기 위한 층이다.
채널층(14a)으로서는, 예를 들어 아몰퍼스 실리콘 등을 사용해도 되고, 또한, 산화아연(ZnO), 산화인듐-산화갈륨-산화아연의 조성을 갖는 아몰퍼스 박막(IGZO) 등의 산화물 반도체를 사용해도 된다.
전극 콘택트층(14b)은, 예를 들어 n형 불순물이 고농도로 도프된 N+콘택트층이어도 되고, 예를 들어 N+아몰퍼스 실리콘 등을 사용할 수 있다.
신호 전극(16)은 신호 배선에 설치되어 있는 전극이다. 신호 전극(16)은 하층 신호 전극(제1 금속층)(16a)과 상층 신호 전극(제2 금속층)(16b)을 구비하고, 반도체층(14)에 전기적으로 접속되어 있다.
드레인 전극(17)은 하층 드레인 전극(제1 금속층)(17a)과 상층 드레인 전극(제2 금속층)(17b)을 구비하고, 반도체층(14)에 전기적으로 접속되어 있다. 드레인 전극(17)은 신호 전극(16)과 반도체층(14)을 개재하여 전기적으로 접속되어 있다.
하층 신호 전극(16a) 및 하층 드레인 전극(17a)에 사용하는 재료로서는 특별히 한정되지는 않지만, 제조 공정에 있어서 확산되기 어려운 금속을 사용하는 것이 바람직하다. 예를 들어, 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 또는 이들의 합금 등을 사용할 수 있다. 이와 같은 구성이면, 제조 공정에 있어서, 하층 신호 전극(16a) 및 하층 드레인 전극(17a)에 사용하는 금속이 반도체층(14)에 확산되지 않으므로 양호한 특성을 갖는 TFT를 형성시킬 수 있다.
상층 신호 전극(16b) 및 상층 드레인 전극(17b)에 사용하는 재료로서는 특별히 한정되지는 않지만, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al) 등을 들 수 있으며, 구리 또는 구리 합금이 바람직하다. 구리 또는 구리 합금이면, 저항이 작으므로 신호 전극(16) 또는 드레인 전극(17)의 저항을 작게 할 수 있다.
구리로서는, 예를 들어 순 구리 등을 사용할 수 있다. 또한, 구리 합금으로서는, 예를 들어 구리-마그네슘 합금(CuMg), 구리-망간 합금(CuMn), 구리-알루미늄 합금(CuAl), 구리-티타늄 합금(CuTi), 구리-지르코늄 합금(CuZr), 구리-몰리브덴 합금(CuMo) 등을 사용할 수 있다.
주사 배선(12)은 도 1에서는 도시하지 않지만, 하층 주사 배선(12a)과 상층 주사 배선(12b)을 구비하고 있다. 하층 주사 배선(12a)에 사용하는 재료로서는 하층 신호 전극(16a) 및 하층 드레인 전극(17a)에 사용할 수 있는 재료와 동일한 것을 사용할 수 있다. 또한, 상층 주사 배선(12b)에 사용하는 금속으로서는 상층 신호 전극(16b) 및 상층 드레인 전극(17b)에 사용할 수 있는 재료와 동일한 것을 사용할 수 있다.
절연층으로서는, 예를 들어 질화 실리콘(SiNx), 이산화규소(SiO2) 등을 사용해도 되고, 또한, SiNx와 SiO2를 적층해도 된다. 게이트 절연막(103)의 두께는 1000 내지 5000Å인 것이 바람직하다.
보호층(18)로서는, 예를 들어 질화 실리콘(SiNx), 이산화규소(SiO2) 등을 사용할 수 있다.
층간 절연층(19)으로서는 포토 감광성을 갖는 것을 사용하는 것이 바람직하고, 예를 들어 감광성 아크릴 수지 등을 사용할 수 있다.
화소 전극(20)으로서는, 예를 들어 산화인듐 주석(ITO), 산화인듐-산화아연(IZO) 등의 투명 도전 재료를 사용할 수 있다.
이어서, TFT(25)에 있어서의 신호 전극(16) 및 드레인 전극(17)의 구조에 대해서 보다 상세하게 이하에 설명한다.
(신호 전극(16) 및 드레인 전극(17)의 구조)
TFT(25)에 있어서의 신호 전극(16) 및 드레인 전극(17)의 구조에 대해서 도 2를 참조하여 설명한다. 도 2는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 주요부의 단면도를 도시한다. 또한, 여기에서는 TFT(25)에 있어서의 드레인 전극(17)의 구조에 대해서 설명하지만, TFT(25)에 있어서의 신호 전극(16)도 드레인 전극(17)과 동일하게 구성되어 있다.
즉, 이하의 설명에 있어서, 드레인 전극(17)은 신호 전극(16)으로, 하층 드레인 전극(17a)은 하층 신호 전극(16a)으로, 상층 드레인 전극(17b)은 상층 신호 전극(16b)으로 적절히 치환할 수 있다.
TFT(25)에 있어서, 드레인 전극(17)의 하층 드레인 전극(17a)은 반도체층(14)의 상면의 일부를 덮도록 적층되어 있다. 여기에서는 하층 드레인 전극(17a)은 반도체층(14)에 있어서의 전극 콘택트층(14b)의 상면의 일부를 덮도록 적층되어 있다. 또한, 상층 드레인 전극(17b)은 하층 드레인 전극(17a)에 적층되어 있다. 그리고, 채널층(14a)과 전극 콘택트층(14b)과 하층 드레인 전극(17a)과 상층 드레인 전극(17b)은 TFT(25)에 있어서 계단 형상으로 구성되어 있다.
이 계단 형상으로 구성되어 있는 부분에 있어서, 하층 드레인 전극(17a)은 반도체층(14)의 상면에 있어서의 하층 드레인 전극(17a)에 덮여 있지 않은 부분(14aa 및 14ba)이 있는 방향으로 상층 드레인 전극(17b)보다도 돌출되어 있음으로써 상층 드레인 전극(17b)에 덮여 있지 않은 부분(17aa)을 갖고 있다.
또한, 이 계단 형상으로 구성되어 있는 부분에 있어서, 하층 드레인 전극(17a)의 주연과 상층 드레인 전극(17b)의 주연의 거리(A)는 0.4㎛보다 크고, 1.5㎛보다 작다.
여기서, 「하층 드레인 전극(17a)의 주연」이란, 하층 드레인 전극(17a)의 상면 또는 이것에 이어지는 단부면이 반도체층(14)의 상면에 접촉하는 부분을 가리킨다. 또한, 「상층 드레인 전극(17b)의 주연」이란, 상층 드레인 전극(17b)의 상면 또는 이것에 이어지는 단부면이 하층 드레인 전극(17a)의 상면에 접촉하는 부분을 가리킨다.
본 실시 형태에서는, 하층 드레인 전극(17a)을 구비하고, 또한 거리(A)가 0.4㎛보다 큼으로써 반도체층(14)과 상층 드레인 전극(17b)을 충분히 이격할 수 있다. 도 12는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 특히 드레인 전극(17)의 패터닝을 행했을 때의 단면 구조를 도시한다. 도 12에 도시한 바와 같이, 본 실시 형태에 있어서의 액티브 매트릭스 기판(10A)에서는, 상층 드레인 전극(17b)과 반도체층(14)이 충분히 이격되어 있다. 그로 인해, 드레인 전극(17)의 패터닝 시에 상층 드레인 전극(17b)의 재료가 반도체층(14)에 이동해버리는 것을 방지할 수 있다.
그로 인해, 본 실시 형태이면, 상층 드레인 전극(17b)에 어떠한 금속을 사용한 경우에도 제조 공정에 있어서 이 금속이 반도체층(14)까지 이동하는 것을 방지할 수 있다. 따라서, TFT의 특성의 저하를 방지하여 안정된 특성을 얻을 수 있다. 환언하면, 본 실시 형태이면, TFT의 특성을 저하시키지 않고 상층 드레인 전극(17b)에 어떠한 금속도 사용할 수 있다.
또한, 거리(A)가 1.5㎛보다 작음으로써 드레인 전극(17)을 패터닝할 때에 사용하는 레지스트가 박리되는 것을 방지할 수 있고, 가는 배선이어도 용이하게 형성시킬 수 있다. 따라서, 본 실시 형태의 배선 구조이면, 안정된 특성을 갖는 TFT를 용이하게 형성시킬 수 있다.
또한, 하층 드레인 전극(17a)은 전극 콘택트층(14b)을 완전히 덮도록 적층되어 있어도 된다. 이 경우에는, 하층 드레인 전극(17a)은 전극 콘택트층(14b)과 함께 채널층(14a)의 상면의 일부를 덮도록 적층되고, 채널층(14a)과 하층 드레인 전극(17a)과 상층 드레인 전극(17b)이 계단 형상으로 구성된다.
또한, 전극 콘택트층(14b)이 채널층(14a)을 완전히 덮고 있어도 된다. 이 경우에는, 하층 드레인 전극(17a)은 전극 콘택트층(14b)의 상면의 일부를 덮도록 적층되고, 전극 콘택트층(14b)과 하층 드레인 전극(17a)과 상층 드레인 전극(17b)이 계단 형상으로 구성된다.
본 실시 형태에 관한 액티브 매트릭스 기판은 표시 장치에 있어서의 표시 패널에 적절하게 사용할 수 있다.
이어서, 본 실시 형태에 관한 액정 표시 장치(1)의 제조 방법에 대해서 이하에 설명한다.
우선, 본 실시 형태에 있어서의 액티브 매트릭스 기판(10A)의 제조 공정에 대해서 설명한다. 또한, 본 실시 형태에 있어서는, 하층 주사 배선(12a), 하층 신호 전극(16a) 및 하층 드레인 전극(17a)에 Ti를 사용하고, 상층 주사 배선(12b), 상층 신호 전극(16b) 및 상층 드레인 전극(17b)에 Cu를 사용한 경우를 예로 들어 설명한다.
(액티브 매트릭스 기판(10A)의 제조 공정)
본 실시 형태에 있어서의 액티브 매트릭스 기판(10A)은 5회의 포토리소그래피 공정에 의해 제조된다.
여기서, 도 4의 (a) 내지 도 4의 (e)을 참조하면서 본 실시 형태의 액티브 매트릭스 기판(10A)의 제조 공정을 공정순으로 (1) 내지 (5)에 설명한다. 도 4의 (a) 내지 도 4의 (e)는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 각 공정이 종료된 시점에서의 단면 구조를 도시한다. 또한, 도 4의 (a) 내지 도 4의 (e)는 액티브 매트릭스 기판(10A)의 TFT(25) 부근의 일부분만을 도시하고 있다. 따라서, 여기서는 TFT(25) 부근의 제조 공정에 대해서 설명한다.
(1)제1 공정
제1 공정에서는, 도 4의 (a)에 도시한 바와 같이, 주사 배선(12)을 형성한다. 우선, 유리(11) 상에 스퍼터링법에 의해 하층 주사 배선(12a)으로서 Ti 및 상층 주사 배선(12b)으로서 Cu를 연속해서 성막한 후에, 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 후술하는 방법에 의해 습식 에칭을 행하고, 하층 주사 배선(12a) 및 상층 주사 배선(12b)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, Ti를 30 내지 150nm, Cu를 200 내지 500nm 성막하는 것이 바람직하다.
(2)제2 공정
제2 공정에서는, 도 4의 (b)에 도시한 바와 같이, 절연층(13), 채널층(14a) 및 전극 콘택트층(14b)을 형성한다. 우선, CVD법에 의해 절연층(13)으로서 질화 실리콘, 채널층(14a)으로서 아몰퍼스 실리콘 및 전극 콘택트층(14b)으로서 n+아몰퍼스 실리콘을 연속해서 성막한다. 그 후, 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 건식 에칭을 행하고, 채널층(14a) 및 전극 콘택트층(14b)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 절연층(13)으로서의 질화 실리콘을 200 내지 500nm, 채널층(14a)으로서의 아몰퍼스 실리콘을 30 내지 300nm, 전극 콘택트층(14b)으로서의 n+아몰퍼스 실리콘을 50 내지 150nm 성막하는 것이 바람직하다.
(3)제3 공정
제3 공정에서는, 도 4의 (c)에 도시한 바와 같이, 신호 전극(16) 및 드레인 전극(17)을 형성한다. 신호 전극(16)과 드레인 전극(17)은 동일한 층에 동시에 성막된 후, 패터닝에 의해 각각 형성된다.
우선, 스퍼터링법에 의해 하층 신호 전극(16a) 및 하층 드레인 전극(17a)으로서 Ti, 상층 신호 전극(16b) 및 상층 드레인 전극(17b)으로서 Cu를 연속해서 성막한 후에, 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 후술하는 방법에 의해 습식 에칭을 행하고, 하층 신호 전극(16a), 상층 신호 전극(16b), 하층 드레인 전극(17a) 및 상층 드레인 전극(17b) 각각의 패턴을 형성한다. 또한, 건식 에칭에 의해 전극 콘택트층(14b)의 일부를 제거한다. 그 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, Ti를 30 내지 150nm, Cu를 100 내지 400nm 성막하는 것이 바람직하다.
(4)제4 공정
제4 공정에서는, 도 4의 (d)에 도시한 바와 같이, 보호층(18) 및 층간 절연층(19)을 형성한다. 우선, CVD법에 의해 보호층(18)으로서 질화 실리콘을 성막한다. 계속해서, 층간 절연층(19)으로서 감광성 층간 절연막 재료를 성막한 후에 포토리소그래피에 의해 패턴 형성한다. 그 후, 건식 에칭을 행하고, 보호층(18) 및 층간 절연층(19)의 패턴을 형성한다.
본 공정에서는 특별히 한정되지는 않지만, 보호층(18)으로서의 질화 실리콘을 100 내지 700nm 성막하는 것이 바람직하다.
(5)제5 공정
제5 공정에서는, 도 4의 (e)에 도시한 바와 같이, 화소 전극(20)을 형성한다. 우선, 스퍼터링법에 의해 화소 전극(20)을 형성하기 위한 막으로서 산화인듐 주석(ITO) 또는 산화인듐-산화아연(IZO) 등의 투명 도전 재료를 성막한 후에 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 습식 에칭에 의해 화소 전극(20)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 화소 전극(20)으로서의 투명 도전 재료를 50 내지 200nm 성막하는 것이 바람직하다.
이상의 공정에 의해 액티브 매트릭스 기판(10A)이 제조된다. 단, 본 발명에서는, 상술한 바와 같은 재료나, 각 층의 두께에 반드시 한정되지 않고 액티브 매트릭스 기판의 재료로서 종래부터 일반적으로 사용되고 있는 것을 사용할 수 있다.
(습식 에칭 방법)
본 실시 형태의 TFT(25)에 있어서의 주사 배선(12), 신호 전극(16) 및 드레인 전극(17)은, 도 4의 (e)에 도시한 바와 같이, 하층과 상층의 2층 구조이며, 하층과 상층은 계단 형상으로 구성되어 있다.
이러한 구조로 하기 위해서, 본 실시 형태에 있어서는, 상술한 제1 공정 및 제3 공정에서의 습식 에칭을 이하에 설명하는 방법에 의해 행한다.
본 실시 형태의 제1 공정에서 행하는 습식 에칭의 방법에 대해서 도 6의 (a) 내지 도 6의 (c)를 참조하여 설명한다. 도 6의 (a) 내지 도 6의 (c)는 본 발명의 일실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 특히 주사 배선(12)을 패터닝할 때의 각 단계의 단면도를 도시한다.
제1 공정에 있어서는, 이하 (1) 내지 (3)에 설명하는 방법에 의해 습식 에칭을 행하고, 주사 배선(12)을 패터닝한다.
(1)제1 공정에 있어서 습식 에칭을 행하기 직전에는, 도 6의 (a)에 도시한 바와 같이, 유리(11) 상에 하층 주사 배선(12a)으로서 Ti 및 상층 주사 배선(12b)으로서 Cu가 성막되고, 포토리소그래피에 의해 레지스트(50)가 형성되어 있다.
(2)이어서, 과산화수소(H2O2)와 불소 화합물을 포함하는 에천트를 사용하여 습식 에칭을 행하고, 도 6의 (b)에 도시한 바와 같이, Ti 및 Cu를 동시에 에칭한다.
본 실시 형태에 있어서는, H2O2 농도가 5％ 이상 20％ 미만이고, 또한 불소 화합물 농도가 0.5％ 이상 3％ 미만인 에천트를 사용하는 것이 바람직하다. 이에 의해, Ti보다도 빨리 Cu를 에칭시킬 수 있다. 그 결과, 도 6의 (b)에 도시한 바와 같이, Cu의 시프트량(에칭레이트)을 Ti의 시프트량보다도 크게 시킴으로써 하층 주사 배선(12a)과 상층 주사 배선(12b)을 계단 형상으로 구성시킬 수 있다.
또한, 본 실시 형태에 사용하는 에천트는 특별히 한정되지는 않지만, H2O2와 불소 화합물을 포함하는 것이 바람직하다. 이와 같은 구성이면, 에천트에 포함되는 H2O2의 농도에 따라 Cu의 시프트량을 조절할 수 있고, 한편 불소 화합물의 농도에 따라 Ti의 시프트량을 조절할 수 있다. 따라서, 에천트에 포함되는 H2O2 및 불소 화합물의 농도를 Cu 및 Ti의 바람직한 시프트량에 기초하여 적절히 조정하는 것이 바람직하다.
(3)계속해서, 레지스트(50)를 박리 세정하고, 도 6의 (c)에 도시한 바와 같은 주사 배선(12)의 패턴을 완성시킨다.
제3 공정에 있어서도, 이상의 (1) 내지 (3)에 설명하는 방법에 의해 습식 에칭을 행하고, 신호 전극(16) 및 드레인 전극(17)을 패터닝할 수 있다. 또한, 제3 공정에 있어서는, 상술한 방법의 (2)에 있어서 사용하는 에천트는 H2O2 농도가 5％ 이상 20％ 미만이고, 또한 불소 화합물 농도가 0.5％ 이상 3％ 미만인 것이 바람직하고, 에칭 시간은 저스트 에칭 시간의 1.3 내지 3배의 시간 행하는 것이 바람직하다. 또한, 「저스트 에칭시간」이란, 신호 전극(16) 및 드레인 전극(17)의 상층(여기서는 Cu)이 레지스트(50)의 폭과 동일한 폭으로 에칭되는 시간을 말한다.
이에 의해 신호 전극(16) 및 드레인 전극(17) 각각에 있어서의 하층의 주연과 상층의 주연의 거리(A)를 0.4㎛보다 크고, 또한 1.5㎛보다 작게 할 수 있다.
(대향 기판(30)의 제조 공정)
이어서, 도 5의 (a) 내지 도 5의 (c)을 참조하면서, 본 실시 형태에 있어서의 대향 기판(30)의 제조 공정에 대해서 설명한다. 도 5의 (a) 내지 도 5의 (c)는 본 발명의 일실시 형태에 있어서의 대향 기판의 제조 방법을 설명하기 위한 도면이며, 각 공정이 종료된 시점에서의 단면 구조를 도시한다.
대향 기판(30)은 이하 (1) 내지 (3)에 설명하는 3회의 포토리소그래피 공정에 의해 제조된다.
(1)도 5의 (a)에 도시한 바와 같이, 유리(31) 상에 감광성 재료를 사용하여 포토리소그래피에 의해 블랙 매트릭스(32) 및 적색, 녹색 또는 청색의 컬러 필터(33)의 각 층을 형성한다.
(2)도 5의 (b)에 도시한 바와 같이, 스퍼터링법에 의해 화소 전극(34)을 두께 50 내지 200nm으로 퇴적한 후, 포토리소그래피 및 습식 에칭에 의해 패턴을 형성함으로써 대향 전극을 형성한다.
(3)도 5의 (c)에 도시한 바와 같이, 감광성 재료를 사용하여 포토리소그래피에 의해 포토 스페이서(35)를 형성한다.
(접합 공정)
또한, 액티브 매트릭스 기판(10A)과 대향 기판(30)을 접합하여 액정층을 형성하는 접합 공정에 대해서 이하 (1) 내지 (3)에 설명한다.
(1)우선, 액티브 매트릭스 기판(10A) 및 대향 기판(30)에 배향막으로서 폴리이미드를 인쇄법에 의해 형성한다.
(2)이어서, 액티브 매트릭스 기판(10A) 및 대향 기판(30)을 밀봉제를 인쇄하고, 액정을 적하한 후에 접합한다.
(3)접합한 기판을 다이싱에 의해 분단한다.
이상의 공정에 의해, 액티브 매트릭스 기판(10A)과 대향 기판(30)을 겹쳐서 배치하고, 그 사이에 액정층이 형성된 본 실시 형태의 액정 표시 장치(1)가 제조된다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판 및 표시 패널은 상술한 액정 표시 장치에 한정되지 않고, 예를 들어 유기EL, 무기EL, 전기 영동 등에 있어서의 표시 장치 등에도 적용할 수 있다. 이에 의해, 안정된 특성을 갖는 TFT를 용이하게 형성시킬 수 있는 액티브 매트릭스 기판을 구비하고 있으므로, 고품질의 표시 장치를 용이하게 제조할 수 있다.
(제2 실시 형태)
본 발명에 관한 액정 표시 장치의 제2 실시 형태에 대해서 이하에 설명한다.
본 실시 형태에 있어서는, 액티브 매트릭스 기판(10A)의 제조 공정만이 제1 실시 형태와 상이하고, 그 밖에는 제1 실시 형태와 동일하게 구성되어 있다. 따라서, 본 실시 형태에서는, 제1 실시 형태와 상이한 점에만 대해서 설명하고, 동일한 구성의 부재에는 동일한 부재 번호를 붙여서 그 설명은 생략한다.
본 실시 형태에 있어서는, 제1 실시 형태의 액티브 매트릭스 기판(10A)의 제조 공정에 있어서의 제3 공정에 있어서, 신호 전극(16) 및 드레인 전극(17)을 습식 에칭 및 건식 에칭에 의해 패터닝한다. 이 점 이외는 제1 실시 형태와 동일한 방법을 사용한다. 본 실시 형태에 있어서의 주사 배선(12), 신호 전극(16) 및 드레인 전극(17)의 패터닝은 이하에 설명하는 방법에 의해 행한다.
(주사 배선(12)의 패터닝)
우선, 본 실시 형태의 제1 공정에서 행하는 습식 에칭의 방법에 대해서 도 6의 (a) 내지 도 6의 (c)를 참조하여 설명한다. 제1 공정에 있어서는, 이하 (1) 내지 (3)에 설명하는 방법에 의해 습식 에칭을 행하고, 주사 배선(12)을 패터닝한다.
(1)제1 공정에 있어서 습식 에칭을 행하기 직전에는, 도 6의 (a)에 도시한 바와 같이, 유리(11) 상에 하층 주사 배선(12a)으로서 Ti 및 상층 주사 배선(12b)으로서 Cu가 성막되고, 포토리소그래피에 의해 레지스트(50)가 형성되어 있다.
(2)이어서, 과산화수소(H2O2)와 불소 화합물을 포함하는 에천트를 사용하여 습식 에칭을 행하고, 도 6의 (b)에 도시한 바와 같이, Ti 및 Cu를 동시에 에칭한다.
본 실시 형태에 있어서는, H2O2 농도가 5％ 이상 20％ 미만이고, 또한 불소 화합물 농도가 0.5％ 이상 3％ 미만인 에천트를 사용하는 것이 바람직하다. 이에 의해 Ti보다도 빨리 Cu를 에칭시킬 수 있다. 그 결과, 도 6의 (b)에 도시한 바와 같이, Cu의 시프트량(에칭레이트)을 Ti의 시프트량보다도 크게 함으로써 하층 주사 배선(12a)과 상층 주사 배선(12b)을 계단 형상으로 구성시킬 수 있다.
또한, 본 실시 형태에 사용하는 에천트는 특별히 한정되지는 않지만, H2O2와 불소 화합물을 포함하는 것이 바람직하다. 이와 같은 구성이면, 에천트에 포함되는 H2O2의 농도에 따라 Cu의 시프트량을 조절할 수 있고, 한편 불소 화합물의 농도에 따라 Ti의 시프트량을 조절할 수 있다. 따라서, 에천트에 포함되는 H2O2 및 불소 화합물의 농도를 Cu 및 Ti의 바람직한 시프트량에 기초하여 적절히 조정하는 것이 바람직하다.
(3)계속해서, 레지스트(50)를 박리 세정하여 도 6의 (c)에 도시한 바와 같은 주사 배선(12)의 패턴을 완성시킨다.
(신호 전극(16) 및 드레인 전극(17)의 패터닝)
이어서, 본 실시 형태의 제3 공정에서 행하는 습식 에칭 및 건식 에칭의 방법에 대해서 도 7의 (a) 내지 도 7의 (d)를 참조하여 설명한다. 도 7의 (a) 내지 도 7의 (d)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 특히 신호 전극(16)을 패터닝할 때의 각 단계의 단면도를 도시한다. 여기에 나타내는 방법에 의해 신호 전극(16) 및 드레인 전극(17)을 패터닝한다.
제3 공정에 있어서는, 이하 (4) 내지 (7)에 설명하는 방법에 의해 습식 에칭 및 건식 에칭을 행하고, 신호 전극(16) 및 드레인 전극(17)을 패터닝한다.
(4)제3 공정에 있어서 습식 에칭 및 건식 에칭을 행하기 직전에는, 도 7의 (a)에 도시한 바와 같이, 하지 상에 하층 신호 전극(16a)으로서 Ti 및 상층 신호 전극(16b)으로서 Cu가 성막되고, 포토리소그래피에 의해 레지스트(50)가 형성되어 있다.
(5)이어서, 과산화수소(H2O2)를 포함하는 에천트를 사용하여 습식 에칭을 행하고, 도 7의 (b)에 도시한 바와 같이, Cu를 에칭한다.
(6)계속해서, 건식 에칭을 행하고, 도 7의 (c)에 도시한 바와 같이, Ti를 에칭한다. 이에 의해 Ti는 레지스트(50)의 폭과 동일한 폭으로 에칭된다.
(7)레지스트(50)를 박리 세정하여 도 7의 (d)에 도시한 바와 같은 신호 전극(16)의 패턴을 완성시킨다.
본 실시 형태에 있어서는, 습식 에칭에 있어서 레지스트(50)가 에칭되지 않으므로 Cu가 레지스트(50)의 폭보다도 좁게 에칭되고, 그 후의 건식 에칭에 있어서는 Ti가 레지스트(50)와 동일한 폭으로 에칭된다. 그로 인해, Cu와 Ti의 시프트량 차이를 크게 할 수 있다. 또한, 본 실시 형태에 있어서의 습식 에칭하는 시간은 특별히 한정되지는 않지만, Cu 및 Ti의 바람직한 시프트량 차이에 기초하여 적절히 조정하는 것이 바람직하다.
이와 같이, 본 실시 형태에 있어서는, Cu의 시프트량을 Ti의 시프트량보다도 크게 시킴으로써 하층 신호 전극(16a)과 상층 신호 전극(16b)을 계단 형상으로 구성시킬 수 있다.
또한, 제3 공정에 있어서는, 상술한 방법의 (5)의 습식 에칭에 있어서 사용하는 에천트 및 에칭 시간은, 신호 전극(16) 및 드레인 전극(17)에 있어서의 하층의 주연과 상층의 주연의 거리(A)가 0.4㎛보다 크고, 또한 1.5㎛보다 작아지도록 조정되는 것이 바람직하다. 예를 들어, 상층이 구리에 의해 구성되어 있는 경우, H2O2 농도가 5％ 이상 10％ 미만인 에천트를 사용하여 저스트 에칭 시간의 2 내지 4배의 시간, 에칭을 행하는 것이 바람직하다. 이에 의해, 신호 전극(16) 및 드레인 전극(17)에 있어서의 하층의 주연과 상층의 주연의 거리(A)를 0.4㎛보다 크고, 또한 1.5㎛보다 작게 할 수 있다.
(제3 실시 형태)
본 발명에 관한 액정 표시 장치의 제3 실시 형태에 대해서 이하에 설명한다.
본 실시 형태에 있어서는, 액티브 매트릭스 기판(10B)에 층간 절연층(19)이 구비되어 있지 않은 점만이 제1 실시 형태 및 제2 실시 형태와 상이하고, 그 밖에는 제1 실시 형태 및 제2 실시 형태와 동일하게 구성되어 있다. 따라서, 본 실시 형태에서는 제1 실시 형태 및 제2 실시 형태와 상이한 점에 대해서만 설명하고, 동일한 구성의 부재에는 동일한 부재 번호를 붙여서 그 설명은 생략한다.
이하에 도 8의 (a) 내지 도 8의 (e)를 참조하면서 본 실시 형태에 있어서의 액티브 매트릭스 기판(10B)의 제조 공정을 공정순으로 (1) 내지 (5)에 설명한다. 도 8의 (a) 내지 도 8의 (e)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 각 공정이 종료된 시점에서의 단면 구조를 도시한다. 또한, 도 8의 (a) 내지 도 8의 (e)는 액티브 매트릭스 기판(10A)의 TFT(25) 부근의 일부분만을 도시하고 있다. 따라서, 여기서는 TFT(25) 부근의 제조 공정에 대해서 설명한다.
(1)제1 공정
제1 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제1 공정과 동일한 방법을 사용하여, 도 8의 (a)에 도시한 바와 같이, 주사 배선(12)을 형성한다.
(2)제2 공정
제2 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제2 공정과 동일한 방법을 사용하여, 도 8의 (b)에 도시한 바와 같이, 절연층(13), 채널층(14a) 및 전극 콘택트층(14b)을 형성한다.
(3)제3 공정
제3 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제3 공정과 동일한 방법을 사용하여, 도 8의 (c)에 도시한 바와 같이, 신호 전극(16) 및 드레인 전극(17)을 형성한다.
(4)제4 공정
제4 공정에서는, 도 8의 (d)에 도시한 바와 같이, 보호층(18)을 형성한다. 우선, CVD법에 의해 보호층(18)으로서 질화 실리콘을 성막한 후에 포토리소그래피에 의해 레지스트 패턴을 형성한다. 건식 에칭에 의해 보호층(18)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 보호층(18)으로서의 질화 실리콘을 100 내지 700nm 성막하는 것이 바람직하다.
(5)제5 공정
제5 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제5 공정과 동일한 방법을 사용하여, 도 8의 (e)에 도시한 바와 같이, 화소 전극(20)을 형성한다.
이상의 공정에 의해 액티브 매트릭스 기판(10B)이 제조된다.
(제4 실시 형태)
본 발명에 관한 액정 표시 장치의 제4 실시 형태에 대해서 이하에 설명한다.
본 실시 형태에 있어서는, 액티브 매트릭스 기판(10C)에 채널 보호층(21)이 구비되어 있는 점이 제1 실시 형태 및 제2 실시 형태와 상이하고, 그 밖에는 제1 실시 형태 및 제2 실시 형태와 동일하게 구성되어 있다. 따라서, 본 실시 형태에서는, 제1 실시 형태 및 제2 실시 형태와 상이한 점에 대해서만 설명하고, 동일한 구성의 부재에는 동일한 부재 번호를 붙여서 그 설명은 생략한다.
이하에 도 9의 (a) 내지 도 9의 (f)를 참조하면서 본 실시 형태에 있어서의 액티브 매트릭스 기판(10C)의 제조 공정을 공정순으로 (1) 내지 (5)에 설명한다. 도 9의 (a) 내지 도 9의 (f)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 각 공정이 종료된 시점에서의 단면 구조를 도시한다. 또한, 도 9의 (a) 내지 도 9의 (f)는 액티브 매트릭스 기판(10C)의 TFT(25) 부근의 일부분만을 도시하고 있다. 따라서, 여기서는 TFT(25) 부근의 제조 공정에 대해서 설명한다.
(1)제1 공정
제1 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제1 공정과 동일한 방법을 사용하여, 도 9의 (a)에 도시한 바와 같이, 주사 배선(12)을 형성한다.
(2)제2 공정
제2 공정에서는, 도 9의 (b)에 도시한 바와 같이, 절연층(13), 채널층(14a) 및 채널 보호층(21)을 형성한다. 우선, CVD법에 의해 절연층(13)으로서 질화 실리콘, 채널층(14a)으로서 아몰퍼스 실리콘 및 채널 보호층(21)으로서 질화 실리콘을 연속해서 성막한다. 그 후, 포토리소그래피에 의해 레지스트 패턴을 형성하여 건식 에칭을 행하고, 채널 보호층(21)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 절연층(13)으로서의 질화 실리콘을 200 내지 500nm, 채널층(14a)으로서의 아몰퍼스 실리콘을 30 내지 300nm, 채널 보호층(21)으로서의 질화 실리콘을 100 내지 300nm 성막하는 것이 바람직하다.
(3)제3 공정
제3 공정에서는, 전극 콘택트층(14b), 신호 전극(16) 및 드레인 전극(17)을 형성한다. 신호 전극(16)과 드레인 전극(17)은 동일한 층에 동시에 성막된 후, 패터닝에 의해 각각 형성된다.
우선, 도 9의 (c)에 도시한 바와 같이, CVD법에 의해 전극 콘택트층(14b)으로서 n+아몰퍼스 실리콘을 성막한다. 이어서, 도 9의 (d)에 도시한 바와 같이, 스퍼터링법에 의해 하층 신호 전극(16a) 및 하층 드레인 전극(17a)으로서 Ti, 상층 신호 전극(16b) 및 상층 드레인 전극(17b)으로서 Cu를 연속해서 성막한다. 이어서, 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 제1 실시 형태 또는 제2 실시 형태에 기재한 방법에 의해 하층 신호 전극(16a), 상층 신호 전극(16b), 하층 드레인 전극(17a) 및 상층 드레인 전극(17b) 각각의 패턴을 형성한다. 또한, 건식 에칭에 의해 채널 보호층(21) 상의 전극 콘택트층(14b)의 일부를 제거한다. 그 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 전극 콘택트층(14b)으로서의 n+아몰퍼스 실리콘을 50 내지 150nm, Ti를 30 내지 150nm, Cu를 100 내지 400nm 성막하는 것이 바람직하다.
(4)제4 공정
제4 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제4 공정과 동일한 방법을 사용하여, 도 9의 (e)에 도시한 바와 같이, 보호층(18) 및 층간 절연층(19)을 형성한다.
(5)제5 공정
제5 공정에서는, 제1 실시 형태 및 제2 실시 형태에 있어서의 제5 공정과 동일한 방법을 사용하여, 도 9의 (f)에 도시한 바와 같이, 화소 전극(20)을 형성한다.
이상의 공정에 의해 액티브 매트릭스 기판(10C)이 제조된다.
(제5 실시 형태)
본 발명에 관한 액정 표시 장치의 제5 실시 형태에 대해서 이하에 설명한다.
본 실시 형태에 있어서는, 액티브 매트릭스 기판(10D)에 있어서 보호층(18)과 층간 절연층(19)의 사이에 블랙 매트릭스(22) 및 컬러 필터(23)의 층이 형성되어 있는 점, 및 대향 기판에 있어서 블랙 매트릭스(32) 및 컬러 필터(33)의 층이 형성되어 있지 않은 점, 이 제1 실시 형태 및 제2 실시 형태와 상이하고, 그 밖에는 제1 실시 형태 및 제2 실시 형태와 동일하게 구성되어 있다. 따라서, 본 실시 형태에서는 제1 실시 형태 및 제2 실시 형태와 상이한 점에 대해서만 설명하고, 동일한 구성의 부재에는 동일한 부재 번호를 붙여서 그 설명은 생략한다.
이하에 도 10의 (a) 내지 도 10의 (f)를 참조하면서 본 실시 형태에 있어서의 액티브 매트릭스 기판(10D)의 제조 공정을 공정순으로 (1) 내지 (6)에 설명한다. 도 10의 (a) 내지 도 10의 (f)는 본 발명의 다른 실시 형태에 있어서의 액티브 매트릭스 기판의 제조 방법을 설명하기 위한 도면이며, 각 공정이 종료된 시점에서의 단면 구조를 도시한다. 또한, 도 10의 (a) 내지 도 10의 (f)는 액티브 매트릭스 기판(10D)의 TFT(25) 부근의 일부분만을 도시하고 있다. 따라서, 여기서는 TFT(25) 부근의 제조 공정에 대해서 설명한다.
(1)제1 공정, (2)제2 공정 및 (3)제3 공정은 제1 실시 형태 및 제2 실시 형태와 완전히 동일하므로, 여기서는 생략한다. 이들 각 공정이 종료된 시점에서의 단면 구조를 도 10의 (a) 내지 도 10의 (c)에 도시하였다.
(4)제4 공정
제4 공정에서는, 도 10의 (d)에 도시한 바와 같이, 보호층(18), 블랙 매트릭스(22) 및 컬러 필터(23)를 형성한다. 우선, CVD법에 의해 보호층(18)으로서 질화 실리콘을 성막한다. 계속해서, 감광성 재료를 사용하여 포토리소그래피에 의해 블랙 매트릭스(22) 및 적색, 녹색, 청색의 컬러 필터(23)의 층을 형성한다.
본 공정에서는 특별히 한정되지는 않지만, 보호층(18)으로서의 질화 실리콘을 100 내지 700nm 성막하는 것이 바람직하다.
(5)제5 공정
제5 공정에서는, 도 10의 (e)에 도시한 바와 같이, 층간 절연층(19)을 형성한다. 층간 절연층(19)으로서 감광성 층간 절연막 재료를 성막한 후에 포토리소그래피에 의해 패턴 형성한다. 그 후, 건식 에칭을 행하고, 층간 절연층(19)의 패턴을 형성한다.
(6)제6 공정
제6 공정에서는, 도 10의 (f)에 도시한 바와 같이, 화소 전극(20)을 형성한다. 우선, 스퍼터링법에 의해 화소 전극(20)을 형성하기 위한 막으로서 ITO(또는 IZO) 등의 투명 도전 재료를 성막한 후에 포토리소그래피에 의해 레지스트 패턴을 형성한다. 그 후, 습식 에칭에 의해 화소 전극(20)의 패턴을 형성한 후, 레지스트를 박리 세정한다.
본 공정에서는 특별히 한정되지는 않지만, 화소 전극(20)으로서의 투명 도전 재료를 50 내지 200nm 성막하는 것이 바람직하다.
이상의 공정에 의해 액티브 매트릭스 기판(10D)이 제조된다.
본 실시 형태에 있어서는, 액티브 매트릭스 기판(10D)이 블랙 매트릭스(22) 및 컬러 필터(23)를 구비하고 있으므로, 대향 기판이 블랙 매트릭스 및 컬러 필터의 층을 구비할 필요가 없다. 따라서, 도시하고 있지는 않지만, 본 실시 형태의 대향 기판은 블랙 매트릭스 및 컬러 필터를 구비하지 않는 구성으로 되어 있다.
본 발명은 상술한 각 실시 형태에 한정되지는 않으며, 청구항에 나타낸 범위에서 다양한 변경이 가능하고, 상이한 실시 형태에 각각 개시된 기술적 수단을 적절히 조합해서 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.
(실시예 1)
도 1에 도시하는 구조와 동일한 구조의 TFT를 갖는 액티브 매트릭스 기판을 제작하여 TFT 특성을 측정하였다. 액티브 매트릭스 기판은 제2 실시 형태에 있어서 설명한 방법을 이용해서 제작하였다. 즉, 제3 공정에 있어서, 신호 전극(16) 및 드레인 전극(17)의 패터닝을 습식 에칭 및 건식 에칭에 의해 행하였다.
제3 공정에서는 3종류의 조건에 의해 습식 에칭을 행하고, 3종류의 액티브 매트릭스 기판을 제작하였다. 3종류의 조건이란, 적절한 H2O2 농도의 에천트를 사용하고, 습식 에칭을 행하는 시간을 각각 저스트 에칭 시간의 1.5배, 1.75배, 2배의 시간으로 하였다. 이에 의해, 각 액티브 매트릭스 기판에 있어서, 신호 전극(16) 및 드레인 전극(17)에 있어서의 하층의 주연과 상층의 주연의 거리(A)가 각각 0.2㎛, 0.3㎛, 0.45㎛인 TFT를 형성시켰다.
이들 액티브 매트릭스 기판을 사용하여 TFT 특성을 조사하였다. TFT 특성은 매뉴얼 프로버 및 반도체 파라미터 애널라이저(아질렌트사 제조)를 사용하여 측정하였다.
이 결과를 도 11에 나타낸다. 도 11은 본 발명의 일실시예에 있어서의 액티브 매트릭스 기판의 TFT 특성을 나타내는 그래프이다. 도 11에 도시한 바와 같이, 거리(A)가 0.5㎛ 이하인 경우, 즉 0.2㎛ 또는 0.3㎛인 경우에는 TFT 특성이 크게 플러스측으로 시프트하였다. 한편, 거리(A)가 0.45㎛인 경우에는 양호한 TFT 특성이 얻어졌다.
(실시예 2〕
도 1에 도시하는 구조와 동일한 구조의 TFT를 갖는 액티브 매트릭스 기판을 제작하고, 그 제작 조건에 대해서 평가하였다. 액티브 매트릭스 기판은 제1 실시 형태에 있어서 설명한 방법을 이용해서 제작하였다. 즉, 제3 공정에 있어서, 신호 전극(16) 및 드레인 전극(17)의 패터닝을 습식 에칭만에 의해 행하였다.
제3 공정에서는 3종류의 조건에 의해 습식 에칭을 행하고, 3종류의 액티브 매트릭스 기판을 제작하였다.
3종류의 조건이란, 에천트중인 H2O2 농도를 3단계로 설정한 3종류의 에천트를 제작하고, 각각의 에천트를 사용해서 에칭을 행하는 것이다. 이에 의해, 각 액티브 매트릭스 기판에 있어서, 신호 전극(16) 및 드레인 전극(17)에 있어서의 하층의 주연과 상층의 주연의 거리(A)가 각각 1.0㎛, 1.3㎛, 1.6㎛인 TFT를 형성시켰다.
제3 공정의 습식 에칭 종료 시점에 있어서, 각 액티브 매트릭스 기판에 있어서의 드레인 전극(17) 및 레지스트(50)(포토레지스트)의 단면 형상을 전자 현미경으로 관찰하였다. 그 결과를 도 15의 (a) 내지 (c)에 나타내었다.
도 15의 (a) 내지 (d)는 제3 공정의 습식 에칭 종료 시점에 있어서의 액티브 매트릭스 기판의 전자 현미경 화상을 도시하는 도면이다. 또한, 도 15의 (a)는 거리(A)가 1.0㎛인 액티브 매트릭스 기판의 단면, 도 15의 (b)는 거리(A)가 1.3㎛인 액티브 매트릭스 기판의 단면, 도 15의 (c)는 거리(A)가 1.6㎛인 액티브 매트릭스 기판의 단면을 도시한다. 또한, 도 15의 (d)는 도 15의 (c)에 도시하는 액티브 매트릭스 기판으로부터 레지스트(50)를 제외한 것을 위에서 본 도면이다.
도 15의 (a) 또는 도 15의 (b)에 도시하는 거리(A)가 1.0㎛ 또는 1.3㎛인 액티브 매트릭스 기판에서는 레지스트(50)가 안정적으로 남아있었다. 이 액티브 매트릭스 기판은 습식 에칭 후에 계속해서 건식 에칭을 행하는 것이 가능하였다.
그러나, 도 15의 (c) 내지 (d)에 도시하는 거리(A)가 1.6㎛인 액티브 매트릭스 기판에서는 드레인 전극(17)의 폭이 가는 부분에 있어서 레지스트(50)가 박리되어 있는 개소가 있었다. 이 액티브 매트릭스 기판은 습식 에칭 후에 계속해서 건식 에칭을 행할 수 없는 상태이었다.
본 실시예로부터, 거리(A)가 1.0㎛ 또는 1.3㎛인 경우에는 드레인 전극(17)을 패터닝할 때에 사용하는 레지스트(50)가 박리되는 것을 방지할 수 있는 것이 나타났다. 즉, 거리(A)가 1.5㎛보다 작음으로써 레지스트가 박리되는 것을 방지할 수 있고, 가는 배선이어도 용이하게 형성시킬 수 있는 것이 강하게 시사되었다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판에서는 상기 제2 금속층이 구리 또는 구리 합금을 포함하고 있는 것이 바람직하다.
상기의 구성이면, 구리 또는 구리 합금은 저항이 낮으므로 전극의 저항을 낮게 할 수 있다. 또한, 액티브 매트릭스 기판을 제조할 때, 이 구리 또는 구리 합금이 반도체층에 이동해버리는 것을 방지할 수 있으므로, TFT의 특성의 저하를 방지하여 안정된 특성을 얻을 수 있다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판에서는 상기 제1 금속층이 티타늄, 탄탈, 몰리브덴, 및 이들의 합금을 포함하는 군에서 선택되는 적어도 하나를 포함하고 있는 것이 바람직하다.
상기의 구성이면, 티타늄, 탄탈, 몰리브덴 및 이들의 합금은 건식 에칭 등에 의해 확산되기 어려우므로, 제조 과정에 있어서 반도체층 상으로 이동하는 경우가 없다. 따라서, TFT의 특성의 저하를 방지하여 안정된 특성을 얻을 수 있다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판에서는 상기 전극은 신호 전극 또는 드레인 전극인 것이 바람직하다.
상기의 구성이면, TFT의 특성을 저하시키지 않고 신호 전극 또는 드레인 전극의 제2 금속층에 어떠한 금속도 사용할 수 있다. 또한, 신호 전극 또는 드레인 전극을 패터닝할 때에 사용하는 레지스트가 박리되는 것을 방지할 수 있고, 신호 전극 또는 드레인 전극이 가는 경우이어도 용이하게 형성시킬 수 있다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판에서는, 상기 박막 트랜지스터는 상기 전극을 2개 구비하고 있고, 상기 반도체층의 상면에 있어서의 상기 제1 금속층에 덮여 있지 않은 부분을 사이에 두고 2개의 상기 전극 각각의 상기 계단 형상으로 구성되어 있는 부분이 대향해서 배치되어 있는 것이 바람직하다.
상기의 구성이면, 안정된 특성을 갖는 TFT를 제공할 수 있다.
또한, 본 발명의 일형태에 관한 액티브 매트릭스 기판에서는 2개의 상기 전극 중 한쪽이 신호 전극이며, 다른 쪽이 드레인 전극인 것이 바람직하다.
상기의 구성이면, TFT의 특성을 저하시키지 않고 신호 전극 및 드레인 전극의 제2 금속층에 어떠한 금속도 사용할 수 있다. 또한, 신호 전극 및 드레인 전극을 패터닝할 때에 사용하는 레지스트가 박리되는 것을 방지할 수 있고, 신호 전극 및 드레인 전극이 가는 경우이어도 용이하게 형성시킬 수 있다.
상기의 과제를 해결하기 위해서, 본 발명의 일형태에 관한 표시 패널은 상술한 어느 한쪽의 액티브 매트릭스 기판을 구비하고 있는 것을 특징으로 한다. 또한, 본 발명의 일형태에 관한 표시 장치는 상기 표시 패널을 구비하고 있는 것을 특징으로 한다.
상기의 구성이면, 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 가능한 액티브 매트릭스 기판을 구비한 표시 패널 및 표시 장치를 제공할 수 있다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 밝히는 것으로서, 그러한 구체예에만 한정하여 협의하게 해석되어야 할 것이 아니라, 본 발명의 정신과 다음에 기재하는 청구범위 내에서 여러가지로 변경해서 실시할 수 있는 것이다.
본 발명에 따르면, 안정된 특성을 갖는 TFT를 용이하게 형성시키는 것이 가능하므로, 고품질의 액티브 매트릭스 기판 및 액정 표시 장치를 제조하는 경우에 적절하게 이용할 수 있다.
1 : 액정 표시 장치(표시 장치)
2 : 액정 표시 패널(표시 패널)
10A : 액티브 매트릭스 기판
14 : 반도체층
16 : 신호 전극(전극)
16a : 하층 신호 전극(제1 금속층)
16b : 상층 신호 전극(제2 금속층)
17 : 드레인 전극(전극)
17a : 하층 드레인 전극(제1 금속층)
17b : 상층 드레인 전극(제2 금속층)
25 : TFT(박막 트랜지스터)

Claims (11)

  1. 액티브 매트릭스 기판의 제조 방법으로서,
    상기 액티브 매트릭스 기판은, 반도체층과, 상기 반도체층에 전기적으로 접속되어 있는 전극에 의해 구성되어 있는 박막 트랜지스터를 구비하고 있고,
    상기 전극은,
    상기 반도체층의 상면의 일부를 덮도록 적층된 제1 금속층과,
    상기 제1 금속층에 적층된 제2 금속층을 구비하고,
    상기 반도체층은,
    채널층과,
    상기 채널층에 적층된 전극 콘택트층을 구비하고,
    상기 채널층과 상기 전극 콘택트층과 상기 제1 금속층과 상기 제2 금속층은 계단 형상으로 구성되어 있고,
    상기 계단 형상으로 구성되어 있는 부분에 있어서, 상기 제1 금속층의 주연과 상기 제2 금속층의 주연의 거리가 0.4㎛보다 크고, 1.5㎛보다 작으며,
    상기 전극 콘택트층은, 그 주연에 있어서, 상기 제1 금속층에 덮여져 있지 않은 부분을 갖고,
    상기 제1 금속층은, 티타늄, 탄탈, 몰리브덴, 및 이들의 합금을 포함하는 군에서 선택되는 적어도 하나를 포함하고 있으며,
    상기 제조 방법은, 상기 제1 금속층 및 상기 제2 금속층을 성막한 후에, 습식 에칭에 의해 상기 제1 금속층 및 상기 제2 금속층의 각각의 패턴을 형성함으로써, 상기 전극을 형성하는 공정을 포함하고,
    상기 습식 에칭은, 에천트를 사용하여, 상기 제1 금속층 및 상기 제2 금속층을 동시에 에칭하고, 상기 제2 금속층의 시프트량을 상기 제1 금속층의 시프트량보다도 크게 함으로써, 상기 제1 금속층의 주연과 상기 제2 금속층의 주연의 거리를 0.4㎛보다 크고, 1.5㎛보다 작게 하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  2. 제1항에 있어서, 상기 제2 금속층이 구리 또는 구리 합금을 포함하고 있는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 전극은 신호 전극 또는 드레인 전극인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 박막 트랜지스터는 상기 전극을 2개 구비하고 있고, 상기 반도체층의 상면에 있어서의 상기 제1 금속층에 덮여 있지 않은 부분을 사이에 두고 2개의 상기 전극 각각의 상기 계단 형상으로 구성되어 있는 부분이 대향해서 배치되어 있는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  5. 제4항에 있어서, 2개의 상기 전극 중 한쪽이 신호 전극이며, 다른 쪽이 드레인 전극인 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 반도체층은 산화물 반도체를 포함하는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  7. 제6항에 있어서, 상기 산화물 반도체는 산화인듐-산화갈륨-산화아연의 조성을 갖는 것을 특징으로 하는 액티브 매트릭스 기판의 제조 방법.
  8. 제1항 또는 제2항에 기재된 제조 방법을 사용하여 제조된 액티브 매트릭스 기판을 구비하고 있는 것을 특징으로 하는 표시 패널.
  9. 제8항에 기재된 표시 패널을 구비하고 있는 것을 특징으로 하는 표시 장치.
  10. 제6항에 기재된 제조 방법을 사용하여 제조된 액티브 매트릭스 기판을 구비하고 있는 것을 특징으로 하는 표시 패널.
  11. 제10항에 기재된 표시 패널을 구비하고 있는 것을 특징으로 하는 표시 장치.
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