JP2005317579A - 薄膜トランジスタ及び薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板を用いた液晶表示装置 - Google Patents

薄膜トランジスタ及び薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板を用いた液晶表示装置 Download PDF

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Abstract

【課題】 第２導体と第１導体が電気的に接続する際、コンタクト抵抗が低い薄膜トランジスタ基板を提供する。
【解決手段】 透明絶縁性基板上に、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金を用いて、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を形成する第１導体形成工程と、形成された前記第１導体、及び前記透明絶縁性基板を覆うように、絶縁膜を成膜する絶縁膜成膜工程と、成膜された前記絶縁膜に、コンタクトホールを形成するコンタクトホール形成工程と、前記絶縁膜上に透明膜電極からなる第２導体を形成し、前記第２導体と、前記第１導体と、が前記コンタクトホールを介して電気的に接続する電極接続工程と、を少なくとも含む薄膜トランジスタ基板の製造方法である。
【選択図】 図３

Description

本発明は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと記載することもある）基板、特にＴＦＴに関する。また、このＴＦＴ基板の製造方法に関する。また、このＴＦＴ基板を用いた液晶表示装置に関する。
マトリックス型液晶表示装置は、通常、ＴＦＴアレイ基板と、対向基板と、このＴＦＴアレイ基板及び対向基板に狭持された液晶等の表示材料と、から構成されている。マトリックス型液晶表示装置は、この表示材料に対して、画素ごとに、選択的に電圧を印加することにより、所定の画像を表示する。
ＴＦＴアレイ基板上には、半導体薄膜（以下、単に、半導体膜と記載する）等が設けられ、一方、対向基板上には、対向電極、カラーフィルタ及びブラックマトリックス等が設けられている。このようなＴＦＴアレイ基板等を用いた液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：以下、ＬＣＤと記載する）を、以下ＴＦＴ−ＬＣＤと呼ぶ。
上記ＴＦＴアレイ基板においては、ガラス等からなる絶縁性基板上に、各素子ごとにアレイ状に、ゲート電極、ソース電極、ドレイン電極、及び半導体膜からなるＴＦＴと、画素電極と、が少なくとも設けらている。また、その他にも、配向膜や、必要に応じて蓄積容量等が設けられるとともに、各画素間には、ゲート配線やソース配線等の信号線が設けられている。これらのゲート配線及びソース配線は、上記絶縁性基板上に、それぞれ互いに直交するように、複数本ずつ設けられて表示領域が構成されている。さらに、この表示領域の外側には、各信号線に対応して、入力端子や、ＴＦＴを駆動する駆動回路等が、それぞれ設けられている。
また、このようなＴＦＴアレイ基板を用いた液晶表示装置を製造するためには、ガラス基板上に、ＴＦＴに含まれるゲート及びソース／ドレインと、その他の共通配線と、をアレイ状に作製し、表示領域とする。さらに、この表示領域の周辺に、入力端子、予備配線及び駆動回路等を配置する。
尚、本特許では、ゲート電極及びゲート配線の総称をゲートと記載し、ソース電極及びソース配線の総称をソースと記載する。また、ドレイン電極を単にドレインと記載することもある。さらに、ソース及びドレインの総称をソース／ドレインと記載する。また、本特許において、第１導体は、具体的には、これらのゲート、ソース、ドレインであり、第２導体は、上記画素電極である。
ＴＦＴアレイ基板の絶縁性基板上には、所定の機能を発揮させるために、導電性薄膜（以下、単に、導電膜と記載する）や、絶縁性薄膜（以下、単に、絶縁膜と記載する）を必要に応じて配設することも好ましい。一方、対向基板上には、上述したように、対向電極が設けられるとともに、カラーフィルタや、ブラックマトリックスが設けられる。
上述したように、ＴＦＴアレイ基板と、対向電極と、を製造した後、これら２枚の基板の間に液晶材料を注入し得るように、所定の間隙を設ける。この状態で、両基板をその周囲で貼り合わせた後、これらの基板の間隙に液晶材料を注入してＴＦＴ−ＬＣＤを製造する。
ＴＦＴ−ＬＣＤに用いられるＴＦＴアレイ基板や対向基板には、公知の薄膜技術を利用して、種々の半導体素子等が設けられる。例えば、ＴＦＴアレイ基板の半導体素子を製造するためには、上述したように、絶縁性基板上には、ゲート、ソース、ドレイン（以下、これらを第１導体と記載する）と、半導体膜と、絶縁膜と、画素電極（以下、第２導体と記載する）を構成する導電膜と、等が形成される。この時、一般的には、第２導体は、第１導体上に設けられた絶縁膜の上に形成されるため、第２導体及び第１導体が、直接接触することはない。このため、第１導体と、第２導体と、の間に電気的な接続をとる場合には、絶縁膜にコンタクトホールを形成する。すなわち、絶縁膜に形成されたコンタクトホールを介して、第１導体と、第２導体と、が電気的に接続するのである。
一方、上記第１導体、特に、ゲート配線やソース配線の材料としては、ＴＦＴ−ＬＣＤの大型化あるいは高精細化に伴い、信号伝達の遅延を防止するために、純ＡｌあるいはＡｌ合金が、その特性上及びプロセス上の観点から、望ましいと考えられている。この理由は、純ＡｌあるいはＡｌ合金が電気的に低抵抗だからである。
しかしながら、透明性の画素電極（第２導体）の材料として、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：インジウム・すず酸化物）や、ＩＺＯ（登録商標：出光興産株式会社、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：インジウム・亜鉛酸化物）等を用いる場合には、第１導体の材料として、上記純ＡｌあるいはＡｌ合金を用いることは、必ずしも好ましいとは考えられていなかった。この理由は、上記第２導体と、第１導体と、が接続（以下、コンタクトと記載することもある）すると、そのコンタクト抵抗は、１×Ｅ１０〜１×Ｅ１２Ωと非常に高くなり、良好なコンタクト特性を得ることはできなかったためである。
このため、絶縁膜に開口したコンタクトホールを介して、純Ａｌ又はＡｌ合金からなる第１導体と、ＩＴＯやＩＺＯ等の透明導電膜からなる第２導体と、を直接コンタクトする構造のＴＦＴアレイ基板において、良好なコンタクト抵抗を得ることは、困難であると考えられていた。
この問題を解決する方法として、上記第１導体及び上記第２導体が良好なコンタクトを得るために、従来から種々の方法が検討されている。例えば、下記特許文献１においては、Ａｌを含むＡｌ層と、酸化しにくい導電性の金属層と、からなる２層構造のソース電極を有する薄膜トランジスタアレイ基板であって、画素電極が、パッシベーション膜に形成されたコンタクトホールを介して、ソース電極の金属層と接続している薄膜トランジスタアレイ基板が開示されている。このように、画素電極が金属層と接続することで、ソース電極と画素電極との電気的接触が良好になる。
また、下記特許文献２には、ドレイン電極上のコンタクトホール内に、所望の厚さで金属層を形成し、コンタクトホールによる段差を効果的に低減させることにより、製造工程がより簡略化され、且つ、絵素電極が切断し難いアクティブマトリクス基板の製造方法が開示されている。
また、下記特許文献３には、シリサイドを形成する金属からなる下部層と、銅からなる上部層と、からなる２層構造のドレイン電極を有する薄膜トランジスタアレイであって、画素電極が、保護膜に形成されたコンタクトホールを通じて、ドレイン電極の上部層と接続している薄膜トランジスタアレイが開示されている。このように、画素電極が、銅からなる上部層と接続することで、薄膜トランジスタアレイは、ドレイン電極の抵抗が低く良好な電気的コンタクトを維持しつつ、高い効率で液晶に対して電圧を印加することができる。
また、下記特許文献４では、純Ａｌ又はＡｌ合金からなる下層と、純Ａｌ又はＡｌ合金に、Ｎ、Ｏ、Ｓｉ、及びＣの中から少なくとも一種の元素を添加してなる上層と、からなる２層構造の第１電極を有する薄膜トランジスタであって、第２電極と第１電極の上層が、電気的に接続している薄膜トランジスタが開示されている。
下記特許文献１〜４の基板におけるソース電極又はゲート電極において、画素電極と接続する部分は、いずれも２層構造となっていた（例えば、特許文献１のソース電極は、純Ａｌ又はＡｌ合金上に、Ｃｒ、Ｔｉ、Ｍｏ、Ｃｕ、Ｎｉ等を成膜した２層構造となっている）。
特開平４−２５３３４２号公報 特開平４−３０５６２７号公報 特開平８−１８０５８号公報 特開平１１−２８４１９５号公報
このように、従来の製造方法においては、ＩＴＯやＩＺＯ等からなる第２導体と、純Ａｌ又はＡｌ合金からなる第１導体と、のコンタクト抵抗が、１×Ｅ１０〜１×Ｅ１２Ωと非常に高く、良好なコンタクト抵抗が得られなかった。
また、良好な（低い）コンタクト抵抗を得るために、第１導体の構造を異なる材料からなる２層構造とした場合には、この第１導体を、一種類の試薬（エッチング液）で１度にエッチングすることは困難であり、二種類の試薬（エッチング液）を用いて、２度エッチングすることが必要であった。このため、製造工程の複雑化を招いていた。
本発明は、上記課題を解決するためになされたものであり、第２導体と第１導体が、電気的に接続する際、そのコンタクト抵抗が低い薄膜トランジスタ及び薄膜トランジスタ基板を提供することを目的とする。また、本発明は、上記薄膜トランジスタ基板をより簡易に、且つ、より低コストで製造し得る薄膜トランジスタ基板の製造方法を提供することを目的とする。また、本発明の目的は、上記薄膜トランジスタ基板を含む液晶表示装置を提供することを目的とする。
薄膜トランジスタ基板の製造方法の発明
（１）そこで、上記課題を解決するために、本発明は、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金を用いて、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を、透明絶縁性基板上に形成する第１導体形成工程と、形成された前記第１導体、及び前記透明絶縁性基板を覆うように、絶縁膜を成膜する絶縁膜成膜工程と、成膜された前記絶縁膜に、コンタクトホールを形成するコンタクトホール形成工程と、前記絶縁膜上に透明膜電極からなる第２導体を形成する工程であって、前記第２導体と、前記第１導体と、が前記コンタクトホールを介して電気的に接続する電極接続工程と、を少なくとも含むことを特徴とする薄膜トランジスタ基板の製造方法である。
尚、本特許では、ゲート電極及びゲート配線の総称をゲートと呼び、ソース電極及びソース配線の総称をソースと呼ぶ。ドレイン電極を単にドレインと呼ぶ。また、第１導体は、具体的には、ゲート、ソース、ドレインであり、第２導体は、画素電極である。
第１導体は単層構造であるため、一種類のエッチング液で１度にエッチングすることが可能である。
また、第１導体はＡｌを主成分とし、その他に、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含む層であるため、第２導体とのコンタクト抵抗が低い。
さらに、第１導体について、ヒロック発生の抑制や、耐食性の向上という観点から、Ａｌや、上記金属群Ｍ１から選ばれた一種又は二種以上の金属の他にも、第３金属として、Ｃｕ、Ｓｉ、希土類元素、等を添加することも好ましい。この時、Ａｌの電気的低抵抗という特性を活かすために、第３金属の添加量は、第１導体の比抵抗が１０μ・Ω・ｃｍを超えない程度に抑えることが好ましい。尚、ここで、第１金属はＡｌであり、第２金属は上記金属群Ｍ１から選ばれた一種又は二種以上の金属である。これらに対する３番目の成分という意味で、上記添加するＣｕ、Ｓｉ、希土類元素、等を第３金属と呼ぶ。
尚、第１導体中に、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を添加した場合にも、上記第３金属を添加した場合と同様に、ヒロック発生の抑制や、耐食性の向上という効果が得られる。このため、特に、上記第３金属を添加していない場合にも、ヒロックの発生や、耐食を抑制することができるのである。
また、第２導体は、絶縁膜に形成されたコンタクトホールを介して、第１導体と接続している。このため、画素電極と、ゲート及びソースの配線と、直接接触することがないので、ショート等の不具合が発生し難い。
第１導体は、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒから選ばれた一種又は二種以上の金属を含むＡｌ合金ターゲットを用いて、スパッタリングにより成膜される。尚、このＡｌ合金ターゲットは、真空溶解法、スプレイフォーミング法、等により製造される。このＡｌ合金ターゲットを用いて成膜したＡｌ合金薄膜を、燐酸−酢酸−硝酸の混酸を用いたエッチングによりパターニングして、第１導体を形成する。
薄膜トランジスタの発明
（２）また、本発明は、透明絶縁性基板と、前記透明絶縁性基板上に設けられ、且つ、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を含む薄膜トランジスタであって、前記第１導体が、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金からなるＡｌ層を含み、且つ、前記第１導体上の絶縁膜に形成されたコンタクトホールを介して、透明膜電極からなる第２導体と接続することを特徴とする薄膜トランジスタである。
また、第１導体は、純Ａｌ又はＡｌ合金の他に、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含む層からなることにより、第２導体とのコンタクト抵抗が低い。
さらに、第１導体について、ヒロック発生の抑制や、耐食性の向上という観点から、Ａｌや、上記金属群Ｍ１から選ばれた一種又は二種以上の金属の他にも、第３金属として、Ｃｕ、Ｓｉ、希土類元素、等を添加することも好ましい。この時、Ａｌの比抵抗が高くなりすぎないように、第３金属の添加量は、第１導体の比抵抗が１０μ・Ω・ｃｍを超えない程度に抑えることが好ましい。尚、ここで、第１金属はＡｌであり、第２金属は上記金属群Ｍ１から選ばれた一種又は二種以上の金属である。
第１導体は、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒから選ばれた一種又は二種以上の金属を含むＡｌ合金ターゲットを用いて、スパッタリングにより成膜される。尚、このＡｌ合金ターゲットは、真空溶解法、スプレイフォーミング法、等により製造される。このＡｌ合金ターゲットを用いて成膜したＡｌ合金薄膜を、燐酸−酢酸−硝酸の混酸を用いたエッチングによりパターニングして、第１導体を形成する。
（３）また、本発明は、前記第１導体が、前記金属群Ｍ１から選ばれた一種又は二種以上の金属を０．５〜５ｗｔ％有するＡｌ層を含むことを特徴とする上記（２）に記載の薄膜トランジスタである。
第１導体のＡｌ層において、前記金属群Ｍ１から選ばれた一種又は二種以上の金属の含有量は、０．５〜５ｗｔ％であり、好ましくは、１〜３ｗｔ％である。含有量が０．５ｗｔ％未満となる場合には、第１導体及び第２導体のコンタクト抵抗を抑制することが困難になることがあり、一方、含有量が５ｗｔ％超となる場合には、第１導体全体の比抵抗が高くなってしまうことがある。
薄膜トランジスタ基板の発明
（４）また、本発明は、透明絶縁性基板と、前記透明絶縁性基板上に形成され、且つ、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を含み、さらに、少なくとも前記透明絶縁性基板を覆うように形成された絶縁膜と、前記絶縁膜上に形成された第２導体と、を少なくとも含む薄膜トランジスタ基板であって、前記第１導体は、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金からなるＡｌ層を含み、前記絶縁膜は、所定の前記第１導体及び前記第２導体方向に貫通しているコンタクトホールを備え、前記第２導体は、透明膜電極からなり、前記第２導体が、前記コンタクトホールを介して、前記第１導体の前記Ａｌ層と電気的に接続していることを特徴とする薄膜トランジスタ基板である。
第１導体は単層からなるため、一種類のエッチング液で１度にエッチングすることが可能である。このため、本発明の薄膜トランジスタ基板は、より簡易に製造することができる。
また、第２導体は、絶縁膜に形成されたコンタクトホールを介して、第１導体と接続している。このため、画素電極と、ゲート及びソースの配線と、直接接触することがないので、ショート等の不具合が発生し難い。
（５）また、本発明は、前記透明膜電極が、酸化インジウム、酸化すず、酸化インジウムすず、酸化インジウム亜鉛、及び酸化亜鉛のいずれかからなることを特徴とする上記（４）に記載の薄膜トランジスタ基板である。
第２導体が、酸化インジウム、酸化すず、酸化インジウムすず、酸化インジウム亜鉛、及び酸化亜鉛のいずれからなる場合にも、第１導体とのコンタクト抵抗は低くなる。
（６）また、本発明は、前記第１導体が、前記金属群Ｍ１から選ばれた一種又は二種以上の金属を０．５〜５ｗｔ％有するＡｌ層を含むことを特徴とする上記（４）又は（５）のいずれかに記載の薄膜トランジスタ基板である。
第１導体のＡｌ層において、前記金属群Ｍ１から選ばれた一種又は二種以上の金属の含有量は、０．５〜５ｗｔ％であり、好ましくは、１〜３ｗｔ％である。含有量が０．５ｗｔ％未満となる場合には、第１導体及び第２導体のコンタクト抵抗を抑制することが困難になることがあり、一方、含有量が５ｗｔ％超となる場合には、第１導体全体の比抵抗が高くなってしまうことがある。
液晶表示装置の発明
（７）また、本発明は、上記（４）〜（６）のいずれかに記載の薄膜トランジスタ基板と、前記薄膜トランジスタ基板により駆動される液晶層と、を含むことを特徴とする液晶表示装置である。
また、光透過率が低い層を介することなく、第２導体は、絶縁膜に形成されたコンタクトホールを介して、第１導体と直接接続しているため、液晶表示装置は、高い開口率を有する。
また、本発明の液晶表示装置は、上記（４）〜（６）に記載の薄膜トランジスタ基板を備えるため、上記（４）〜（６）と同様の作用・効果を奏する。
上記の通り、本発明の薄膜トランジスタ基板の製造方法によれば、第１導体が、特定の金属を含むＡｌ合金からなるため、容易にエッチングすることができる。このため、薄膜トランジスタ基板をより簡易に、且つ、より低コストで製造することが可能となる。
また、本発明の薄膜トランジスタ及び薄膜トランジスタ基板は、第１導体が特定の金属を含むＡｌ合金からなるため、第２導体が、絶縁膜に形成されたコンタクトホールを介して、第１導体と接続する際のコンタクト抵抗が低い。さらに、この第１導体は、容易にエッチング可能である。
また、本発明の液晶表示装置は、第２導体が、光透過率の低い層を介することなく、絶縁膜に形成されたコンタクトホールを介して、第１導体と直接接続しているため、高い開口率を有する。
以下、本発明の好適な実施の形態を図面に基づき説明する。
図１〜図３は、本実施例１におけるＴＦＴアレイ基板１００（ＴＦＴ部及び端子部）の製造工程を示す断面説明図である。尚、これらの図１〜図３において、１は透明絶縁性基板であり、２はゲート電極であり、４はゲート絶縁膜であり、５は半導体層ａ−Ｓｉ膜であり、６は半導体層ｎ＋ａ−Ｓｉ膜であり、７ａはドレイン電極であり、７ｂはソース電極であり、９は層間絶縁膜であり、１０はコンタクトホールであり、１１は画素電極であり、２１はＴＦＴ部であり、２２は端子部であり、１００はＴＦＴアレイ基板である。
尚、上記ゲート電極２、ドレイン電極７ａ及びソース電極７ｂは、特許請求の範囲に記載の第１導体の一例に相当し、上記画素電極１１は、特許請求の範囲に記載の第２導体の一例に相当する。
また、ＴＦＴ部２１は、ＴＦＴアレイ基板１００上に、互いに直交するように設けられたゲート配線及びソース配線（共に図示せず）の交差部近傍に設けられ、液晶を駆動するスイッチング素子として機能する。一方、端子部２２は、上記ＴＦＴ部２１と、ゲート配線を介して電気的に接続している。この端子部２２は、表示領域の外側に配置されており、ゲート電極に外部からの信号を入力する機能を有する。
以下、図１〜図３に基づき、本実施例１のＴＦＴアレイ基板１００の製造工程を順に説明する。まず、スパッタリング法により、純Ａｒ雰囲気中、透明絶縁性基板１上に、Ｗを１．２ｗｔ％含むＡｌ合金（第１導体の材料である）からなる薄膜を、その厚さが約２０００Åとなるように成膜した。尚、この薄膜は、特許請求の範囲に記載のＡｌ層の一例に相当する。フォトリソグラフィ法により、この薄膜について、レジストパターニングを行った後、図１（ａ）に示すように、燐酸、硝酸及び酢酸系のエッチング液を用いてエッチングし、ゲート配線（図示せず）、及びゲート電極２を形成した。
尚、本実施例１において、スパッタリング法により、上記ゲート電極２、及び後述するドレイン電極７ａ及びソース電極７ｂを成膜する際には、スパッタリングターゲットとして、Ｗを含むＡｌ合金からなるスパッタリングターゲットを使用することはいうまでもない。また、このように、ゲート電極２等を形成する動作は、特許請求の範囲に記載の第１導体形成工程の一例に相当する。
次に、化学的気相成長法（以下、ＣＶＤと記載する）により、この透明絶縁性基板１全体を覆うように、窒化シリコン（ＳｉＮｘ）、又は酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜４を、その厚さが約４０００Åとなるように成膜し、その上に半導体層ａ−Ｓｉ膜５を成膜し、さらにその上に半導体層ｎ＋ａ−Ｓｉ膜６を成膜した。図１（ｂ）に示すように、これらの半導体層ａ−Ｓｉ膜５及び半導体層ｎ＋ａ−Ｓｉ膜６をパターニングすることにより、厚さ約１５００Åの半導体層ａ−Ｓｉ膜５と、厚さ約３００Åの低抵抗の半導体層ｎ＋ａ−Ｓｉ膜６と、を順次形成した。
次に、スパッタリング法をにより、上記半導体層ｎ＋ａ−Ｓｉ膜６を覆うように、Ｗを１．２ｗｔ％含むＡｌ合金からなる薄膜を、その厚さが３０００Åとなるように成膜した（表１）。尚、この薄膜は、特許請求の範囲に記載のＡｌ層の一例に相当する。図２（ａ）に示すように、この薄膜について、ゲート電極２と同様の方法で、パターニングを行うことにより、ドレイン電極７ａ及びソース電極７ｂを形成した。この時、スパッタガスとしては、Ａｒガスを用いることが好ましい。尚、このように、ドレイン電極７ａ及びソース電極７ｂを形成する動作は、特許請求の範囲に記載の第１導体形成工程の一例に相当する。
また、上記ゲート電極２、ドレイン電極７ａ及びソース電極７ｂの比抵抗を測定したところ、その値は、５．２μ・Ω・ｃｍであった（表１）。
次に、透明絶縁性基板１全体を覆うように、層間絶縁膜９を形成した。尚、この層間絶縁膜９は、特許請求の範囲に記載の絶縁膜の一例に相当し、このように、層間絶縁膜９を形成する動作は、特許請求の範囲に記載の絶縁膜成膜工程の一例に相当する。その後、図２（ｂ）に示すように、この層間絶縁膜９についてパターニングを行い、コンタクトホール１０を形成した。すなわち、コンタクトホール１０は、図２（ｂ）に示すように、層間絶縁膜９において、端子部２２のゲート電極２上方と、ＴＦＴ部２１のドレイン電極７ａ上方と、に形成した。尚、このように、層間絶縁膜９にコンタクトホール１０を形成する動作は、特許請求の範囲に記載のコンタクトホール形成工程の一例に相当する。
また、層間絶縁膜９は、例えば、ＣＶＤ法により、窒化シリコン膜及びアクリル系の透明性樹脂のいずれか一方、又は両方を組み合わせて、形成することが好ましい。
さらに、スパッタリング法により、この層間絶縁膜９上に、透明導電膜としてＩＴＯ膜を、その厚さが約１０００Åとなるように成膜した（表１）。図３に示すように、このＩＴＯ膜についてパターニングを行い、画素電極１１を形成した。これにより、ＴＦＴアレイ基板１００を製造した。この時、画素電極１１は、層間絶縁膜９に形成したコンタクトホール１０を介して、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂとそれそれ電気的に接続している。なお、このように、コンタクトホール１０を介して、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂとそれぞれ電気的に接続するように、画素電極１１を形成する動作は、特許請求の範囲に記載の電極接続工程の一例に相当する。
尚、上記ＩＴＯ膜からなる透明導電膜は、特許請求の範囲に記載の透明膜電極と、実質的には同一であり、特許請求の範囲においては、当該膜の機能に着目し、透明膜電極と呼び、一方、本実施例においては、当該膜の性質に着目し、透明導電膜と呼ぶ。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は４２０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｍｏを２．５ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は４．８μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は３８０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｌａを１．４ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は５．３μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は４３０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｎｂを１．２ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は６．４μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＺＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は３６０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は５６０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｆｅを１．１ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は５．４μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は５２０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｐｄを０．８ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は４．８μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は６２０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｐｔを０．７ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は５．６μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は５８０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｃｅを１．８ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は４．２μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＺＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は３６０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は５６０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｈｏを１．３ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は４．４μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は４４０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｅｒを０．８ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は７．２μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＺＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は３６０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は６４０Ωであった。これらの値は表１に示されている。
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｃｅを０．４ｗｔ％含み、さらに、Ｍｏを１．２ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は５．６μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＺＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は３６０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は６２０Ωであった。これらの値は表１に示されている。
『比較例１』
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを含まない点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びソース電極７ｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は２．１μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は１ＭΩ以上であった。これらの値は表１に示されている。
このように、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、それらの材料として、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含まない場合には、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）は、高い値を示した。
『比較例２』
上記実施例１におけるゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗを１．２ｗｔ％含むＡｌ合金の代わりに、Ｎｄを０．８ｗｔ％含むＡｌ合金かならる点を除き、上記実施例１と同様の方法で、成膜及びパターニングを行い、図２（ａ）に示すように、透明絶縁性基板１上に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂ等を形成した。これらの形成したゲート電極２、ドレイン電極７ａ及びｂについて、上記実施例１と同様の方法により、比抵抗を測定したところ、その値は２．４μ・Ω・ｃｍであった（表１）。
また、上記実施例１と同様の方法により、図２（ｂ）に示すように、層間絶縁膜９及びコンタクトホール１０を形成した。次に、図３に示すように、この層間絶縁膜９上にＩＴＯからなる画素電極１１（表１）を形成することにより、ＴＦＴアレイ基板１００を製造した。
得られたＴＦＴアレイ基板１００について、画素電極１１の比抵抗を測定したところ、その値は２２０μ・Ω・ｃｍであった。また、図４に示すように、ケルビンパターンにより、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）を測定したところ、その値は１ＭΩ以上であった。これらの値は表１に示されている。
このように、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、それらの材料として、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含まない場合には、画素電極１１と、ゲート電極２、ドレイン電極７ａ又はソース電極７ｂと、のコンタクト表面部における電気抵抗値（コンタクト抵抗値）は、高い値を示した。
Figure 2005317579
表１から明らかなように、本実施例１〜１１におけるＴＦＴアレイ基板１００では、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂは、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金からなる。上記電極２、７ａ及び７ｂがこのような材料から構成される場合には、これらの電極２、７ａ及び７ｂと、画素電極１１と、のコンタクト表面部の電気抵抗値（コンタクト抵抗値）は低く、良好な値を示した。特に、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｍｏを含むＡｌ合金からなる場合には、コンタクト抵抗値が最小の値となり、５０μｍ□で約３８０Ωであった。
また、本実施例１〜１１の各ＴＦＴアレイ基板１００について、２３０℃で３０分間、熱処理を行った後、上記実施例１〜１１と同様の方法で、コンタクト抵抗を測定したところ、その値は、約６５０Ωであった。さらに、同じＴＦＴアレイ基板１００について、３００℃で６０分間、熱処理を行った後、上記実施例１〜１１と同様の方法で、コンタクト抵抗を測定したところ、その値は、約９００Ωであった。このように、本実施例１〜１１のＴＦＴアレイ基板１００は、従来のＴＦＴアレイ基板（コンタクト抵抗：１×Ｅ８〜１×Ｅ１２Ω）と比較すると、コンタクト抵抗が極めて低く、優れた耐熱性を有していることが確認できた。
尚、表１における各値は、測定する装置によってそれぞれ固有に最適化されるものであるため、これらの値に限定されるものではない。
また、本実施例において、良好なコンタクト抵抗を得るために、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂにおけるＷ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた１種以上の金属の含有量は、０．５〜５ｗｔ％であることが好ましい。
また、本実施例では、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂの材料として、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金を用いるが、このＡｌ合金について、さらに、第３金属を添加することも好ましい。尚、第１金属はＡｌであり、第２金属は上記金属群Ｍ１から選ばれた一種又は二種以上の金属である。
ここで、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂに添加する第３金属は、ヒロックの抑制や、耐食性の向上という観点から、ＣｕやＳｉ、又は希土類元素が望ましい。いずれの金属を添加する場合にも、Ａｌの電気的低抵抗という特性を活かすために、第３金属の添加量は、これらの電極２、７ａ及び７ｂの比抵抗が１０μ・Ω・ｃｍを超えない程度に抑えることが好ましい。
尚、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂが、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属のみを含むＡｌ合金からなる場合にも、上記第３金属を添加した場合と同様に、ヒロック発生の抑制や、耐食性の向上という効果が得られる。このため、特に、上記第３金属を添加していない場合にも、ヒロックの発生や、耐食を抑制することができるのである。
また、上記実施例１〜１１においては、画素電極１１が、ＩＴＯ又はＩＺＯからなる例について示したが、本実施例はこれに限定されず、画素電極１１が、Ｉｎ２Ｏ３、ＳｎＯ２、及びＺｎＯ２等の中から、いずれかを主成分とした透明導電膜を用いた場合にも、同様の作用・効果を奏する。
また、上記実施例１〜１１においては、画素電極１１が、ゲート電極２及びドレイン電極７ａと直接接続する例について示したが、この第２電極が、上記Ａｌ合金からなる配線と接続することももちろん好ましい。また、本実施例のＴＦＴアレイ基板１００は、半導体層ｎ＋ａ−Ｓｉ膜６上に、チャネル層を有することも好ましい。
上記実施例１〜１１において製造した各ＴＦＴアレイ基板１００について、対向電極やカラーフィルタ等を有する対向基板を貼り合わせた。さらに、これらのＴＦＴアレイ基板１００と、対向基板と、の間に液晶材料を注入し、この液晶材料を狭持することにより、液晶層を設けた。これにより、ＴＦＴアレイアクティブマトリックス型の液晶表示装置（ＴＦＴ−ＬＣＤ装置と記載する）を得た。
本実施例によれば、ＴＦＴアレイ基板１００の配線や、ゲート電極２、ドレイン電極７ａ及びソース電極７ｂの材料として、Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金を用いる。このため、これらの電極等は、低抵抗となる。また、ＩＺＯ膜（又はＩＴＯ膜等）からなる画素電極１１は、Ａｌ以外を主成分とする金属層、すなわち、比抵抗の高い金属層を別途設けることなく、Ａｌを主成分とするゲート電極２、ドレイン電極７ａ及びソース電極７ｂと、直接接続した構造を有している。このため、本実施例１２の液晶表示装置は、高開口率で高性能を有する。また、上記ゲート電極２、ドレイン電極７ａ及びソース電極７ｂは、エッチング性に優れるため、従来よりも生産性が良く低コストで製造することが可能となるのである。
本実施例によるＴＦＴアレイ基板の製造工程を示す断面説明図である。 本実施例によるＴＦＴアレイ基板の製造工程を示す別の断面説明図である。 本実施例によるＴＦＴアレイ基板の製造工程を示すさらに別の断面工程図である。 本実施例におけるケルビンパターンの配線の外観及び測定の様子を示す配線図である。
符号の説明
１ 透明絶縁性基板
２ ゲート電極
４ ゲート絶縁膜
５ 半導体層ａ−Ｓｉ膜
６ 半導体層ｎ＋ａ−Ｓｉ膜
７ａ ドレイン電極
７ｂ ソース電極
９ 層間絶縁膜
１０ コンタクトホール
１１ 画素電極
２１ ＴＦＴ部
２２ 端子部
１００ ＴＦＴアレイ基板

Claims (7)

  1. Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金を用いて、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を、透明絶縁性基板上に形成する第１導体形成工程と、
    形成された前記第１導体、及び前記透明絶縁性基板を覆うように、絶縁膜を成膜する絶縁膜成膜工程と、
    成膜された前記絶縁膜に、コンタクトホールを形成するコンタクトホール形成工程と、
    前記絶縁膜上に透明膜電極からなる第２導体を形成する工程であって、前記第２導体と、前記第１導体と、が前記コンタクトホールを介して電気的に接続する電極接続工程と、
    を少なくとも含むことを特徴とする薄膜トランジスタ基板の製造方法。
  2. 透明絶縁性基板と、前記透明絶縁性基板上に設けられ、且つ、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を含む薄膜トランジスタであって、
    前記第１導体が、
    Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金からなるＡｌ層
    を含み、
    且つ、前記第１導体上の絶縁膜に形成されたコンタクトホールを介して、透明膜電極からなる第２導体と接続することを特徴とする薄膜トランジスタ。
  3. 前記第１導体が、前記金属群Ｍ１から選ばれた一種又は二種以上の金属を０．５〜５ｗｔ％有するＡｌ層を含むことを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 透明絶縁性基板と、前記透明絶縁性基板上に形成され、且つ、ゲート、ソース、及びドレインからなる導体群Ｅ１に含まれるいずれかの導体である第１導体を含み、さらに、少なくとも前記透明絶縁性基板を覆うように形成された絶縁膜と、前記絶縁膜上に形成された第２導体と、を少なくとも含む薄膜トランジスタ基板であって、
    前記第１導体は、
    Ｗ、Ｍｏ、Ｌａ、Ｎｂ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃｅ、Ｈｏ、及びＥｒからなる金属群Ｍ１から選ばれた一種又は二種以上の金属を含むＡｌ合金からなるＡｌ層
    を含み、
    前記絶縁膜は、
    所定の前記第１導体及び前記第２導体方向に貫通しているコンタクトホール
    を備え、
    前記第２導体は、
    透明膜電極からなり、
    前記第２導体が、前記コンタクトホールを介して、前記第１導体の前記Ａｌ層と電気的に接続していることを特徴とする薄膜トランジスタ基板。
  5. 前記透明膜電極が、酸化インジウム、酸化すず、酸化インジウムすず、酸化インジウム亜鉛、及び酸化亜鉛のいずれかからなることを特徴とする請求項４に記載の薄膜トランジスタ基板。
  6. 前記第１導体が、前記金属群Ｍ１から選ばれた一種又は二種以上の金属を０．５〜５ｗｔ％有するＡｌ層を含むことを特徴とする請求項４又は５のいずれかに記載の薄膜トランジスタ基板。
  7. 請求項４〜６のいずれかに記載の薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板により駆動される液晶層と、
    を含むことを特徴とする液晶表示装置。
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