KR100983196B1 - 박막 트랜지스터 기판 및 표시 디바이스 - Google Patents

박막 트랜지스터 기판 및 표시 디바이스 Download PDF

Info

Publication number
KR100983196B1
KR100983196B1 KR1020087013036A KR20087013036A KR100983196B1 KR 100983196 B1 KR100983196 B1 KR 100983196B1 KR 1020087013036 A KR1020087013036 A KR 1020087013036A KR 20087013036 A KR20087013036 A KR 20087013036A KR 100983196 B1 KR100983196 B1 KR 100983196B1
Authority
KR
South Korea
Prior art keywords
aluminum alloy
wiring
single layer
thin film
drain wiring
Prior art date
Application number
KR1020087013036A
Other languages
English (en)
Other versions
KR20080063869A (ko
Inventor
히로시 고또오
도시히로 구기미야
가쯔후미 도미히사
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20080063869A publication Critical patent/KR20080063869A/ko
Application granted granted Critical
Publication of KR100983196B1 publication Critical patent/KR100983196B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

소스ㆍ드레인 배선을 구성하는 알루미늄 합금막과 투명 전극이 직접 접속되고, 상기 소스ㆍ드레인 배선과 게이트 배선의 특성이 모두 양호한 것이며, 대폭으로 간략화된 프로세스에 의해 제조할 수 있는 박막 트랜지스터 기판을 제공한다. 즉, 상기 박막 트랜지스터 기판은 게이트 배선과 이것에 직교 배치된 소스 배선 및 드레인 배선을 갖는다. 또한, 상기 박막 트랜지스터 기판은 상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일한 것을 특징으로 한다. 또한, 본 발명은 상기 박막 트랜지스터 기판을 구비한 표시 디바이스를 제공한다.
소스ㆍ드레인 배선, 박막 트랜지스터 기판, 표시 디바이스, 게이트 배선, 알루미늄 합금판

Description

박막 트랜지스터 기판 및 표시 디바이스{THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터 기판 및 표시 디바이스에 관한 것으로, 특히 반도체나 액정 디스플레이와 같이 액티브 매트릭스형의 플랫 패널 디스플레이, 반사막, 광학 부품 등에 사용되는 새로운 박막 트랜지스터 기판과 표시 디바이스에 관한 것이다.
예를 들어, 액티브 매트릭스형의 액정 표시 디바이스는, 도1에 도시한 바와 같이, 박막 트랜지스터(TFT)(4)를 스위칭 소자로 하여, 투명 전극(화소 전극)(5)과, 게이트 배선 및 소스ㆍ드레인 배선 등의 배선부(6)를 구비한 TFT 기판(TFT 어레이 기판)(1)과, 상기 TFT 기판(1)에 대해 소정의 간격을 두고 대향 배치되어 공통 전극(7)을 구비한 대향 기판(2)과, TFT 기판(1)과 대향 기판(2) 사이에 충전된 액정층(3)으로 이루어진다.
상기 투명 전극(5)에는, 예를 들어 산화인듐(In2O3)에 산화주석(SnO)을 10 질량％ 정도 함유시킨 ITO막이나, 산화인듐(In2O3)에 산화아연(ZnO)을 10 질량％ 정도 함유시킨 IZO막이 이용된다.
투명 전극(5)에 전기적으로 접속되는 배선부(6)를 포함하는 상기 도1의 영역 A를 확대한 것을 도2에 예시한다. 이 도2에 있어서의 게이트 배선(26)에는 Mo나 Cr의 단층막 또는 Al-Nd 등의 알루미늄 합금막과, 고융점 금속[몰리브덴(Mo)이나 크롬(Cr), 티탄(Ti), 텅스텐(W) 등]과의 적층 배선 구조가 종래부터 채용되어 있다. 또한, 소스 배선(28)이나 드레인 배선(29)(이하, 이들을 「소스ㆍ드레인 배선」이라고 총칭함)에는 순알루미늄(Al)의 단층막과 상기 고융점 금속과의 적층 배선 구조가 종래부터 채용되어 있다(예를 들어, 특허문헌 1, 특허문헌 2, 특허문헌 3 등).
상기 고융점 금속을 적층시키는 이유는 다음과 같다. 즉, 상기 투명 전극(ITO막)(5)과, 소스ㆍ드레인 배선을 구성하는 순알루미늄막이나 Al-Nd 등의 알루미늄 합금막을 직접 접속시키면, 알루미늄이 산화되어 고저항의 산화알루미늄이, 투명 전극과 상기 순알루미늄막이나 Al-Nd 등의 알루미늄 합금막과의 접촉 계면에 형성되어, 신호선과 투명 전극(5) 사이의 콘택트 저항이 상승하여 화면의 표시 품위가 저하된다.
이는, 알루미늄이 매우 산화되기 쉬운 원소이고 대기 중에서 알루미늄 산화피막이 용이하게 형성되기 쉽고, 특히 금속 산화물로 이루어지는 투명 전극(5)의 성막에 이용되는 산소나 성막 시에 발생하는 산소에 의해, 상기 고저항의 알루미늄 산화피막이 용이하게 형성되는 것에 의한다.
그래서 상기 문제를 해결하기 위해, 배리어 메탈(고융점 금속)이 알루미늄 합금 배선(합금막)의 표면의 산화를 방지하여, 알루미늄 합금 배선(합금막)과 투명 전극의 양호한 콘택트를 가능하게 하는 효과가 있다고 하여 종래부터 적층 재료로 이용되어 왔다.
그런데, 상기 배리어 메탈을 개재시킨 구조를 형성하기 위해서는, 배리어 메탈을 형성하는 공정을 추가할 필요가 있고, 또한 게이트 배선이나 소스ㆍ드레인 배선의 성막에 이용되는 스퍼터 장치에 배리어 메탈용 성막 챔버를 여분으로 장비할 필요가 있다. 그러나, 양산에 의한 액정 디스플레이 등의 비용 절감이 진행됨에 따라서, 상기 배리어 메탈 형성에 수반하는 제조 비용의 증가나 생산성의 악화가 문제가 되고 있어, 최근에는 배리어 메탈을 생략할 수 있는 전극 재료 및 제조 프로세스가 요구되고 있다. 그래서 본 발명자들은 상기 배리어 메탈의 형성 공정을 간략화하여 배선부에 투명 전극을 직접 접속시키는 것이 가능한, 배선용 알루미늄 합금막을 이미 제안하고 있다(특허문헌 4).
그런데, 게이트 배선(26)의 다음에 형성되는 게이트 절연막(27)의 성막 온도는 박막 트랜지스터의 어레이 형성 공정 중에서 가장 높아, 상기 게이트 배선(26)은 고온의 열이력을 받는다. 따라서, 상기 게이트 배선(26)에는 후공정에서 형성되는 소스ㆍ드레인 배선(28, 29)보다도 우수한 내열성이 요구된다. 이로 인해, 게이트 배선(26)에는 소스ㆍ드레인 배선(28, 29)보다도 내열성이 높은 알루미늄 합금이나 상기 고융점 금속이 종종 이용되어 왔다(특허문헌 5).
그러나, 합금 성분량이 많은 알루미늄 합금이나 상기 고융점 금속은 우수한 내열성을 확보할 수 있는 한편, 배선 재료의 전기 저항률이 높은 등의 문제가 있다.
도3은 알루미늄 합금막에 가해지는 온도(열처리 온도)와 전기 저항률의 관계를 나타낸 것이다. 이 도3에 도시한 바와 같이, 전기 저항률은 온도에 의존하여, 온도가 높을수록 전기 저항률은 저하된다. 이는, 성막 시에 기판을 가열하면, 알루미늄 합금막 중의 합금 성분이 저온에서 석출되는 동시에, 알루미늄의 재결정화가 진행되기 때문이다.
고온에 노출되는 게이트 배선(26)을 구성하는 알루미늄 합금막으로서, 내열성을 높이기 위해 합금 성분량을 증가시킨 것을 이용해도, 게이트 절연막(27) 형성 시의 고온 상태에서 상기 도3에 도시된 바와 같이 전기 저항률이 저하된다. 그러나, 고온에 노출되지 않는 소스ㆍ드레인 배선(28, 29)에 상기 알루미늄 합금이나 상기 고융점 금속을 채용하면, 전기 저항을 작게 할 수 없다. 그래서, 상기 소스ㆍ드레인 배선(28, 29)의 재료에는 내열성보다도 전기 저항률에 중점을 둔 재료가 검토되어 왔다.
그러나, 게이트 배선과 소스ㆍ드레인 배선의 각각에 상이한 재료를 이용하면, 복수의 배선 재료와 복잡한 장치를 이용할 필요가 있어, 액정 디스플레이 등의 보다 효율적인 양산에 부응할 수 없다. 따라서, 제조 프로세스가 보다 간략화된 박막 트랜지스터 기판의 실현이 기대되고 있다.
특허문헌 1 : 일본 공개 특허 공보 : 4-20930호
특허문헌 2 : 일본 공개 특허 공보 : 6-12503호
특허문헌 3 : 일본 공개 특허 공보 : 2001-350159호
특허문헌 4 : 일본 공개 특허 공보 : 2004-214606호
특허문헌 5 : 일본 공개 특허 공보 : 7-45555호
본 발명은 이러한 사정을 감안하여 이루어진 것이다. 그 목적은 소스ㆍ드레인 배선을 구성하는 알루미늄 합금막과 투명 전극이 직접 접속되어, 상기 소스ㆍ드레인 배선과 게이트 배선의 특성이 모두 양호한 것이며, 대폭으로 간략화된 프로세스로 제조할 수 있는 박막 트랜지스터 기판과, 상기 박막 트랜지스터 기판을 구비한 표시 디바이스를 제공하는 데 있다.
본 발명에 관한 박막 트랜지스터 기판이라 함은, 게이트 배선과, 이것에 직교 배치된 소스 배선 및 드레인 배선을 갖는 박막 트랜지스터 기판이다. 이 박막 트랜지스터 기판은 상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일한 점에 특징을 갖는다.
상기 박막 트랜지스터 기판의 바람직한 형태는 상기 단층 알루미늄 합금막이, 합금 성분으로서,
X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 원자％(이하, at％라고 기록한 경우가 있음) 포함하는 동시에,
Y1(Y1 ＝ Nd, Y, Fe, Co)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식1의 범위 내에서 포함하고, 잔부가 알루미늄 및 불가피 불순물의 것이다.
[식1]
0.1 ≤ (CX ＋ 10CY1) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY1 : 알루미늄 합금 중의 Y1의 함유량(단위 : at％)]
상기 박막 트랜지스터 기판의 다른 바람직한 형태는 상기 단층 알루미늄 합금막이, 합금 성분으로서,
X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 at ％ 포함하는 동시에,
Y2(Y2 ＝ Ti, V, Zr, Nb, Mo, Hf, Ta, W)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식2의 범위 내에서 포함하고, 잔부가 알루미늄 및 불가피 불순물의 것이다.
[식2]
0.1 ≤ (CX ＋ 15CY2) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY2 : 알루미늄 합금 중의 Y2의 함유량(단위 : at％)]
상기 박막 트랜지스터 기판의 또 다른 바람직한 형태는 상기 단층 알루미늄 합금막이, 합금 성분으로서,
X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 at ％ 포함하는 동시에,
Y3(Y3 ＝ Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sm, Eu, Ho, Er, Tm, Yb, Lu)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식3의 범위 내에서 포함하고, 잔부가 알루미늄 및 불가피 불순물의 것이다.
[식3]
0.1 ≤ (CX ＋ 5CY3) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY3 : 알루미늄 합금 중의 Y3의 함유량(단위 : at％)]
상기 박막 트랜지스터 기판의 또 다른 바람직한 형태는 상기 단층 알루미늄 합금막이, 합금 성분으로서,
X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 at ％ 포함하는 동시에,
Mg을 하기 식4의 범위 내에서 포함하고, 잔부가 알루미늄 및 불가피 불순물의 것이다.
[식4]
0.1 ≤ (CX ＋ 2CMg) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CMg : 알루미늄 합금 중의 Mg의 함유량(단위 : at％)]
상기 단층 알루미늄 합금막은 합금 성분으로서, 특히 Ni 또는 Ge을 0.1 at％ 이상 포함하는 것이 바람직하다. 또한, 본 발명은 상기 박막 트랜지스터 기판을 구비한 표시 디바이스도 포함하는 것이다.
또한, 본 발명에서 말하는 「단층 알루미늄 합금막」이라 함은, Mo나 Cr, Ti, W를 주성분으로 하는 고융점 금속으로 이루어지는 배리어 메탈층이 적층되어 있지 않고, 알루미늄 합금막만으로 이루어지는 구조를 말하는 것으로 한다. 또한, 상기 「동일」이라 함은, 소스ㆍ드레인 배선을 형성하는 알루미늄 합금막의 조성과 게이트 배선을 형성하는 알루미늄 합금막의 조성을 대비한 경우에, 제2 성분의 함유량(at％), 제3 성분을 포함하는 경우에는, 또한 제3 성분의 함유량(at％)의 유효 숫자 1 자릿수가 합치하고, 유효 숫자 2 자릿수째 이후를 허용 범위로서 포함하는 것을 말한다.
본 발명에 따르면, 소스ㆍ드레인 배선을 구성하는 알루미늄 합금막과 투명 전극의 직접 접속된 구조에 있어서, 상기 소스ㆍ드레인 배선과 게이트 배선을 동일한 조성의 단층 알루미늄 합금 배선으로 할 수 있다. 따라서, 상기 게이트 배선과 소스ㆍ드레인 배선의 형성에 이용하는 재료의 공통화를 도모할 수 있어, 박막 트랜지스터나 이를 구비한 표시 디바이스를, 대폭으로 간략화된 공정에서 제조할 수 있다.
도1은 본 발명에 관한 TFT 기판이 적용되는 액정 디스플레이 기판과 액정 표시 디바이스의 구성을 예시하는 개략 단면 확대 설명도이다.
도2는 상기 도1에 있어서의 영역 A의 개략적인 확대도이다.
도3은 알루미늄 합금막에 가해지는 온도(열처리 온도)와 전기 저항률의 관계 를 나타내는 그래프이다.
도4는 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도5는 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도6은 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도7은 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도8은 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도9는 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도10은 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
도11은 상기 도2에 나타낸 TFT 기판의 제조 공정의 일례를, 순서에 따라서 도시하는 설명도이다.
[부호의 설명]
1 : TFT 기판(TFT 어레이 기판)
1a : 글래스 기판
2 : 대향 기판(대향 전극)
3 : 액정층
4 : 박막 트랜지스터(TFT)
5 : 투명 전극(화소 전극, ITO막)
6 : 배선부
7 : 공통 전극
8 : 컬러 필터
9 : 차광막
10 : 편광판
11 : 배향막
12 : TAB 테이프
13 : 드라이버 회로
14 : 제어 회로
15 : 스페이서
16 : 시일재
17 : 보호막
18 : 확산판
19 : 프리즘 시트
20 : 도광판
21 : 반사판
22 : 백 라이트
23 : 유지 프레임
24 : 프린트 기판
25 : 주사선
26 : 게이트 배선
27 : 게이트 절연막
28 : 소스 배선
29 : 드레인 배선
30 : 보호막(질화실리콘막)
31 : 포토레지스트
32 : 콘택트 홀
본 발명자들은 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막과 투명 전극을 직접 콘택트시킨 구조의 박막 트랜지스터(이하 「TFT」라고 하는 경우가 있음) 기판이나 이것을 구비한 표시 디바이스를, 예를 들어 액정 디스플레이 등의 고표시 품위 등의 특성을 유지하면서, 보다 간략화된 공정으로 제조하기 위해 예의 연구를 행하였다.
우선, 본 발명자들은 박막 트랜지스터 제조 공정에 있어서의 기존의 제조 조건과, 상기 게이트 배선이나 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막의 요구 특성에 대해 다시 검토를 행하였다. 상기 제조 공정에서는, 게이트 배선 의 상층에 형성하는 게이트 절연막의 형성 공정에서, 박막 트랜지스터의 동작 특성을 만족시키는 막질의 것을 얻기 위해 성막 온도를 300 내지 350 ℃로 하는 것이 필요하다. 이것으로부터 게이트 배선을 구성하는 단층 알루미늄 합금막에는 350 ℃에서의 내열성과 함께, 350 ℃에서 전기 저항률이 충분히 저하되는 것이 특성으로서 필요해진다.
한편, 상기 소스ㆍ드레인 배선의 경우, 상기 소스ㆍ드레인 배선을 형성한 후, 그 상층에 형성하는 보호막의 성막 온도는 성막 기술의 개량에 의해 저온화되는 방향에 있다. 예를 들어, 보호막으로서 일반적인 SiN막은 250 ℃의 성막 온도에서 형성해도 충분히 양질의 것을 얻을 수 있다. 따라서, 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막은 내열성으로서 250 ℃에서의 내열성이 확보되어 있으면 문제가 없지만, 대신에 250 ℃의 가열에서 전기 저항률이 충분히 저하되는 것이 중요한 특성으로서 요구된다.
그래서, 본 발명자들은 게이트 배선과 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막에, 박막 트랜지스터의 제조 공정에 있어서의 고온 프로세스에 견딜 수 있을 만큼의 내열성과 저전기 저항률을 더불어 갖는 알루미늄 합금을 채용하였다. 그리고, 이것에 의해, 게이트 배선과 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막의 재료의 공통화가 가능해져, 액정디스플레이 등의 고표시 품위를 유지하면서 TFT 기판의 제조 공정을 대폭으로 간략화할 수 있는 것을 발견하였다.
본 발명의 박막 트랜지스터 기판은 상기 게이트 배선을 구성하는 단층 알루미늄 합금막과, 상기 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막에 동일 한 조성의 것을 이용하면 되며, 상기 단층 알루미늄 합금막의 조성까지 엄밀하게 규정하는 것은 아니다. 그러나, 게이트 배선과 소스ㆍ드레인 배선의 양 배선에 적용할 수 있는 상기 내열성과 저전기 저항률을 나타내는 단층 알루미늄 합금막을 용이하게 얻기 위해서는, 하기에 나타내는 조성의 것으로 하는 것을 추천한다.
즉, 상기 단층 알루미늄 합금막은 합금 성분으로서, 우선 X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종(이하 「원소 X」 또는 단순히 「X」라고 칭하는 경우가 있음)을 0.1 내지 6 at ％ 포함하는 것이 좋다.
상기 원소 X는 투명 전극과 직접 접촉시켰을 때의 콘택트 저항을 저감시키는데 유효한 성분이기 때문이다. 예를 들어, 액정 디스플레이의 표시 품위를 더욱 높이기 위해, 저콘택트 저항(한면이 10 ㎛인 콘택트 홀에서 콘택트 저항이 200 Ω 이하)을 실현시키기 위해, 상기 원소 X를 0.1 at％ 이상 포함하는 것이 좋다. 한편, 250 ℃에서 30분간의 열처리를 실시한 경우에, 알루미늄 합금막의 전기 저항률이 7 μΩㆍ㎝ 이하를 나타내도록 하기 위해서는, 상기 원소 X의 함유량을 6 at ％ 이하로 하는 것이 좋다. 특히, 상기 원소 X로서 Ni 또는 Ge를 0.1 at％ 이상 포함하는 것이, 저콘택트 저항성을 나타내므로 바람직하고, 특히 Ni를 포함하는 것은 더 우수한 내열성을 나타내므로 바람직하다.
상기 원소 X를 규정량 포함하고, 또한 제3 원소로서 하기의 원소를 포함하며, 잔부 알루미늄 및 불가피 불순물인 것이, 내열성과 저전기 저항률 및 저콘택트 저항성을 용이하게 실현할 수 있으므로 더욱 바람직하다. 상기 불가피 불순물로서는, 산소, 질소, 탄소, 아르곤 등을 들 수 있고, 이들은 합계 0.1 at％ 이하이다.
상기 제3 원소로서는, Y1(Y1 ＝ Nd, Y, Fe, Co)로 이루어지는 군으로부터 선택되는 1종 이상(이하 「원소 Y1」 또는 단순히 「Y1」이라고 칭하는 경우가 있음)을, 하기 식1의 범위 내에서 포함하는 것이 좋다.
[식1]
0.1 ≤ (CX ＋ 10CY1) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY1 : 알루미늄 합금 중의 Y1의 함유량(단위 : at％)
게이트 배선에 필요한 내열성을 얻기 위해서는, 알루미늄 합금 중의 X의 함유량(단위 : at％)을 CX, 알루미늄 합금 중의 Y1의 함유량(단위 : at％)을 CY1로 한 경우에 「CX ＋ 10CY1」이 0.1 at％ 이상이 되도록 상기 원소 Y1을 포함하는 것이 바람직하다.
한편, 상기 원소 Y1의 함유량이 과잉이 되면, 250 ℃(소스ㆍ드레인 배선의 열처리 온도)에서는 전기 저항률이 충분히 저하되지 않는다. 알루미늄 합금막에 250 ℃에서 30분간의 진공 열처리를 실시한 경우에, 상기 알루미늄 합금막의 전기 저항률이 7 μΩㆍ㎝ 이하를 나타내도록 하기 위해서는, 상기 「CX ＋ 10CY1」가 6 at ％ 이하가 되도록 상기 원소 Y1을 함유시키는 것이 좋다.
또한, 다른 제3 원소로서, Y2(Y2 ＝ Ti, V, Zr, Nb, Mo, Hf, Ta, W)로 이루 어지는 군으로부터 선택되는 1종 이상(이하 「원소 Y2」 또는 단순히 「Y2」라고 칭하는 경우가 있음)을, 하기 식2의 범위 내에서 포함하는 것을 들 수 있다.
[식2]
0.1 ≤ (CX ＋ 15CY2) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY2 : 알루미늄 합금 중의 Y2의 함유량(단위 : at％)]
게이트 배선에 필요한 내열성을 얻기 위해서는, 알루미늄 합금 중의 X의 함유량(단위 : at％)을 CX, 알루미늄 합금 중의 Y2의 함유량(단위 : at％)을 CY2로 한 경우에 「CX ＋ 15CY2」가 0.1 at％ 이상이 되도록 상기 원소 Y2를 포함하는 것이 바람직하다.
한편, 상기 원소 Y2의 함유량이 과잉이 되면, 250 ℃(소스ㆍ드레인 배선의 열처리 온도)에서는 전기 저항률이 충분히 저하되지 않는다. 알루미늄 합금막에 250 ℃에서 30분간의 진공 열처리를 실시한 경우에, 상기 알루미늄 합금막의 전기 저항률이 7 μΩㆍ㎝ 이하를 나타내도록 하기 위해서는, 상기 「CX ＋ 15CY2」가 6 at ％ 이하가 되도록 상기 원소 Y2를 함유시키는 것이 좋다.
또 다른 제3 원소로서, Y3(Y3 ＝ Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sm, Eu, Ho, Er, Tm, Yb, Lu)로 이루어지는 군으로부터 선택되는 1종 이상(이 하 「원소 Y3」 또는 단순히 「Y3」이라고 칭하는 경우가 있음)을 하기 식3의 범위 내에서 포함하는 것을 들 수 있다.
[식3]
0.1 ≤ (CX ＋ 5CY3) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CY3 : 알루미늄 합금 중의 Y3의 함유량(단위 : at％)]
게이트 배선에 필요한 내열성을 얻기 위해서는, 알루미늄 합금 중의 X의 함유량(단위 : at％)을 CX, 알루미늄 합금 중의 Y3의 함유량(단위 : at％)을 CY3으로 한 경우에 「CX ＋ 5CY3」이 0.1 at％ 이상이 되도록 상기 원소 Y3을 포함하는 것이 바람직하다.
한편, 상기 원소 Y3의 함유량이 과잉이 되면, 250 ℃(소스ㆍ드레인 배선의 열처리 온도)에서는 전기 저항률이 충분히 저하되지 않는다. 알루미늄 합금막에 250 ℃에서 30분간의 진공 열처리를 실시한 경우에, 상기 알루미늄 합금막의 전기 저항률이 7 μΩㆍ㎝ 이하를 나타내도록 하기 위해서는, 상기 「CX ＋ 5CY3」이 6 at ％ 이하가 되는 범위에서 상기 원소 Y3를 함유시키는 것이 좋다.
또한, 또 다른 제3 원소로서, Mg을 하기 식4의 범위 내에서 포함하는 것을 들 수 있다.
[식4]
0.1 ≤ (CX ＋ 2CMg) ≤ 6
[단, CX : 알루미늄 합금 중의 X의 함유량(단위 : at％)
CMg : 알루미늄 합금 중의 Mg의 함유량(단위 : at％)]
게이트 배선에 필요한 내열성을 얻기 위해서는, 알루미늄 합금 중의 X의 함유량(단위 : at％)을 CX, 알루미늄 합금 중의 Mg의 함유량(단위 : at％)을 CMg으로 한 경우에 「CX ＋ 2CMg」이 0.1 at％ 이상이 되도록 상기 Mg을 포함하는 것이 바람직하다.
한편, 상기 Mg의 함유량이 과잉이 되면, 250 ℃(소스ㆍ드레인 배선의 열처리 온도)에서는 전기 저항률이 충분히 저하되지 않는다. 알루미늄 합금막에 250 ℃에서 30분간의 진공 열처리를 실시한 경우에, 상기 알루미늄 합금막의 전기 저항률이 7 μΩㆍ㎝ 이하를 나타내도록 하기 위해서는, 상기 「CX ＋ 2CMg」이 6 at ％ 이하가 되는 범위에서 상기 Mg을 함유시키는 것이 좋다.
3 성분계의 알루미늄 합금막으로서는, 특히 원소 X로서 Ni를 0.1 원자％ 이상 포함하는 동시에, 상기 제3 원소(Y1, Y2, Y3 또는 Mg)를 포함하는 것이, 내열성, 저전기 저항률 및 저콘택트 저항 등의 특성이 더욱 우수하므로 바람직하다.
상기 3 성분계의 알루미늄 합금막으로서 구체적으로는, 예를 들어 Al-Ni-Nd나 Al-Ni-La로 이루어지는 것을 들 수 있다. 예를 들어, Al-2 at％ Ni-0.2 at％ Nd나 Al-2 at％ Ni-0.35 at％ La의 단층 알루미늄 합금막은 350 ℃에서 30분간의 진공 열처리를 실시한 후에도, 힐록이나 보이드의 발생 밀도가 스펙으로서 주어진 1 × 109개/㎡ 이하로 억제된다.
또한, 상기 단층 알루미늄 합금막을 350 ℃에서 열처리한 후에 측정한 전기 저항률(측정 방법은 후술하는 실시예와 같음)은 이하와 같다.
Al-2 at％ Ni-0.2 at％ Nd…3.8 μΩㆍ㎝,
Al-2 at％ Ni-0.35 at％ La…4.0 μΩㆍ㎝
이들은 Al-2 at％ Nd(4.2 μΩㆍ㎝)에 비해 작다.
한편, 250 ℃에서 30분간의 진공 열처리를 실시한 후에는, 당연히 힐록이나 보이드의 발생 밀도는 거의 전무하다. 또한, 상기 열처리 후에 측정한 전기 저항률은 이하와 같다.
Al-2 at％ Ni-0.2 at％ Nd…5.7 μΩㆍ㎝,
Al-2 at％ Ni-0.35 at％ La…4.9 μΩㆍ㎝
이들은 Al-2 at％ Nd(11.5μΩㆍ㎝)에 비해 충분히 작다. 이것으로부터, 상기 예시의 알루미늄 합금막은 게이트 배선과 소스ㆍ드레인 배선을 구성하는 재료의 공통화에 적합한 것을 알 수 있다.
다음에, 본 발명의 TFT 기판(TFT 어레이 기판)의 제조 공정의 일례를 개략적으로 나타낸 도4 내지 도11을 기초로 하여 설명한다. 그러나, 본 발명은 상기 게이트 배선과 소스ㆍ드레인 배선을 갖는 TFT 기판의 제조 방법까지 한정하는 것은 아니다. 또한, 하기 설명에서는 스위칭 소자로서 형성되는 박막 트랜지스터로서, 수소화아몰퍼스 실리콘을 반도체층으로서 이용한 아몰퍼스 실리콘 TFT를 예로서 들 수 있다. 또한, 게이트 배선 및 소스ㆍ드레인 배선을 구성하는 단층 알루미늄 합금막으로서, Al-Ni-La 합금막을 형성하는 경우에 대해 예시하고 있으나, 이것으로 한정되는 것은 아니다.
우선, 글래스 기판(1a)에, 스퍼터링에 의해 막 두께 200 ㎚의 Al-Ni-La 합금막을 성막하고, 다음에 상기 Al-Ni-La 합금막을 패터닝하여 도4에 도시한 바와 같이 게이트 배선(26)을 형성한다. 이때, 게이트 절연막의 커버리지가 양호해지도록 상기 Al-Ni-La 합금막은 약 30° 내지 70°의 테이퍼 형상으로 에칭한다.
다음에, 도5에 도시한 바와 같이, 플라즈마 CVD법에 의해 게이트 절연막(27)으로서 막 두께 300 ㎚의 질화실리콘막(SNX)을 성막 온도 350 ℃에서 형성한다. 그리고, 막 두께 50 ㎚의 수소화아몰퍼스 실리콘막(a-Si : H)과 막 두께 300 ㎚의 질화실리콘막(SiNX)을 320 ℃에서 성막한다.
계속해서, 도6에 도시한 바와 같이 상기 질화실리콘막을, 게이트 배선을 마스크로 한 이면 노광에 의해 패터닝하여 채널 보호막을 형성한다. 또한, 도7에 도시한 바와 같이 인을 도핑한 막 두께 50 ㎚의 n＋형 수소화아몰퍼스 실리콘막(n＋a-Si : H)을 320 ℃에서 성막하고, 수소화아몰퍼스 실리콘막과 n＋형 수소화아몰퍼스 실리콘막을 패터닝한다.
그리고, 도8에 도시한 바와 같이 막 두께 300 ㎚의 Al-Ni-La 합금막을 성막하여 패터닝함으로써 소스ㆍ드레인 배선(28, 29)을 형성한다. 또한, 소스ㆍ드레인 배선(28, 29)을 마스크로 하여 채널 보호막 상의 n＋형 수소화아몰퍼스 실리콘막을 제거한다.
다음에, 도9에 도시한 바와 같이 플라즈마 CVD 장치로 질화실리콘막을 막 두께 300 ㎚ 성막하여 보호막(30)을 형성한다. 이때의 성막 온도는 250 ℃에서 행한다. 그리고, 이 보호막(30)을 패터닝하고, 드라이 에칭에 의해 보호막(30)에 콘택트 홀(32)을 형성한다. 이때, 보호막(30)의 에칭 완료 후에도 연속해서 에칭을 행하여, 시간 환산으로 50 ％의 오버 에칭을 행한다.
또한, 도10에 도시한 바와 같이 산소 플라즈마에 의한 애싱을 행한다. 이 후에 포토레지스트(31)를 박리액으로 박리하여, 막 두께 40 ㎚인 ITO막을 성막한다. 그 후, 패터닝에 의해, 도11에 도시한 바와 같이 투명 전극(5)을 형성하는 동시에, 패널 단부의 게이트 배선과 TAB와의 접촉 부분에 TAB 전극을 형성하여 TFT 기판(TFT 어레이 기판)을 완성한다.
이 제조 공정에 따라서 형성된 TFT 어레이 기판은, 상기 도11에 도시한 바와 같이 투명 전극(ITO막)(5)과 드레인 배선(29)이 직접 콘택트되어 있다. 또한, 게이트 배선(26)과 소스ㆍ드레인 배선(28, 29)이 공통의 재료로 형성되어 있다.
이하, 실시예를 예로 들어 본 발명을 더욱 구체적으로 설명하나, 본 발명은 물론 하기 실시예에 의해 제한을 받는 것은 아니다. 전ㆍ후기의 취지에 적합한 범위에서 적당하게 변경을 가하여 실시하는 것도 가능하고, 이들은 모두 본 발명의 기술적 범위에 포함된다.
(실시예)
순Al 스퍼터링 타깃(사이즈 : 직경 101.6 ㎜ × 두께 5 ㎜)에 하기 표1에 나 타내는 각 합금 원소의 칩(사이즈 : 5 ㎜ × 5 ㎜ × 두께 1 ㎜)을 배치한 복합 스퍼터링 타깃과, 스퍼터링 장치(시마즈 제작소제 「HSM-552」)를 사용하여, DC 마그네트론 스퍼터링법(배압 : 0.27 × 10-3 ㎩ 이하, Ar 가스압 : 0.27 ㎩, Ar 가스 유량 : 30 sccm, 스퍼터 파워 : DC200 W, 극간 거리 : 50.4 ㎜, 기판 온도 : 실온)에 의해, 글래스 기판(코닝사제의 #1737, 사이즈는 전기 저항률과 내열성의 평가용이 직경 50.8 ㎜ × 두께 0.7 ㎜, 콘택트 저항률 평가용이 직경 101.6 ㎜ × 두께 0.7 ㎜) 상에 하기 표1 내지 4에 나타내는 순알루미늄 또는 알루미늄 합금의 박막(막 두께 300 ㎚)을 형성하였다.
그리고, 이들 평가용 박막의 합금 조성을 ICP(Inductively Coupled Plasma) 발광 분석법 또는 ICP 질량 분석법에 의해 조사하는 동시에, 하기의 방법으로 내열성의 평가와, 전기 저항률 및 콘택트 저항률의 측정을 행하였다.
[내열성]
포토레지스트로서 도쿄 오우카제의 「TSMR8900」, 포토레지스트 현상액으로서 동일한 회사제의 「NMD-W」를 이용한 포토리소그래피(공정 : 포토레지스트 도포 → 프리 베이킹 → 노광 → PEB → 포토레지스트 현상 → 물세정 → 건조 → 포스트 베이킹)와, 인산 : 질산 : 물 ＝ 75 : 5 : 20(체적비)의 혼합산으로 이루어지는 웨트 에천트를 이용한 웨트 에칭(공정 : 웨트 에칭 → 물세정 → 건조 → 포토레지스트 박리 → 건조)을 행하여, 평가용 순알루미늄막과 각 알루미늄 합금막에 선 폭/선 간격 ＝ 10 ㎛/10 ㎛의 스트라이프 패턴을 형성하였다.
그 후, 순알루미늄막과 각 알루미늄 합금막에 대해, 350 ℃ 또는 250 ℃에서 30분간의 진공 열처리(진공도 : 0.27 × 10-3 ㎩ 이하)를 실시하여, 열처리 후의 배선 표면에 발생하는 돌기 형상 결함인 힐록을 광학 현미경으로 관찰하여 힐록 밀도를 구하였다. 그리고, 힐록 밀도가 1 × 109개/㎡ 이하인 것을 내열성이 양호하다고(○) 평가하고, 그 중에서도 특히 힐록 밀도가 1 × 108개/㎡ 이하로 작은 것을 내열성이 보다 우수하다고(◎) 평가하였다. 한편, 힐록 밀도가 1 × 109개/㎡를 초과하는 것을 내열성이 뒤떨어진다고(×) 평가하였다.
[전기 저항률]
글래스 기판(코닝사제의 #1737, 사이즈는 직경 50.8 ㎜ × 두께 0.7 ㎜) 상에 형성된 순알루미늄막과 각 알루미늄 합금막을, 포토리소그래피와 웨트 에칭에 의해 선 폭 100 ㎛, 선 길이 10 ㎜의 전기 저항 평가용 패턴으로 가공하였다. 이때, 웨트 에천트로서는, 인산 : 질산 : 물 ＝ 75 : 5 : 20(체적비)의 혼합산으로 이루어지는 혼합액을 이용하였다. 그리고, 진공 열처리로에 의해 350 ℃ 또는 250 ℃에서 30분간의 진공 열처리(진공도 : 0.27 × 10-3 ㎩ 이하)를 실시하고, 이 진공 열처리의 전후에서 각각의 전기 저항을 직류 4 탐침법에 의해 실온에서 측정하였다.
그리고, 상기 전기 저항률이 5.0 μΩㆍ㎝ 이하인 것을 전기 저항이 보다 작다고(◎) 평가하고, 상기 전기 저항률이 5.0 μΩㆍ㎝를 초과하여 7.0 μΩㆍ㎝ 이 하인 것을 전기 저항이 작다고(○) 평가하고, 상기 전기 저항률이 7.0 μΩㆍ㎝를 초과하는 것을 전기 저항이 크다고(×) 평가하였다.
[콘택트 저항률]
글래스 기판(코닝사제의 #1737, 사이즈는 직경 100 ㎜ × 두께 0.7 ㎜) 상에 형성된 순알루미늄막과 각 알루미늄 합금막에 포토리소그래피와 웨트 에칭을 실시하여 켈빈 패턴을 형성하였다. 그때, 웨트 에천트로서는, 인산 : 질산 : 물 ＝ 75 : 5 : 20(체적비)의 혼합산으로 이루어지는 혼합액을 이용하였다. 그리고, 매엽식 CVD 장치에 의해 SiN을 성막하고, ICP형 드라이 에쳐를 이용하여 드라이 에칭에 의해 SiN에 콘택트 홀(한 변이 10 ㎛인 : 1개)을 형성하였다. 그 후, RF 마그네트론 스퍼터링법에 의해 ITO막(막 두께 200 ㎜)을 성막하고, 상기 ITO막에 포토리소그래피와 웨트 에칭을 실시하여 켈빈 패턴을 형성하였다. 이때, 웨트 에천트로서는, 간토 화학제의 ITO 에칭액(ITO-07N)을 사용하였다.
콘택트 저항률의 측정은 4 단자법에 의해 행한다. Al 합금/ITO 계면의 콘택트 부분에서의 전압 강하분으로부터 콘택트 저항값을 측정하고, 기지의 콘택트 홀 면적과 콘택트 저항값으로부터 단위 면적당의 콘택트 저항률을 산출하였다.
그리고, 상기 콘택트 저항률이 1.0 × 10-4 Ωㆍ㎠ 미만인 것을 콘택트 저항이 보다 작다고(◎) 평가하고, 상기 콘택트 저항률이 1.0 × 10-4 Ωㆍ㎠ 이상 1.0 × 10-3 Ωㆍ㎠ 미만인 것을 콘택트 저항이 작다고(○) 평가하고, 상기 콘택트 저항 률이 1.0 × 10-3 Ωㆍ㎠ 이상인 것을 콘택트 저항이 크다고(×) 평가하였다.
이들의 결과를 표1 내지 표4에 나타낸다.
Figure 112008038778083-pct00001
Figure 112008038778083-pct00002
Figure 112008038778083-pct00003
Figure 112008038778083-pct00004
표1 내지 4로부터 다음과 같이 고찰할 수 있다. 즉, 본 발명에서 추천되는 성분을 만족하는 알루미늄 합금막은, 순알루미늄막보다도 우수한 고온에서의 내열성과, 저전기 저항률, 또한 ITO와의 저콘택트 저항률을 겸비할 수 있는 것을 알 수 있다.
특히, 알루미늄을 베이스로 하여 제2 원소로서 X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 첨가하는 동시에, Nd, La 등의 제3 원소를 추천되는 범위 내에서 첨가하여 3 성분계로 한 것은 열처리 온도 350 ℃인 고온인 경우의 우수한 내열성, 열처리 온도가 250 ℃인 경우의 저전기 저항률 및 ITO와의 저콘택트 저항률이 용이하게 달성되어 있다. 따라서, 게이트 배선과 소스ㆍ드레인 배선의 양 배선의 재료에 최적인 것을 알 수 있다.

Claims (8)

  1. 게이트 배선과, 이것에 직교 배치된 소스 배선 및 드레인 배선과, 상기 드레인 배선 상에 형성되어 상기 드레인 배선과 직접 접속되는 투명 전극을 갖는 박막 트랜지스터 기판이며,
    상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일하고,
    상기 단층 알루미늄 합금막의 전기 저항률이 7.0μΩㆍ㎝ 이하이며,
    상기 드레인 배선과 상기 투명 전극 사이의 컨택트 저항률이 1.0×10-3 Ωㆍ㎝2미만이고,
    상기 단층 알루미늄 합금막은, 합금 성분으로서,
    X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 원자％ 포함하는 동시에,
    Y1(Y1 ＝ Nd, Y, Fe, Co)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식1의 범위 내에서 포함하고,
    잔부가 알루미늄 및 불가피 불순물인 박막 트랜지스터 기판.
    [식1]
    0.1 ≤ (CX ＋ 10CY1) ≤ 6
    [단, CX : 알루미늄 합금 중의 X의 함유량(단위 : 원자％)
    CY1 : 알루미늄 합금 중의 Y1의 함유량(단위 : 원자％)]
  2. 게이트 배선과, 이것에 직교 배치된 소스 배선 및 드레인 배선과, 상기 드레인 배선 상에 형성되어 상기 드레인 배선과 직접 접속되는 투명 전극을 갖는 박막 트랜지스터 기판이며,
    상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일하고,
    상기 단층 알루미늄 합금막의 전기 저항률이 7.0μΩㆍ㎝ 이하이며,
    상기 드레인 배선과 상기 투명 전극 사이의 컨택트 저항률이 1.0×10-3 Ωㆍ㎝2미만이고,
    상기 단층 알루미늄 합금막은, 합금 성분으로서,
    X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 원자％ 포함하는 동시에,
    Y2(Y2 ＝ Ti, V, Zr, Nb, Mo, Hf, Ta, W)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식2의 범위 내에서 포함하고,
    잔부가 알루미늄 및 불가피 불순물인 박막 트랜지스터 기판.
    [식2]
    0.1 ≤ (CX ＋ 15CY2) ≤ 6
    [단, CX : 알루미늄 합금 중의 X의 함유량(단위 : 원자％)
    CY2 : 알루미늄 합금 중의 Y2의 함유량(단위 : 원자％)]
  3. 게이트 배선과, 이것에 직교 배치된 소스 배선 및 드레인 배선과, 상기 드레인 배선 상에 형성되어 상기 드레인 배선과 직접 접속되는 투명 전극을 갖는 박막 트랜지스터 기판이며,
    상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일하고,
    상기 단층 알루미늄 합금막의 전기 저항률이 7.0μΩㆍ㎝ 이하이며,
    상기 드레인 배선과 상기 투명 전극 사이의 컨택트 저항률이 1.0×10-3 Ωㆍ㎝2미만이고,
    상기 단층 알루미늄 합금막은, 합금 성분으로서,
    X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 원자％ 포함하는 동시에,
    Y3(Y3 ＝ Cr, Mn, Ru, Rh, Pd, Ir, Pt, La, Gd, Tb, Dy, Sm, Eu, Ho, Er, Tm, Yb, Lu)로 이루어지는 군으로부터 선택되는 1종 이상을 하기 식3의 범위 내에서 포함하고,
    잔부가 알루미늄 및 불가피 불순물인 박막 트랜지스터 기판.
    [식3]
    0.1 ≤ (CX ＋ 5CY3) ≤ 6
    [단, CX : 알루미늄 합금 중의 X의 함유량(단위 : 원자％)
    CY3 : 알루미늄 합금 중의 Y3의 함유량(단위 : 원자％)]
  4. 게이트 배선과, 이것에 직교 배치된 소스 배선 및 드레인 배선과, 상기 드레인 배선 상에 형성되어 상기 드레인 배선과 직접 접속되는 투명 전극을 갖는 박막 트랜지스터 기판이며,
    상기 게이트 배선을 구성하는 단층 알루미늄 합금막의 조성과, 상기 소스 배선 및 드레인 배선을 구성하는 단층 알루미늄 합금막의 조성이 동일하고,
    상기 단층 알루미늄 합금막의 전기 저항률이 7.0μΩㆍ㎝ 이하이며,
    상기 드레인 배선과 상기 투명 전극 사이의 컨택트 저항률이 1.0×10-3 Ωㆍ㎝2미만이고,
    상기 단층 알루미늄 합금막은, 합금 성분으로서,
    X(X ＝ Ni, Ag, Zn, Cu, Ge)로 이루어지는 군으로부터 선택되는 적어도 1종을 0.1 내지 6 원자％ 포함하는 동시에,
    Mg을 하기 식4의 범위 내에서 포함하고,
    잔부가 알루미늄 및 불가피 불순물인 박막 트랜지스터 기판.
    [식4]
    0.1 ≤ (CX ＋ 2CMg) ≤ 6
    [단, CX : 알루미늄 합금 중의 X의 함유량(단위 : 원자％)
    CMg : 알루미늄 합금 중의 Mg의 함유량(단위 : 원자％)]
  5. 삭제
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단층 알루미늄 합금막은, 합금 성분으로서, Ni를 0.1 원자％ 이상 포함하는 것인 박막 트랜지스터 기판.
  7. 제1항 내지 제4항 중 어느 한 항에 기재된 박막 트랜지스터 기판을 구비한 표시 디바이스.
  8. 제6항에 기재된 박막 트랜지스터 기판을 구비한 표시 디바이스.
KR1020087013036A 2005-12-02 2006-12-01 박막 트랜지스터 기판 및 표시 디바이스 KR100983196B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00349378 2005-12-02
JP2005349378A JP4117002B2 (ja) 2005-12-02 2005-12-02 薄膜トランジスタ基板および表示デバイス
PCT/JP2006/324106 WO2007063991A1 (ja) 2005-12-02 2006-12-01 薄膜トランジスタ基板および表示デバイス

Publications (2)

Publication Number Publication Date
KR20080063869A KR20080063869A (ko) 2008-07-07
KR100983196B1 true KR100983196B1 (ko) 2010-09-20

Family

ID=38092323

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087013036A KR100983196B1 (ko) 2005-12-02 2006-12-01 박막 트랜지스터 기판 및 표시 디바이스

Country Status (6)

Country Link
US (1) US7952123B2 (ko)
JP (1) JP4117002B2 (ko)
KR (1) KR100983196B1 (ko)
CN (1) CN101253447B (ko)
TW (1) TW200735190A (ko)
WO (1) WO2007063991A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010053A (ja) * 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置およびスパッタリングターゲット
JP2009076536A (ja) 2007-09-19 2009-04-09 Mitsubishi Electric Corp Ａｌ合金膜、電子デバイス及び電気光学表示装置用アクティブマトリックス基板
JP4611417B2 (ja) * 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
JP4469913B2 (ja) * 2008-01-16 2010-06-02 株式会社神戸製鋼所 薄膜トランジスタ基板および表示デバイス
US20110008640A1 (en) * 2008-03-31 2011-01-13 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Display device, process for producing the display device, and sputtering target
JP2009282504A (ja) * 2008-03-31 2009-12-03 Kobe Steel Ltd 表示デバイス
KR20100127290A (ko) 2008-04-23 2010-12-03 가부시키가이샤 고베 세이코쇼 표시 장치용 Ａｌ 합금막, 표시 장치 및 스퍼터링 타깃
JP2009282514A (ja) * 2008-04-24 2009-12-03 Kobe Steel Ltd 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
JP2010134458A (ja) * 2008-11-05 2010-06-17 Kobe Steel Ltd 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
US20110198602A1 (en) * 2008-11-05 2011-08-18 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Aluminum alloy film for display device, display device, and sputtering target
JP5368806B2 (ja) * 2009-01-13 2013-12-18 株式会社神戸製鋼所 表示装置用Ａｌ合金膜および表示装置
JP5357515B2 (ja) * 2008-11-05 2013-12-04 株式会社神戸製鋼所 表示装置用Ａｌ合金膜、表示装置およびスパッタリングターゲット
KR101156428B1 (ko) * 2009-06-01 2012-06-18 삼성모바일디스플레이주식회사 유기 발광 소자
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2011013683A1 (ja) * 2009-07-27 2011-02-03 株式会社神戸製鋼所 配線構造および配線構造を備えた表示装置
JP5235011B2 (ja) * 2009-11-16 2013-07-10 株式会社神戸製鋼所 有機ｅｌディスプレイ用の反射アノード電極
JP5179604B2 (ja) * 2010-02-16 2013-04-10 株式会社神戸製鋼所 表示装置用Ａｌ合金膜
KR101641620B1 (ko) * 2010-08-11 2016-07-22 삼성디스플레이 주식회사 박막 트랜지스터 및 그를 포함하는 박막 트랜지스터 표시판
JP2012069808A (ja) * 2010-09-24 2012-04-05 Casio Comput Co Ltd 薄膜トランジスタ基板の製造方法
KR101824537B1 (ko) 2010-10-01 2018-03-15 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 디스플레이
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
US20130115779A1 (en) * 2011-11-09 2013-05-09 Intermolecular, Inc. Conical Sleeves For Reactors
WO2015118947A1 (ja) * 2014-02-07 2015-08-13 株式会社神戸製鋼所 フラットパネルディスプレイ用配線膜
CN106771726B (zh) * 2016-12-02 2019-10-22 深圳市华星光电技术有限公司 测试组件及其监控显示面板电性特性的方法、显示面板
JP7127685B2 (ja) * 2018-08-08 2022-08-30 株式会社ニコン トランジスタの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2813234B2 (ja) 1990-05-16 1998-10-22 日本電信電話株式会社 配線構造
JP3195837B2 (ja) * 1992-12-15 2001-08-06 松下電器産業株式会社 液晶表示装置およびその製造方法
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
EP0855451A4 (en) * 1995-10-12 1999-10-06 Toshiba Kk WIRING FILM, ION BOMBING SPRAYING TARGET FOR FORMING THIS FILM AND ELECTRONIC COMPONENT COMPRISING THIS FILM
KR100323297B1 (ko) 1998-05-15 2002-02-04 구마모토 마사히로 투명도전막
JP2001350159A (ja) 2000-06-06 2001-12-21 Hitachi Ltd 液晶表示装置及びその製造方法
US6459464B1 (en) * 2000-08-14 2002-10-01 Kabushiki Kaisha Advanced Display Liquid crystal display device with reduced weighting trace defects
JP2002299630A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ＭｏＷ／ＡｌまたはＡｌ合金／ＭｏＷの積層薄膜を用いた薄膜トランジスタおよび薄膜トランジスタアレイとその製造方法
JP2002368202A (ja) * 2001-06-07 2002-12-20 Canon Inc 半導体装置、撮像装置、放射線検出装置及び放射線検出システム
JP4783525B2 (ja) * 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法

Also Published As

Publication number Publication date
JP2007157917A (ja) 2007-06-21
US7952123B2 (en) 2011-05-31
CN101253447B (zh) 2012-02-29
KR20080063869A (ko) 2008-07-07
US20090134393A1 (en) 2009-05-28
CN101253447A (zh) 2008-08-27
JP4117002B2 (ja) 2008-07-09
TW200735190A (en) 2007-09-16
WO2007063991A1 (ja) 2007-06-07

Similar Documents

Publication Publication Date Title
KR100983196B1 (ko) 박막 트랜지스터 기판 및 표시 디바이스
JP4542008B2 (ja) 表示デバイス
TWI356498B (ko)
JP3940385B2 (ja) 表示デバイスおよびその製法
KR101065130B1 (ko) 표시 장치
JP4117001B2 (ja) 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
US6624864B1 (en) Liquid crystal display device, matrix array substrate, and method for manufacturing matrix array substrate
JP2009010052A (ja) 表示装置の製造方法
US20110147753A1 (en) Display device, copper alloy film for use therein, and copper alloy sputtering target
JP2009105424A (ja) 薄膜トランジスタ基板および表示デバイス
US20070295967A1 (en) Active matrix tft array substrate and method of manufacturing the same
KR20080114575A (ko) 적층 구조 및 그 제조 방법
JP2007081385A (ja) ソース−ドレイン電極、トランジスタ基板およびその製造方法、並びに表示デバイス
KR20100127290A (ko) 표시 장치용 Ａｌ 합금막, 표시 장치 및 스퍼터링 타깃
US7910053B2 (en) Semiconductor device and active matrix display device
JP2008124499A (ja) 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP2011209756A (ja) 表示デバイスおよびその製法、ならびにスパッタリングターゲット
JP4886285B2 (ja) 表示デバイス
KR20100060003A (ko) 표시 장치 및 이것에 사용하는 Ｃｕ 합금막
JP5368717B2 (ja) 表示装置およびこれに用いるＣｕ合金膜
JP2008124483A (ja) 薄膜トランジスタ基板および表示デバイス
KR100710142B1 (ko) 저저항 배선 액정표시장치
JP2005317579A (ja) 薄膜トランジスタ及び薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板を用いた液晶表示装置
KR100799824B1 (ko) 소스/드레인 전극, 트랜지스터 기판 및 그의 제조 방법, 및표시 디바이스
KR100709707B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130819

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee