JP2002341373A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JP2002341373A JP2002341373A JP2001148232A JP2001148232A JP2002341373A JP 2002341373 A JP2002341373 A JP 2002341373A JP 2001148232 A JP2001148232 A JP 2001148232A JP 2001148232 A JP2001148232 A JP 2001148232A JP 2002341373 A JP2002341373 A JP 2002341373A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】IPS（イン・プレイン・スイッチング）タイプ
等の画素電極が配線構造を持つ液晶表示装置に用いるア
クティブマトリクス基板において、配向規制力不足に起
因する光ヌケおよび黒シミの画像不良を低減するかまた
はなくす。 【解決手段】絶縁体基板1上に形成したソース線とコモ
ン線及びゲート線2から選ばれる少なくとも一つの配線
より上層に位置する配線5a,5b,6a,6bまたは電極7a,7bの
断面を凸型の形状とする。これにより、画素電極の階段
構造によってアレイの最表面層がよりなだらかになるの
で、ラビングによる配向規制力が向上し、配向不足によ
る光ヌケをなくすことができる。前記凸型断面をもつ配
線は２層以上の膜構成としてもよい。これにより、凸型
断面の上側と下側の線幅比を基板面内で制御する製造工
程が容易となる。
等の画素電極が配線構造を持つ液晶表示装置に用いるア
クティブマトリクス基板において、配向規制力不足に起
因する光ヌケおよび黒シミの画像不良を低減するかまた
はなくす。 【解決手段】絶縁体基板1上に形成したソース線とコモ
ン線及びゲート線2から選ばれる少なくとも一つの配線
より上層に位置する配線5a,5b,6a,6bまたは電極7a,7bの
断面を凸型の形状とする。これにより、画素電極の階段
構造によってアレイの最表面層がよりなだらかになるの
で、ラビングによる配向規制力が向上し、配向不足によ
る光ヌケをなくすことができる。前記凸型断面をもつ配
線は２層以上の膜構成としてもよい。これにより、凸型
断面の上側と下側の線幅比を基板面内で制御する製造工
程が容易となる。
Description
【０００１】
【発明の属する技術分野】本発明は、主に液晶表示装置
に使用するためのアクティブマトリクス基板に関するも
のである。
に使用するためのアクティブマトリクス基板に関するも
のである。
【０００２】
【従来の技術】薄膜トランジスタ（TFT）を使用したア
クテイブマトリクス型液晶表示装置は、薄型、軽量ディ
スプレイの主流として、ノート型パソコン、携帯型テレ
ビ、車載用ナビゲーターなどの各種表示装置に使用され
ている。
クテイブマトリクス型液晶表示装置は、薄型、軽量ディ
スプレイの主流として、ノート型パソコン、携帯型テレ
ビ、車載用ナビゲーターなどの各種表示装置に使用され
ている。
【０００３】最近の液晶表示装置に求められる性能の１
つに広視野角化がある。この性能を著しく改善する手段
の１つにIPS（イン・プレイン・スイッチング）と呼ば
れる液晶モードがある。従来の液晶（TNモード）では、
屈折率異方性をもつ液晶分子の配向が縦方向の電界に対
して変化することを利用して画面表示をさせていること
を特徴とする。これに対して、IPSでは横方向の電界を
かけることによって液晶分子の配向を変化させて画面表
示をすることが特徴で、TNモードに比べて液晶分子の配
向と屈折率異方性に起因する、視野角依存性を少なくす
ることができる。
つに広視野角化がある。この性能を著しく改善する手段
の１つにIPS（イン・プレイン・スイッチング）と呼ば
れる液晶モードがある。従来の液晶（TNモード）では、
屈折率異方性をもつ液晶分子の配向が縦方向の電界に対
して変化することを利用して画面表示をさせていること
を特徴とする。これに対して、IPSでは横方向の電界を
かけることによって液晶分子の配向を変化させて画面表
示をすることが特徴で、TNモードに比べて液晶分子の配
向と屈折率異方性に起因する、視野角依存性を少なくす
ることができる。
【０００４】従来の液晶表示装置として、図２に上記IP
S用のアクテイブマトリクス基板の断面図を示す。図２
の構造において、１はガラスなどからなる絶縁体基板、
２はAlなどからなるゲート線、３はSiN膜などからなる
絶縁膜層、４はa-Siなどからなる半導体層と、その上に
リンドープ化a-Siなどからなる半導体膜とソース・ドレ
イン間のバリア層、５は薄膜トランジスタのソース電極
およびソース線、６は薄膜トランジスタのドレイン電
極、７は画素電極としてのドレイン電極、８はSiNなど
からなるパッシベーション膜、９は薄膜トランジスタで
ある。図2において、５，６，７のソース・ドレイン配
線および画素電極は、例えばＴｉ約８０ｎｍ膜厚とAl約
１５０ｎｍ膜厚からなる２層配線である。また、配線断
面は長方形で、例えば７のドレイン電極では線幅約６μ
ｍからなる。
S用のアクテイブマトリクス基板の断面図を示す。図２
の構造において、１はガラスなどからなる絶縁体基板、
２はAlなどからなるゲート線、３はSiN膜などからなる
絶縁膜層、４はa-Siなどからなる半導体層と、その上に
リンドープ化a-Siなどからなる半導体膜とソース・ドレ
イン間のバリア層、５は薄膜トランジスタのソース電極
およびソース線、６は薄膜トランジスタのドレイン電
極、７は画素電極としてのドレイン電極、８はSiNなど
からなるパッシベーション膜、９は薄膜トランジスタで
ある。図2において、５，６，７のソース・ドレイン配
線および画素電極は、例えばＴｉ約８０ｎｍ膜厚とAl約
１５０ｎｍ膜厚からなる２層配線である。また、配線断
面は長方形で、例えば７のドレイン電極では線幅約６μ
ｍからなる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のソース・ドレイン配線および画素電極をもつアクテ
ィブマトリクス基板の構造では、液晶表示装置として画
像表示した場合に、光ヌケおよび黒シミが発生すること
がある。光ヌケの原因については、前記アクティブマト
リクス基板を使用した液晶表示装置のセル製造工程で往
復ラビングさせると光ヌケが低減することより（図示せ
ず）、液晶の配向規制力が弱いことによるものと考えら
れる。また、黒シミについては、その不良品を画像（中
間色）表示させた状態で画素を顕微鏡観察すると黒シミ
部分では光ヌケが無く、黒シミ部分以外の領域で光ヌケ
が見られた。前記の往復ラビング実験の結果と合わせて
考察すると、黒シミ以外の部分で配向規制力低下がある
ことが考えられる。
来のソース・ドレイン配線および画素電極をもつアクテ
ィブマトリクス基板の構造では、液晶表示装置として画
像表示した場合に、光ヌケおよび黒シミが発生すること
がある。光ヌケの原因については、前記アクティブマト
リクス基板を使用した液晶表示装置のセル製造工程で往
復ラビングさせると光ヌケが低減することより（図示せ
ず）、液晶の配向規制力が弱いことによるものと考えら
れる。また、黒シミについては、その不良品を画像（中
間色）表示させた状態で画素を顕微鏡観察すると黒シミ
部分では光ヌケが無く、黒シミ部分以外の領域で光ヌケ
が見られた。前記の往復ラビング実験の結果と合わせて
考察すると、黒シミ以外の部分で配向規制力低下がある
ことが考えられる。
【０００６】本発明は、前記従来の問題を解決するた
め、特にIPSタイプのように画素電極が配線構造を持つ
液晶表示装置において、配向規制力不足に起因する、光
ヌケおよび黒シミという画像不良を低減するかまたはな
くしたアクティブマトリクス基板を提供することを目的
とする。
め、特にIPSタイプのように画素電極が配線構造を持つ
液晶表示装置において、配向規制力不足に起因する、光
ヌケおよび黒シミという画像不良を低減するかまたはな
くしたアクティブマトリクス基板を提供することを目的
とする。
【０００７】
【課題を解決するための手段】前記目的を達成するため
に、本発明のアクティブマトリクス基板は、絶縁体基板
上に形成したソース線とコモン線及びゲート線から選ば
れる少なくとも一つの配線より上層に位置する配線また
は電極の断面が、凸型の形状であることを特徴とする。
この構成によると、画素電極の階段構造によってアレイ
の最表面層がよりなだらかになるので、ラビングによる
配向規制力が向上し、配向不足による光ヌケをなくすこ
とができる。
に、本発明のアクティブマトリクス基板は、絶縁体基板
上に形成したソース線とコモン線及びゲート線から選ば
れる少なくとも一つの配線より上層に位置する配線また
は電極の断面が、凸型の形状であることを特徴とする。
この構成によると、画素電極の階段構造によってアレイ
の最表面層がよりなだらかになるので、ラビングによる
配向規制力が向上し、配向不足による光ヌケをなくすこ
とができる。
【０００８】前記本発明のアクティブマトリクス基板に
おいては、凸型断面をもつ配線が２層以上の膜構成から
なることが好ましい。この好ましい構成によると、凸型
断面を形成する製造工程が容易であるので、凸型断面の
線幅比を基板面内で制御できないことによる、光ヌケお
よび黒シミの発生を抑制することができる。前記におい
て、凸型断面を形成する製造工程が容易であるのは、１
層目の線幅の太い配線をパターン形成し、続いて２層目
の細い配線をパターン形成するなどの製造工程を採用で
きるからである。
おいては、凸型断面をもつ配線が２層以上の膜構成から
なることが好ましい。この好ましい構成によると、凸型
断面を形成する製造工程が容易であるので、凸型断面の
線幅比を基板面内で制御できないことによる、光ヌケお
よび黒シミの発生を抑制することができる。前記におい
て、凸型断面を形成する製造工程が容易であるのは、１
層目の線幅の太い配線をパターン形成し、続いて２層目
の細い配線をパターン形成するなどの製造工程を採用で
きるからである。
【０００９】前記本発明のアクティブマトリクス基板に
おいては、その配線の上側の線幅と下側の線幅の比が
０．１７以上０．８８以下である。このことは、上側の
線幅が狭いことを示している。また、上側と下側の膜厚
の比は０．５以上２．３以下が好ましく、かつ膜厚と線
幅の比が０．０３以上０．０６以下であることが好まし
い。この好ましい構成によると、電極の階段構造と膜厚
／線幅比が上記具体的構造条件を満たすことによって画
素アレイの最表面層がよりなだらかになるので、ラビン
グによる配向規制力が向上し、配向不足による光ヌケを
なくす作用を有する。
おいては、その配線の上側の線幅と下側の線幅の比が
０．１７以上０．８８以下である。このことは、上側の
線幅が狭いことを示している。また、上側と下側の膜厚
の比は０．５以上２．３以下が好ましく、かつ膜厚と線
幅の比が０．０３以上０．０６以下であることが好まし
い。この好ましい構成によると、電極の階段構造と膜厚
／線幅比が上記具体的構造条件を満たすことによって画
素アレイの最表面層がよりなだらかになるので、ラビン
グによる配向規制力が向上し、配向不足による光ヌケを
なくす作用を有する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１１】図1は本発明の一実施の形態によるアクテ
イブマトリクス基板の断面図である。図１の構造におい
て、１はガラスなどからなる絶縁体基板、２はAlなどか
らなるゲート線、３はSiN膜などからなる絶縁膜層、４
はa-Siなどからなる半導体層と、その上にリンドープ化
a-Siなどからなる半導体膜とソース・ドレイン間のバリ
ア層、５ａ，５ｂは薄膜トランジスタのソース電極およ
びソース線、６ａ，６ｂは薄膜トランジスタのドレイン
電極、７ａ，７ｂは画素電極としてのドレイン電極、８
はSiNなどからなるパッシベーション膜、９は薄膜トラ
ンジスタである。
イブマトリクス基板の断面図である。図１の構造におい
て、１はガラスなどからなる絶縁体基板、２はAlなどか
らなるゲート線、３はSiN膜などからなる絶縁膜層、４
はa-Siなどからなる半導体層と、その上にリンドープ化
a-Siなどからなる半導体膜とソース・ドレイン間のバリ
ア層、５ａ，５ｂは薄膜トランジスタのソース電極およ
びソース線、６ａ，６ｂは薄膜トランジスタのドレイン
電極、７ａ，７ｂは画素電極としてのドレイン電極、８
はSiNなどからなるパッシベーション膜、９は薄膜トラ
ンジスタである。
【００１２】本実施例では、アクテイブマトリクス基板
の最上層にあたるソース線、ソース電極、ドレイン電極
は２層の金属配線、すなわち、５ａ，６ａ，７ａはＴｉ
膜からなり、５ｂ，６ｂ，７ｂはAl膜からなる。これら
の配線は例えば、 （１）スパッタによるＴｉ（80nm）、Ａｌ(150nm)の連
続膜形成 （２）フォトリソグラフィによるソース、ドレインパタ
ーン形成 （３）Ａｌウエットエッチ （４）Ｔｉドライエッチ （５）フォトレジスト除去 という工程手順で形成する。特に、（２）のフォトリソ
グラフィで配線を従来の設計値より太めに形成すること
で（４）Ｔｉドライエッチでオーバーエッチされないよ
うにし、かつ（３）Alウエットエッチでオーバーエッチ
を行うことにより、凸型断面をもったソース配線、ドレ
イン電極を形成することができる。本実施例では、Ａｌ
線幅／Ｔｉ線幅＝０．８８、Ａｌ膜厚／Ｔｉ膜厚＝１．
８８であり、（Ａｌ膜厚＋Ｔｉ膜厚）／（Ｔｉ膜厚）＝
０．０３８である。図３に、Ａｌ膜厚／Ｔｉ膜厚＝１．
８８、（Ａｌ膜厚＋Ｔｉ膜厚）／（Ｔｉ膜厚）＝０．０
３８であるときのドレイン画素電極のＡｌに対するＴｉ
の突き出し量と電極近傍における光ヌケの関係を示す。
本実施例のようにドレイン凸型断面のTi側線幅をより太
くすることによって、いっそう光ヌケが抑制されること
がわかる。また、凸型断面形成のためにＡｌをよりオー
バーエッチしてより線幅を細くすると配線遅延が懸念さ
れるが、その限界は液晶表示装置のサイズ、画面の精細
度（ソース線の本数）による。
の最上層にあたるソース線、ソース電極、ドレイン電極
は２層の金属配線、すなわち、５ａ，６ａ，７ａはＴｉ
膜からなり、５ｂ，６ｂ，７ｂはAl膜からなる。これら
の配線は例えば、 （１）スパッタによるＴｉ（80nm）、Ａｌ(150nm)の連
続膜形成 （２）フォトリソグラフィによるソース、ドレインパタ
ーン形成 （３）Ａｌウエットエッチ （４）Ｔｉドライエッチ （５）フォトレジスト除去 という工程手順で形成する。特に、（２）のフォトリソ
グラフィで配線を従来の設計値より太めに形成すること
で（４）Ｔｉドライエッチでオーバーエッチされないよ
うにし、かつ（３）Alウエットエッチでオーバーエッチ
を行うことにより、凸型断面をもったソース配線、ドレ
イン電極を形成することができる。本実施例では、Ａｌ
線幅／Ｔｉ線幅＝０．８８、Ａｌ膜厚／Ｔｉ膜厚＝１．
８８であり、（Ａｌ膜厚＋Ｔｉ膜厚）／（Ｔｉ膜厚）＝
０．０３８である。図３に、Ａｌ膜厚／Ｔｉ膜厚＝１．
８８、（Ａｌ膜厚＋Ｔｉ膜厚）／（Ｔｉ膜厚）＝０．０
３８であるときのドレイン画素電極のＡｌに対するＴｉ
の突き出し量と電極近傍における光ヌケの関係を示す。
本実施例のようにドレイン凸型断面のTi側線幅をより太
くすることによって、いっそう光ヌケが抑制されること
がわかる。また、凸型断面形成のためにＡｌをよりオー
バーエッチしてより線幅を細くすると配線遅延が懸念さ
れるが、その限界は液晶表示装置のサイズ、画面の精細
度（ソース線の本数）による。
【００１３】なお、本実施例では、IPSタイプの液晶表
示装置用アクティブマトリクス基板について取り上げて
いるが、ＴＮ液晶タイプであっても、高精細表示用アク
テイブマトリクス基板でゲート、ソース、コモン線を本
発明の構成にすることで配向起因の光ヌケを抑制する効
果がある。
示装置用アクティブマトリクス基板について取り上げて
いるが、ＴＮ液晶タイプであっても、高精細表示用アク
テイブマトリクス基板でゲート、ソース、コモン線を本
発明の構成にすることで配向起因の光ヌケを抑制する効
果がある。
【００１４】また、本発明の実施例にあるように凸型断
面を形成する製造工程が容易であるので、凸型断面の線
幅比を基板面内で制御できないことによる、光ヌケおよ
び黒シミの発生を抑制することができる。
面を形成する製造工程が容易であるので、凸型断面の線
幅比を基板面内で制御できないことによる、光ヌケおよ
び黒シミの発生を抑制することができる。
【００１５】また、本発明のアクティブマトリクス基板
によれば、電極の階段構造と膜厚／線幅比が上記具体的
構造条件を満たすことによって画素アレイの最表面層が
よりなだらかになるので、ラビングによる配向規制力が
向上し、配向不足による光ヌケをなくす効果を有する。
によれば、電極の階段構造と膜厚／線幅比が上記具体的
構造条件を満たすことによって画素アレイの最表面層が
よりなだらかになるので、ラビングによる配向規制力が
向上し、配向不足による光ヌケをなくす効果を有する。
【００１６】
【発明の効果】以上説明したように、本発明のアクティ
ブマトリクス基板によれば、画素電極の階段構造によっ
てアレイの最表面層がよりなだらかになるので、ラビン
グによる配向規制力が向上し、配向不足による光ヌケを
低減するかまたはなくすことができる。
ブマトリクス基板によれば、画素電極の階段構造によっ
てアレイの最表面層がよりなだらかになるので、ラビン
グによる配向規制力が向上し、配向不足による光ヌケを
低減するかまたはなくすことができる。
【図１】本発明の一実施の形態によるIPS用のアクティ
ブマトリクス基板の断面図
ブマトリクス基板の断面図
【図２】従来のIPS型アクティブマトリクス基板の断面
図
図
【図３】ドレイン画素電極のＡｌに対するＴｉ突き出し
量と光ヌケの関係を示すグラフ
量と光ヌケの関係を示すグラフ
１ 絶縁体基板 ２ ゲート線 ３ 絶縁体層 ４ 半導体層、およびその上の半導体膜とソース・ドレ
イン間のバリア層 ５，５ａ，５ｂ 薄膜トランジスタのソース電極および
ソース線 ６，６ａ，６ｂ 薄膜トランジスタのドレイン電極 ７，７ａ，７ｂ 画素電極としてのドレイン電極 ８ パッシベーション膜 ９ 薄膜トランジスタ
イン間のバリア層 ５，５ａ，５ｂ 薄膜トランジスタのソース電極および
ソース線 ６，６ａ，６ｂ 薄膜トランジスタのドレイン電極 ７，７ａ，７ｂ 画素電極としてのドレイン電極 ８ パッシベーション膜 ９ 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3213 Ｈ０１Ｌ 29/78 ６１６Ｔ 21/336 ６１２Ｃ 29/786 ６１６Ｕ 21/88 Ｃ 29/78 ６２７Ｃ Ｆターム(参考） 2H092 GA13 GA14 GA16 GA17 GA25 GA26 GA33 GA34 JA24 JA41 JB57 MA05 MA13 MA18 MA19 NA25 PA01 QA07 5C094 AA03 BA03 BA43 CA19 DA14 DA15 DB01 DB04 EA04 EA07 EB02 5F033 HH08 HH18 MM05 MM17 PP15 QQ08 QQ10 QQ11 QQ19 QQ21 VV15 WW01 XX01 5F110 AA16 AA26 BB01 CC07 DD02 EE03 FF03 GG02 GG15 HK03 HK04 HK09 HK16 HK22 HK25 HM02 HM19 NN02 NN24 QQ03
Claims (3)
- 【請求項１】 絶縁体基板上に形成したソース線とコモ
ン線及びゲート線から選ばれる少なくとも一つの配線よ
り上層に位置する配線または電極の断面が、凸型の形状
であることを特徴とするアクティブマトリクス基板。 - 【請求項２】 前記凸型断面をもつ配線または電極が２
層以上の膜構成からなる請求項１に記載のアクティブマ
トリクス基板。 - 【請求項３】 前記凸型断面をもつ配線または電極にお
いて、前記配線の上側の線幅と下側の線幅の比が０．８
８以下であり、かつ上側と下側の膜厚の比が２．３以下
であり、かつ膜厚と線幅の比が０．０３以上である請求
項１または２に記載のアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148232A JP2002341373A (ja) | 2001-05-17 | 2001-05-17 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148232A JP2002341373A (ja) | 2001-05-17 | 2001-05-17 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002341373A true JP2002341373A (ja) | 2002-11-27 |
Family
ID=18993598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001148232A Pending JP2002341373A (ja) | 2001-05-17 | 2001-05-17 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002341373A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100097053A (ko) * | 2009-02-25 | 2010-09-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP2011119707A (ja) * | 2009-12-04 | 2011-06-16 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP5315468B2 (ja) * | 2011-02-07 | 2013-10-16 | シャープ株式会社 | アクティブマトリクス基板の製造方法、表示パネル、及び表示装置 |
| JP2014103417A (ja) * | 2007-09-03 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2016036039A (ja) * | 2010-07-16 | 2016-03-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10580797B2 (en) | 2008-05-16 | 2020-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
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-
2001
- 2001-05-17 JP JP2001148232A patent/JP2002341373A/ja active Pending
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