JP2001051298A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】本発明は、薄膜トランジスタ（ＴＦＴ）をスイ
ッチング素子として備えたアクティブマトリクス型の液
晶表示装置及びその製造方法に関し、製造歩留まりを低
下させずにスループットを向上させて製造コストの低減
を図ることができる液晶表示装置及びその製造方法を提
供することを目的とする。 【解決手段】ＴＦＴのソース電極１９の一部を除いてＴ
ＦＴ上に絶縁性の保護膜３４を形成し、保護膜３４の形
成と同時に画素領域内に液晶の配向制御用の突起１５を
形成する。突起１５の形成領域外の画素領域内にソース
電極１９と直接接続される画素電極１３を形成するよう
に構成する。
ッチング素子として備えたアクティブマトリクス型の液
晶表示装置及びその製造方法に関し、製造歩留まりを低
下させずにスループットを向上させて製造コストの低減
を図ることができる液晶表示装置及びその製造方法を提
供することを目的とする。 【解決手段】ＴＦＴのソース電極１９の一部を除いてＴ
ＦＴ上に絶縁性の保護膜３４を形成し、保護膜３４の形
成と同時に画素領域内に液晶の配向制御用の突起１５を
形成する。突起１５の形成領域外の画素領域内にソース
電極１９と直接接続される画素電極１３を形成するよう
に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置（Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びそ
の製造方法に関し、特に、薄膜トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴとい
う）をスイッチング素子として備えたアクティブマトリ
クス型の液晶表示装置及びその製造方法に関する。
ｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びそ
の製造方法に関し、特に、薄膜トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴとい
う）をスイッチング素子として備えたアクティブマトリ
クス型の液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
は、優れた画像品質が得られるフラットパネル・ディス
プレイとしてコンピュータやＯＡ機器等に多用されてい
る。このアクティブマトリックス型の液晶表示装置は、
ＴＦＴ及び画素電極が形成されたアレイ基板と共通電極
が形成された対向基板との間に封止した液晶層に対して
両電極から電圧を印加して液晶を駆動するようになって
いる。
は、優れた画像品質が得られるフラットパネル・ディス
プレイとしてコンピュータやＯＡ機器等に多用されてい
る。このアクティブマトリックス型の液晶表示装置は、
ＴＦＴ及び画素電極が形成されたアレイ基板と共通電極
が形成された対向基板との間に封止した液晶層に対して
両電極から電圧を印加して液晶を駆動するようになって
いる。
【０００３】図６は、従来の液晶表示装置のアレイ基板
を液晶層側から見た基板面を示している。図６に示すよ
うに、ガラス基板１００上に図中上下方向に延びる複数
のデータ線（図では１本のみ表示している）１０１が形
成されている。またガラス基板１００上には、図中左右
方向に延びる複数のゲート線１０３が形成されている。
これらデータ線１０１とゲート線１０３とで画定される
領域に画素が形成される。そして、各データ線１０１と
ゲート線１０３との交差位置近傍にＴＦＴが形成されて
いる。ＴＦＴのゲート電極１０４はゲート線１０３から
引き出されて形成されている。ＴＦＴのドレイン電極１
１７は、データ線１０１から引き出されて、その端部が
ゲート電極１０４上方に形成されたチャネル保護膜１０
５上の一端辺側に位置するように形成されている。
を液晶層側から見た基板面を示している。図６に示すよ
うに、ガラス基板１００上に図中上下方向に延びる複数
のデータ線（図では１本のみ表示している）１０１が形
成されている。またガラス基板１００上には、図中左右
方向に延びる複数のゲート線１０３が形成されている。
これらデータ線１０１とゲート線１０３とで画定される
領域に画素が形成される。そして、各データ線１０１と
ゲート線１０３との交差位置近傍にＴＦＴが形成されて
いる。ＴＦＴのゲート電極１０４はゲート線１０３から
引き出されて形成されている。ＴＦＴのドレイン電極１
１７は、データ線１０１から引き出されて、その端部が
ゲート電極１０４上方に形成されたチャネル保護膜１０
５上の一端辺側に位置するように形成されている。
【０００４】一方、ソース電極１１９はチャネル保護膜
１０５上の他端辺側に位置してドレイン電極１１７に対
向して形成されている。図示は省略しているが、ゲート
電極１０４上にはゲート絶縁膜が形成され、その上にチ
ャネルを構成する動作半導体層が形成されている。ソー
ス電極１１９の上層には保護膜（図示せず）を介して透
明電極からなる画素電極１１３が形成されている。画素
電極１１３は、保護膜に設けられたコンタクトホール１
０７を介してソース電極１１９と電気的に接続されてい
る。
１０５上の他端辺側に位置してドレイン電極１１７に対
向して形成されている。図示は省略しているが、ゲート
電極１０４上にはゲート絶縁膜が形成され、その上にチ
ャネルを構成する動作半導体層が形成されている。ソー
ス電極１１９の上層には保護膜（図示せず）を介して透
明電極からなる画素電極１１３が形成されている。画素
電極１１３は、保護膜に設けられたコンタクトホール１
０７を介してソース電極１１９と電気的に接続されてい
る。
【０００５】画素電極１１３上には横断面中央部が凸状
の細長い丘状の絶縁性の突起１１５が形成されている。
突起１１５は画素領域内で直線的に三角波状に蛇行して
形成されている。従って、１画素内で方向が異なる少な
くとも４つの傾斜面が形成され、これにより負の誘電異
方性を有する液晶分子の配向状態を異ならせた４分割配
向のＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃ
ａｌ Ａｌｉｇｎｍｅｎｔ）モードによる液晶の配向制
御を実現できるようになっている。
の細長い丘状の絶縁性の突起１１５が形成されている。
突起１１５は画素領域内で直線的に三角波状に蛇行して
形成されている。従って、１画素内で方向が異なる少な
くとも４つの傾斜面が形成され、これにより負の誘電異
方性を有する液晶分子の配向状態を異ならせた４分割配
向のＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃ
ａｌ Ａｌｉｇｎｍｅｎｔ）モードによる液晶の配向制
御を実現できるようになっている。
【０００６】次に図６に示した従来の液晶表示装置の製
造方法について図７及び図８を用いて説明する。図７及
び図８は、図６のＡ−Ａ線で切断したアレイ基板のＴＦ
Ｔを含む断面を示している。まず図７（ａ）に示すよう
に、透明ガラス基板１００上に例えばＡｌ（アルミニウ
ム）を全面に成膜して金属層を形成した後パターニング
し、ゲート線１０３（図７及び図８には表されない）及
びゲート電極１０４を形成する。次に、例えばシリコン
窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に
成膜してゲート絶縁膜１２３を形成する。次に、動作半
導体層を形成するための例えばアモルファスシリコン
（ａ−Ｓｉ）層１２５をプラズマＣＶＤ法により基板全
面に成膜する。さらに、チャネル保護膜を形成するため
の例えばシリコン窒化膜１２７をプラズマＣＶＤ法によ
り全面に形成する。
造方法について図７及び図８を用いて説明する。図７及
び図８は、図６のＡ−Ａ線で切断したアレイ基板のＴＦ
Ｔを含む断面を示している。まず図７（ａ）に示すよう
に、透明ガラス基板１００上に例えばＡｌ（アルミニウ
ム）を全面に成膜して金属層を形成した後パターニング
し、ゲート線１０３（図７及び図８には表されない）及
びゲート電極１０４を形成する。次に、例えばシリコン
窒化膜（ＳｉＮ）をプラズマＣＶＤ法により基板全面に
成膜してゲート絶縁膜１２３を形成する。次に、動作半
導体層を形成するための例えばアモルファスシリコン
（ａ−Ｓｉ）層１２５をプラズマＣＶＤ法により基板全
面に成膜する。さらに、チャネル保護膜を形成するため
の例えばシリコン窒化膜１２７をプラズマＣＶＤ法によ
り全面に形成する。
【０００７】次に、全面にレジストを塗布した後、ゲー
ト線１０３及びゲート電極１０４をマスクとして、透明
ガラス基板１００に対して背面露光を行い、ゲート線１
０３、ゲート電極１０４上に自己整合的にレジストパタ
ーン（図示せず）を形成する。形成されたレジストパタ
ーンをマスクとしてシリコン窒化膜１２７をエッチング
して、ゲート線１０３及びゲート電極１０４上にシリコ
ン窒化膜１２７を残存させる。さらにゲート線１０３及
びゲート電極１０４上のシリコン窒化膜１２７をパター
ニングしてＴＦＴ形成領域のゲート電極１０４上にチャ
ネル保護膜１０５を形成する（図７（ｂ）参照）。
ト線１０３及びゲート電極１０４をマスクとして、透明
ガラス基板１００に対して背面露光を行い、ゲート線１
０３、ゲート電極１０４上に自己整合的にレジストパタ
ーン（図示せず）を形成する。形成されたレジストパタ
ーンをマスクとしてシリコン窒化膜１２７をエッチング
して、ゲート線１０３及びゲート電極１０４上にシリコ
ン窒化膜１２７を残存させる。さらにゲート線１０３及
びゲート電極１０４上のシリコン窒化膜１２７をパター
ニングしてＴＦＴ形成領域のゲート電極１０４上にチャ
ネル保護膜１０５を形成する（図７（ｂ）参照）。
【０００８】次に、図７（ｃ）に示すように、オーミッ
クコンタクト層を形成するためのｎ +ａ−Ｓｉ層１２９
をプラズマＣＶＤ法により全面に形成する。次いで、ド
レイン電極１１７、ソース電極１１９、及びデータ線１
０１を形成するための金属（例えばＣｒ）層１３１をス
パッタリングにより成膜する。
クコンタクト層を形成するためのｎ +ａ−Ｓｉ層１２９
をプラズマＣＶＤ法により全面に形成する。次いで、ド
レイン電極１１７、ソース電極１１９、及びデータ線１
０１を形成するための金属（例えばＣｒ）層１３１をス
パッタリングにより成膜する。
【０００９】次に、図７（ｄ）に示すように、金属層１
３１、ｎ+ａ−Ｓｉ層１２９、アモルファスシリコン層
１２５をパターニングし、データ線１０１、ドレイン電
極１１７、ソース電極１１９、及び動作半導体層１０６
を形成する。このパターニングにおけるエッチング処理
において、チャネル保護膜１０５はエッチングストッパ
として機能し、その下層の動作半導体層１０６はエッチ
ングされずに残存する。
３１、ｎ+ａ−Ｓｉ層１２９、アモルファスシリコン層
１２５をパターニングし、データ線１０１、ドレイン電
極１１７、ソース電極１１９、及び動作半導体層１０６
を形成する。このパターニングにおけるエッチング処理
において、チャネル保護膜１０５はエッチングストッパ
として機能し、その下層の動作半導体層１０６はエッチ
ングされずに残存する。
【００１０】次に、図８（ａ）に示すように例えばシリ
コン窒化膜（あるいはシリコン酸化膜）からなる保護膜
１３３をプラズマＣＶＤ法により形成してからパターニ
ングし、ソース電極１１９上の保護膜１３３を開口し
て、ソース電極１１９上にコンタクトホール１０７を形
成する。
コン窒化膜（あるいはシリコン酸化膜）からなる保護膜
１３３をプラズマＣＶＤ法により形成してからパターニ
ングし、ソース電極１１９上の保護膜１３３を開口し
て、ソース電極１１９上にコンタクトホール１０７を形
成する。
【００１１】次に、図８（ｂ）に示すように、透明ガラ
ス基板１００全面に例えばＩＴＯ（インジウム・ティン
・オキサイド）からなる画素電極材を成膜してからパタ
ーニングして画素電極１１３を形成する。画素電極１１
３はコンタクトホール１０７を介してソース電極１１９
と電気的に接続される。
ス基板１００全面に例えばＩＴＯ（インジウム・ティン
・オキサイド）からなる画素電極材を成膜してからパタ
ーニングして画素電極１１３を形成する。画素電極１１
３はコンタクトホール１０７を介してソース電極１１９
と電気的に接続される。
【００１２】次いで、全面に絶縁性のノボラック樹脂系
のレジストを形成してからパターニングし、画素電極１
１３上に横断面中央部が凸状の細長い丘状の突起１１５
を形成する。突起１１５は画素領域内で直線的に三角波
状に蛇行するように形成し、１画素内で方向が異なる４
つの傾斜面が形成される。以上説明した工程を経て、図
８（ｃ）に示したような、負の誘電異方性を有する液晶
分子の配向状態を異ならせた４分割配向のＭＶＡモード
を実現できる液晶表示装置のアレイ基板が完成する。
のレジストを形成してからパターニングし、画素電極１
１３上に横断面中央部が凸状の細長い丘状の突起１１５
を形成する。突起１１５は画素領域内で直線的に三角波
状に蛇行するように形成し、１画素内で方向が異なる４
つの傾斜面が形成される。以上説明した工程を経て、図
８（ｃ）に示したような、負の誘電異方性を有する液晶
分子の配向状態を異ならせた４分割配向のＭＶＡモード
を実現できる液晶表示装置のアレイ基板が完成する。
【００１３】図示を省略したが対向基板側にも突起１１
５と同様の突起を設け、アレイ基板と対向基板に垂直配
向処理を施して誘電異方性が負の液晶を封止して液晶表
示パネルが完成する。アレイ基板側の画素電極と対向基
板側の共通電極との間に電圧を印加しないときには液晶
分子の長軸方向は基板面にほぼ垂直になり、また突起１
１５近傍の液晶分子の長軸方向は突起１１５の傾斜面に
垂直に近い方に、基板面に対して傾斜するようになって
いる。両電極間に電圧が印加されると傾斜面付近の液晶
の電圧無印加時の配向方向に沿って周囲の液晶の配向方
向が決定される。
５と同様の突起を設け、アレイ基板と対向基板に垂直配
向処理を施して誘電異方性が負の液晶を封止して液晶表
示パネルが完成する。アレイ基板側の画素電極と対向基
板側の共通電極との間に電圧を印加しないときには液晶
分子の長軸方向は基板面にほぼ垂直になり、また突起１
１５近傍の液晶分子の長軸方向は突起１１５の傾斜面に
垂直に近い方に、基板面に対して傾斜するようになって
いる。両電極間に電圧が印加されると傾斜面付近の液晶
の電圧無印加時の配向方向に沿って周囲の液晶の配向方
向が決定される。
【００１４】
【発明が解決しようとする課題】ところで、アクティブ
・マトリクス型の液晶表示装置の普及に伴い、高性能で
低価格の液晶表示装置を市場に供給するには、製造コス
トをできるだけ低減させることが重要になってくる。製
造コストを低減させるには、第１に液晶表示装置の製造
歩留りを改善することが要求される。第２には液晶表示
装置の製造におけるスループットを向上させることが必
要である。
・マトリクス型の液晶表示装置の普及に伴い、高性能で
低価格の液晶表示装置を市場に供給するには、製造コス
トをできるだけ低減させることが重要になってくる。製
造コストを低減させるには、第１に液晶表示装置の製造
歩留りを改善することが要求される。第２には液晶表示
装置の製造におけるスループットを向上させることが必
要である。
【００１５】この点に関し上述の従来のＭＶＡモードの
液晶表示装置では、ドレイン電極１１７及びドレイン電
極１１９を形成した後、シリコン窒化膜（あるいはシリ
コン酸化膜）の保護膜１３３を形成し、その上に画素電
極１１３を形成している。この保護膜１３３は、層間絶
縁膜として例えばドレイン電極１１７と画素電極１３と
の層間短絡等の発生を防止して製造歩留まりを向上させ
る機能を有している。ところが、保護膜１３３の形成に
は成膜工程とコンタクトホール１０７のパターニングが
必須でありスループットを低下させる要因の一つとなっ
ているという問題を有している。
液晶表示装置では、ドレイン電極１１７及びドレイン電
極１１９を形成した後、シリコン窒化膜（あるいはシリ
コン酸化膜）の保護膜１３３を形成し、その上に画素電
極１１３を形成している。この保護膜１３３は、層間絶
縁膜として例えばドレイン電極１１７と画素電極１３と
の層間短絡等の発生を防止して製造歩留まりを向上させ
る機能を有している。ところが、保護膜１３３の形成に
は成膜工程とコンタクトホール１０７のパターニングが
必須でありスループットを低下させる要因の一つとなっ
ているという問題を有している。
【００１６】本発明の目的は、製造歩留まりを低下させ
ずにスループットを向上させて製造コストの低減を図る
ことができる液晶表示装置及びその製造方法を提供する
ことにある。
ずにスループットを向上させて製造コストの低減を図る
ことができる液晶表示装置及びその製造方法を提供する
ことにある。
【００１７】
【課題を解決するための手段】上記目的は、複数の画素
毎に薄膜トランジスタがスイッチング素子として形成さ
れたアクティブマトリクス型の液晶表示装置において、
前記薄膜トランジスタのソース電極の一部領域以外の前
記薄膜トランジスタ上に形成された絶縁性の保護膜と、
前記保護膜と同一の材料からなり、液晶の配向制御用に
画素領域内に形成された突起部と、前記突起部の形成領
域外の前記画素領域内に形成され、前記ソース電極の前
記一部領域に直接接続された画素電極とを有することを
特徴とする液晶表示装置によって達成される。
毎に薄膜トランジスタがスイッチング素子として形成さ
れたアクティブマトリクス型の液晶表示装置において、
前記薄膜トランジスタのソース電極の一部領域以外の前
記薄膜トランジスタ上に形成された絶縁性の保護膜と、
前記保護膜と同一の材料からなり、液晶の配向制御用に
画素領域内に形成された突起部と、前記突起部の形成領
域外の前記画素領域内に形成され、前記ソース電極の前
記一部領域に直接接続された画素電極とを有することを
特徴とする液晶表示装置によって達成される。
【００１８】また、上記本発明の液晶表示装置におい
て、前記突起部は、前記画素領域内で当該突起部により
分断された複数の前記画素電極を電気的に接続するため
の導通部を有していることを特徴とする。
て、前記突起部は、前記画素領域内で当該突起部により
分断された複数の前記画素電極を電気的に接続するため
の導通部を有していることを特徴とする。
【００１９】また、上記目的は、複数の画素毎に薄膜ト
ランジスタをスイッチング素子として備えたアクティブ
マトリクス型の液晶表示装置の製造方法において、前記
薄膜トランジスタのソース電極の一部領域以外の前記薄
膜トランジスタ上に絶縁性の保護膜を形成し、前記保護
膜の形成と同時に画素領域内に液晶の配向制御用の突起
部を形成することを特徴とする液晶表示装置の製造方法
によって達成される。
ランジスタをスイッチング素子として備えたアクティブ
マトリクス型の液晶表示装置の製造方法において、前記
薄膜トランジスタのソース電極の一部領域以外の前記薄
膜トランジスタ上に絶縁性の保護膜を形成し、前記保護
膜の形成と同時に画素領域内に液晶の配向制御用の突起
部を形成することを特徴とする液晶表示装置の製造方法
によって達成される。
【００２０】上記本発明の液晶表示装置の製造方法にお
いて、前記突起部は、断面中央に向かって凸状に形成す
ることを特徴とする。また、前記突起部は、前記画素領
域内で頂角がほぼ９０°の三角波状に蛇行するように形
成され、前記画素領域内で方向が異なる４つの傾斜面を
形成することを特徴とする。さらに、前記突起部の形成
領域外の前記画素領域内に前記ソース電極と直接接続さ
れる画素電極を形成することを特徴とする。
いて、前記突起部は、断面中央に向かって凸状に形成す
ることを特徴とする。また、前記突起部は、前記画素領
域内で頂角がほぼ９０°の三角波状に蛇行するように形
成され、前記画素領域内で方向が異なる４つの傾斜面を
形成することを特徴とする。さらに、前記突起部の形成
領域外の前記画素領域内に前記ソース電極と直接接続さ
れる画素電極を形成することを特徴とする。
【００２１】
【発明の実施の形態】本発明の一実施の形態による液晶
表示装置及びその製造方法を図１乃至図５を用いて説明
する。まず、本実施の形態による液晶表示装置の概略の
構成を図１及乃至図３を用いて説明する。図１は本実施
の形態による液晶表示装置のアレイ基板を液晶層側から
見た基板面を示している。図１に示すように、ガラス基
板１上に図中上下方向に延びる複数のデータ線（図では
１本のみ表示している）１１が形成されている。またガ
ラス基板１上には、図中左右方向に延びる複数のゲート
線３が形成されている。これらデータ線１１とゲート線
３とで画定される領域に画素が形成される。そして、各
データ線１１とゲート線３との交差位置近傍にＴＦＴが
形成されている。ＴＦＴのゲート電極４はゲート線３か
ら引き出されて形成されている。ＴＦＴのドレイン電極
１７は、データ線１１から引き出されて、その端部がゲ
ート電極４上方に形成されたチャネル保護膜５上の一端
辺側に位置するように形成されている。
表示装置及びその製造方法を図１乃至図５を用いて説明
する。まず、本実施の形態による液晶表示装置の概略の
構成を図１及乃至図３を用いて説明する。図１は本実施
の形態による液晶表示装置のアレイ基板を液晶層側から
見た基板面を示している。図１に示すように、ガラス基
板１上に図中上下方向に延びる複数のデータ線（図では
１本のみ表示している）１１が形成されている。またガ
ラス基板１上には、図中左右方向に延びる複数のゲート
線３が形成されている。これらデータ線１１とゲート線
３とで画定される領域に画素が形成される。そして、各
データ線１１とゲート線３との交差位置近傍にＴＦＴが
形成されている。ＴＦＴのゲート電極４はゲート線３か
ら引き出されて形成されている。ＴＦＴのドレイン電極
１７は、データ線１１から引き出されて、その端部がゲ
ート電極４上方に形成されたチャネル保護膜５上の一端
辺側に位置するように形成されている。
【００２２】一方、ソース電極１９はチャネル保護膜５
上の他端辺側に位置してドレイン電極１７に対向して形
成されている。図示は省略しているが、ゲート電極４上
にはゲート絶縁膜が形成され、その上にチャネルを構成
する動作半導体層が形成されている。画素領域内にはソ
ース電極１９に直接接続されたＩＴＯ等の透明電極から
なる画素電極１３が形成されている。また画素領域内に
は横断面中央部が凸状の細長い丘状の絶縁性の突起１５
が形成されている。突起１５は画素領域内で頂角が９０
°の三角波状に蛇行して形成されている。従って、図１
に示すように１画素内で方向が異なる少なくとも４つの
傾斜面ｔ１、ｔ２、ｔ３、ｔ４が形成され、これにより
負の誘電異方性を有する液晶分子の配向状態を異ならせ
た４分割配向のＭＶＡモードによる液晶の配向制御を実
現できるようになっている。
上の他端辺側に位置してドレイン電極１７に対向して形
成されている。図示は省略しているが、ゲート電極４上
にはゲート絶縁膜が形成され、その上にチャネルを構成
する動作半導体層が形成されている。画素領域内にはソ
ース電極１９に直接接続されたＩＴＯ等の透明電極から
なる画素電極１３が形成されている。また画素領域内に
は横断面中央部が凸状の細長い丘状の絶縁性の突起１５
が形成されている。突起１５は画素領域内で頂角が９０
°の三角波状に蛇行して形成されている。従って、図１
に示すように１画素内で方向が異なる少なくとも４つの
傾斜面ｔ１、ｔ２、ｔ３、ｔ４が形成され、これにより
負の誘電異方性を有する液晶分子の配向状態を異ならせ
た４分割配向のＭＶＡモードによる液晶の配向制御を実
現できるようになっている。
【００２３】ここで、画素電極１３は突起１５の形成領
域には形成されていない。突起１５の三角波状の各辺部
には、辺部を一部削除した導通部１８が設けられてい
る。導通部１８にも透明電極材が形成されており、これ
により画素領域内で突起１５により分断された複数の画
素電極１３が電気的に接続されている。
域には形成されていない。突起１５の三角波状の各辺部
には、辺部を一部削除した導通部１８が設けられてい
る。導通部１８にも透明電極材が形成されており、これ
により画素領域内で突起１５により分断された複数の画
素電極１３が電気的に接続されている。
【００２４】さらに図２を用いて、本実施の形態による
液晶表示装置の構造を説明する。図２は、図１のＡ−Ａ
線で切断したＴＦＴを含む領域の液晶表示装置の断面を
示している。透明ガラス基板１上に例えば厚さ１５０ｎ
ｍのＡｌ（アルミニウム）及び厚さ５０ｎｍのＴｉ（チ
タン）をこの順に積層したゲート電極４が形成されてい
る。ゲート電極４の幅は例えば８μｍ程度に形成されて
いる。ゲート電極４上及びガラス基板１上の全面には、
例えば厚さ３００ｎｍのシリコン窒化膜（ＳｉＮ）から
なるゲート絶縁膜２３が形成されている。ゲート電極４
上のゲート絶縁膜２３の上方には動作半導体層として機
能する厚さ３０ｎｍ程度のアモルファスシリコン（ａ−
Ｓｉ）層６が形成されている。
液晶表示装置の構造を説明する。図２は、図１のＡ−Ａ
線で切断したＴＦＴを含む領域の液晶表示装置の断面を
示している。透明ガラス基板１上に例えば厚さ１５０ｎ
ｍのＡｌ（アルミニウム）及び厚さ５０ｎｍのＴｉ（チ
タン）をこの順に積層したゲート電極４が形成されてい
る。ゲート電極４の幅は例えば８μｍ程度に形成されて
いる。ゲート電極４上及びガラス基板１上の全面には、
例えば厚さ３００ｎｍのシリコン窒化膜（ＳｉＮ）から
なるゲート絶縁膜２３が形成されている。ゲート電極４
上のゲート絶縁膜２３の上方には動作半導体層として機
能する厚さ３０ｎｍ程度のアモルファスシリコン（ａ−
Ｓｉ）層６が形成されている。
【００２５】ゲート電極４上のアモルファスシリコン層
６上にはチャネルストッパとして機能する、例えば厚さ
１００ｎｍ程度のＳｉＮからなるチャネル保護膜５が形
成されている。ゲート電極４上の動作半導体層の両側の
アモルファスシリコン層６上には、オーミックコンタク
ト層であるｎ+ａ−Ｓｉ層（厚さ３０ｎｍ程度）及び、
その上にＴｉ（厚さ約５０ｎｍ）／Ａｌ（厚さ約１５０
ｎｍ）／Ｔｉ（厚さ約５０ｎｍ）をこの順に積層したド
レイン電極１７、データ線１１、及びソース電極１９が
形成されている。ドレイン電極１７及びソース電極１９
の端部は、チャネル保護膜５上に乗り上げて対向して形
成されている。
６上にはチャネルストッパとして機能する、例えば厚さ
１００ｎｍ程度のＳｉＮからなるチャネル保護膜５が形
成されている。ゲート電極４上の動作半導体層の両側の
アモルファスシリコン層６上には、オーミックコンタク
ト層であるｎ+ａ−Ｓｉ層（厚さ３０ｎｍ程度）及び、
その上にＴｉ（厚さ約５０ｎｍ）／Ａｌ（厚さ約１５０
ｎｍ）／Ｔｉ（厚さ約５０ｎｍ）をこの順に積層したド
レイン電極１７、データ線１１、及びソース電極１９が
形成されている。ドレイン電極１７及びソース電極１９
の端部は、チャネル保護膜５上に乗り上げて対向して形
成されている。
【００２６】図２中に示すソース電極１９の幅ａは約５
μｍであり、チャネル保護膜５上のドレイン電極１７と
ソース電極１９との端部間の幅ｂは約３．５μｍであ
る。また、ドレイン電極１７の幅ｃは約３μｍであり、
データ線１１の幅ｄは約１０μｍである。
μｍであり、チャネル保護膜５上のドレイン電極１７と
ソース電極１９との端部間の幅ｂは約３．５μｍであ
る。また、ドレイン電極１７の幅ｃは約３μｍであり、
データ線１１の幅ｄは約１０μｍである。
【００２７】ＴＦＴのソース電極１９（一部領域を除
く）、ドレイン電極１７、及びデータ線１１上には、こ
れらを覆う保護膜３４が形成されている。保護膜３４は
厚さ約１．５μｍの絶縁性のノボラック樹脂系のレジス
トで形成されている。また、保護膜３４と同一の材料で
形成され、横断面中央部が凸状の細長い丘状の突起１５
が形成されている。突起１５は図１に示したように画素
領域内で頂角がほぼ９０°の三角波状に蛇行するように
形成されており、１画素内で方向が異なる４つの傾斜面
を有している。突起１５の幅ｅは約５μｍであり高さは
約１．５μｍである。なお、図２に示した突起１５は、
突起形状を強調するため断面形状の縦横比は実際より縦
方向を強調して表示している。
く）、ドレイン電極１７、及びデータ線１１上には、こ
れらを覆う保護膜３４が形成されている。保護膜３４は
厚さ約１．５μｍの絶縁性のノボラック樹脂系のレジス
トで形成されている。また、保護膜３４と同一の材料で
形成され、横断面中央部が凸状の細長い丘状の突起１５
が形成されている。突起１５は図１に示したように画素
領域内で頂角がほぼ９０°の三角波状に蛇行するように
形成されており、１画素内で方向が異なる４つの傾斜面
を有している。突起１５の幅ｅは約５μｍであり高さは
約１．５μｍである。なお、図２に示した突起１５は、
突起形状を強調するため断面形状の縦横比は実際より縦
方向を強調して表示している。
【００２８】また、例えばＩＴＯからなる画素電極１３
が厚さ約７０ｎｍに成膜されてソース電極１９の一部領
域に直接接続されている。画素電極１３は、表示領域内
の突起１５上には形成されていない。図中では画素電極
１３が突起１５側壁下方に接触しているように表示して
いるが、画素電極１３端部が突起１５側壁部に接触しな
いように形成してももちろんよい。図２には示されてい
ないが、突起１５の各辺部に設けられた導通部１８上に
も画素電極材が形成されており、画素領域内で突起１５
により分断される複数の画素電極１３は電気的に接続さ
れている。以上が、本実施の形態における負の誘電異方
性を有する液晶分子の配向状態を異ならせた４分割配向
のＭＶＡモードを実現できる液晶表示装置のアレイ基板
の概略構成である。
が厚さ約７０ｎｍに成膜されてソース電極１９の一部領
域に直接接続されている。画素電極１３は、表示領域内
の突起１５上には形成されていない。図中では画素電極
１３が突起１５側壁下方に接触しているように表示して
いるが、画素電極１３端部が突起１５側壁部に接触しな
いように形成してももちろんよい。図２には示されてい
ないが、突起１５の各辺部に設けられた導通部１８上に
も画素電極材が形成されており、画素領域内で突起１５
により分断される複数の画素電極１３は電気的に接続さ
れている。以上が、本実施の形態における負の誘電異方
性を有する液晶分子の配向状態を異ならせた４分割配向
のＭＶＡモードを実現できる液晶表示装置のアレイ基板
の概略構成である。
【００２９】アレイ基板としてのガラス基板１のＴＦＴ
形成側に所定のセルギャップで対向して対向基板として
のガラス基板２が配置されている。ガラス基板１とガラ
ス基板２との間の空隙には誘電異方性が負の液晶２０が
封止されている。ガラス基板２の液晶と接する側にはカ
ラーフィルタ７が形成されている。カラーフィルタ７
は、例えば樹脂に顔料を分散して形成した赤（Ｒ）、緑
（Ｇ）、青（Ｂ）のいずれかのフィルタで構成され、ガ
ラス基板１の画素領域毎に対応して設けられている。ま
た、隣り合うカラーフィルタ７間には、ＴＦＴに入射す
る光を遮光するブラックマトリクス（ＢＭ）９が形成さ
れている。ブラックマトリクス９の形成材料としては、
例えばクロム（Ｃｒ）が用いられる。ブラックマトリク
ス９は、ＴＦＴへの光の入射を防止して光リーク電流の
発生を抑制すると共に、各画素からの不要な漏光を遮光
して画像のコントラストを向上させるために使用されて
いる。
形成側に所定のセルギャップで対向して対向基板として
のガラス基板２が配置されている。ガラス基板１とガラ
ス基板２との間の空隙には誘電異方性が負の液晶２０が
封止されている。ガラス基板２の液晶と接する側にはカ
ラーフィルタ７が形成されている。カラーフィルタ７
は、例えば樹脂に顔料を分散して形成した赤（Ｒ）、緑
（Ｇ）、青（Ｂ）のいずれかのフィルタで構成され、ガ
ラス基板１の画素領域毎に対応して設けられている。ま
た、隣り合うカラーフィルタ７間には、ＴＦＴに入射す
る光を遮光するブラックマトリクス（ＢＭ）９が形成さ
れている。ブラックマトリクス９の形成材料としては、
例えばクロム（Ｃｒ）が用いられる。ブラックマトリク
ス９は、ＴＦＴへの光の入射を防止して光リーク電流の
発生を抑制すると共に、各画素からの不要な漏光を遮光
して画像のコントラストを向上させるために使用されて
いる。
【００３０】カラーフィルタ７及びブラックマトリクス
９上には例えばＩＴＯからなる共通電極８が形成されて
いる。また、画素領域内の表示領域に対応した位置の共
通電極８上には、突起１５と同様の突起１６が形成され
ている。図３は、図１に示したアレイ基板側のガラス基
板１に対向基板側のガラス基板２を重ね合わせた状態を
示している。図３に示すようにガラス基板の平面から見
て、ガラス基板２側の複数の突起１６は、ガラス基板１
側の複数の突起１５の配列ピッチに対して半ピッチずれ
て形成されている。このように、アレイ基板と対向基板
の双方に互いに半ピッチずれた突起１５、１６を設ける
ことにより、液晶の配向制御をより確実にすることがで
きる。
９上には例えばＩＴＯからなる共通電極８が形成されて
いる。また、画素領域内の表示領域に対応した位置の共
通電極８上には、突起１５と同様の突起１６が形成され
ている。図３は、図１に示したアレイ基板側のガラス基
板１に対向基板側のガラス基板２を重ね合わせた状態を
示している。図３に示すようにガラス基板の平面から見
て、ガラス基板２側の複数の突起１６は、ガラス基板１
側の複数の突起１５の配列ピッチに対して半ピッチずれ
て形成されている。このように、アレイ基板と対向基板
の双方に互いに半ピッチずれた突起１５、１６を設ける
ことにより、液晶の配向制御をより確実にすることがで
きる。
【００３１】アレイ基板側の画素電極１３と対向基板側
の共通電極８との間に電圧を印加しないときには液晶２
０の液晶分子の長軸方向はガラス基板１面にほぼ垂直に
なり、また突起１５近傍の液晶分子の長軸方向は突起１
５の傾斜面ｔ１〜ｔ４にほぼ垂直（実際には液晶の連続
体性により、傾斜面に垂直な方向よりも基板面に垂直な
方向に傾いている）になっている。両電極８、１３間に
電圧が印加されると傾斜面ｔ１〜ｔ４付近の液晶の電圧
無印加時の配向方向に沿って周囲の液晶の配向方向が決
定される。このようなＭＶＡモードによる液晶配向制御
を行うことにより、広い視野角で表示品質の優れた画像
を得ることができるようになる。なお、図１乃至図３に
示した本実施の形態による液晶表示装置の構成は概略で
あり、ガラス基板１、２に張り付けられた偏光板や所定
のセルギャップを維持するためのスペーサの図示等は省
略している。
の共通電極８との間に電圧を印加しないときには液晶２
０の液晶分子の長軸方向はガラス基板１面にほぼ垂直に
なり、また突起１５近傍の液晶分子の長軸方向は突起１
５の傾斜面ｔ１〜ｔ４にほぼ垂直（実際には液晶の連続
体性により、傾斜面に垂直な方向よりも基板面に垂直な
方向に傾いている）になっている。両電極８、１３間に
電圧が印加されると傾斜面ｔ１〜ｔ４付近の液晶の電圧
無印加時の配向方向に沿って周囲の液晶の配向方向が決
定される。このようなＭＶＡモードによる液晶配向制御
を行うことにより、広い視野角で表示品質の優れた画像
を得ることができるようになる。なお、図１乃至図３に
示した本実施の形態による液晶表示装置の構成は概略で
あり、ガラス基板１、２に張り付けられた偏光板や所定
のセルギャップを維持するためのスペーサの図示等は省
略している。
【００３２】次に、図１乃至図３に示した本実施の形態
による液晶表示装置の製造方法について図４及び図５を
用いて説明する。図４及び図５は、図１のＡ−Ａ線で切
断したアレイ基板のＴＦＴを含む断面を示している。ま
ず図４（ａ）に示すように、透明ガラス基板１上に例え
ば厚さ１５０ｎｍにＡｌを全面に成膜し、次いでＴｉを
厚さ５０ｎｍ程度成膜して金属層を形成した後パターニ
ングし、幅８μｍ程度のゲート線３（図４及び図５には
表れない）及びゲート電極４を形成する。次に、プラズ
マＣＶＤ法により例えば厚さ３００ｎｍ程度のシリコン
窒化膜を基板全面に成膜してゲート絶縁膜２３を形成す
る。次に、動作半導体層６を形成するための例えばアモ
ルファスシリコン（ａ−Ｓｉ）層２５をプラズマＣＶＤ
法により厚さ３０ｎｍ程度で基板全面に成膜する。さら
に、チャネル保護膜５を形成するための例えば厚さ１０
０ｎｍ程度のシリコン窒化膜２７をプラズマＣＶＤ法に
より全面に形成する。
による液晶表示装置の製造方法について図４及び図５を
用いて説明する。図４及び図５は、図１のＡ−Ａ線で切
断したアレイ基板のＴＦＴを含む断面を示している。ま
ず図４（ａ）に示すように、透明ガラス基板１上に例え
ば厚さ１５０ｎｍにＡｌを全面に成膜し、次いでＴｉを
厚さ５０ｎｍ程度成膜して金属層を形成した後パターニ
ングし、幅８μｍ程度のゲート線３（図４及び図５には
表れない）及びゲート電極４を形成する。次に、プラズ
マＣＶＤ法により例えば厚さ３００ｎｍ程度のシリコン
窒化膜を基板全面に成膜してゲート絶縁膜２３を形成す
る。次に、動作半導体層６を形成するための例えばアモ
ルファスシリコン（ａ−Ｓｉ）層２５をプラズマＣＶＤ
法により厚さ３０ｎｍ程度で基板全面に成膜する。さら
に、チャネル保護膜５を形成するための例えば厚さ１０
０ｎｍ程度のシリコン窒化膜２７をプラズマＣＶＤ法に
より全面に形成する。
【００３３】次に、全面にレジストを塗布した後、ゲー
ト線３及びゲート電極４をマスクとして、透明ガラス基
板１に対して背面露光を行い、ゲート線３、ゲート電極
４上に自己整合的にレジストパターン（図示せず）を形
成する。形成されたレジストパターンをマスクとしてシ
リコン窒化膜２７をエッチングして、ゲート線３及びゲ
ート電極４上にシリコン窒化膜２７を残存させる。さら
にゲート線３及びゲート電極４上のシリコン窒化膜２７
をパターニングしてＴＦＴ形成領域のゲート電極４上に
チャネル保護膜５を形成する（図４（ｂ）参照）。
ト線３及びゲート電極４をマスクとして、透明ガラス基
板１に対して背面露光を行い、ゲート線３、ゲート電極
４上に自己整合的にレジストパターン（図示せず）を形
成する。形成されたレジストパターンをマスクとしてシ
リコン窒化膜２７をエッチングして、ゲート線３及びゲ
ート電極４上にシリコン窒化膜２７を残存させる。さら
にゲート線３及びゲート電極４上のシリコン窒化膜２７
をパターニングしてＴＦＴ形成領域のゲート電極４上に
チャネル保護膜５を形成する（図４（ｂ）参照）。
【００３４】次に、図４（ｃ）に示すように、オーミッ
クコンタクト層を形成するためのｎ +ａ−Ｓｉ層２９を
プラズマＣＶＤ法により厚さ３０ｎｍ程度で全面に形成
する。次いで、ドレイン電極１７、ソース電極１９、及
びデータ線１１を形成するために、厚さ５０ｎｍ程度の
Ｔｉ、厚さ１５０ｎｍ程度のＡｌ、厚さ５０ｎｍ程度の
Ｔｉをこの順にスパッタリングにより成膜して金属層３
１を形成する。
クコンタクト層を形成するためのｎ +ａ−Ｓｉ層２９を
プラズマＣＶＤ法により厚さ３０ｎｍ程度で全面に形成
する。次いで、ドレイン電極１７、ソース電極１９、及
びデータ線１１を形成するために、厚さ５０ｎｍ程度の
Ｔｉ、厚さ１５０ｎｍ程度のＡｌ、厚さ５０ｎｍ程度の
Ｔｉをこの順にスパッタリングにより成膜して金属層３
１を形成する。
【００３５】次に、図４（ｄ）に示すように、金属層３
１、ｎ+ａ−Ｓｉ層２９、アモルファスシリコン層２５
をパターニングし、データ線１１、ドレイン電極１７、
ソース電極１９、及び動作半導体層６を形成する。この
パターニングにおけるエッチング処理でゲート電極４上
方の金属層３１をドレイン電極１７とソース電極１９と
に分離する際、チャネル保護膜５はエッチングストッパ
として機能し、その下層の動作半導体層６はエッチング
されずに残存する。
１、ｎ+ａ−Ｓｉ層２９、アモルファスシリコン層２５
をパターニングし、データ線１１、ドレイン電極１７、
ソース電極１９、及び動作半導体層６を形成する。この
パターニングにおけるエッチング処理でゲート電極４上
方の金属層３１をドレイン電極１７とソース電極１９と
に分離する際、チャネル保護膜５はエッチングストッパ
として機能し、その下層の動作半導体層６はエッチング
されずに残存する。
【００３６】次に、図５（ａ）に示すように、例えば絶
縁性を有する熱硬化性樹脂であるノボラック樹脂系のレ
ジスト３３を全面に厚さ約１．５μｍ程度形成する。次
いで、レジスト３３をパターニングして、２００°Ｃ程
度でアニールを行い硬化させることによりＴＦＴのソー
ス電極１９（一部領域を除く）、ドレイン電極１７、及
びデータ線１１を覆う保護膜３４を形成すると共に、同
時に横断面中央部が凸状の細長い丘状の突起１５を形成
する（図５（ｂ）参照）。突起１５は画素領域内で頂角
がほぼ９０°の三角波状に蛇行するように形成し、１画
素内で方向が異なる４つの傾斜面を形成する。突起１５
の幅は約５μｍであり高さは約１．５μｍである。図５
（ｂ）に示した突起１５も、突起形状を強調するため図
２で説明したのと同様に断面形状の縦横比は変更して表
示している。また、突起１５の三角波状の各辺部は、図
１に示した導通部１８が形成されるようにパターニング
される。
縁性を有する熱硬化性樹脂であるノボラック樹脂系のレ
ジスト３３を全面に厚さ約１．５μｍ程度形成する。次
いで、レジスト３３をパターニングして、２００°Ｃ程
度でアニールを行い硬化させることによりＴＦＴのソー
ス電極１９（一部領域を除く）、ドレイン電極１７、及
びデータ線１１を覆う保護膜３４を形成すると共に、同
時に横断面中央部が凸状の細長い丘状の突起１５を形成
する（図５（ｂ）参照）。突起１５は画素領域内で頂角
がほぼ９０°の三角波状に蛇行するように形成し、１画
素内で方向が異なる４つの傾斜面を形成する。突起１５
の幅は約５μｍであり高さは約１．５μｍである。図５
（ｂ）に示した突起１５も、突起形状を強調するため図
２で説明したのと同様に断面形状の縦横比は変更して表
示している。また、突起１５の三角波状の各辺部は、図
１に示した導通部１８が形成されるようにパターニング
される。
【００３７】次に、図５（ｂ）に示すように、透明ガラ
ス基板１全面に例えばＩＴＯからなる画素電極材を厚さ
約７０ｎｍに成膜してからパターニングして画素電極１
３を形成する。画素電極１３はソース電極１９の一部領
域に直接接続され、また、突起１５上には形成しないよ
うにパターニングする。図１、図２及び図５（ｂ）で
は、画素電極１３が突起１５側壁下方に接触しているよ
うに表示しているが、マスクパターンの露光における位
置決め精度に応じて必要な位置合わせマージンを取っ
て、画素電極１３端部が突起１５側壁部に接触しないよ
うに形成してももちろんよい。図５（ｂ）には示されて
いないが、突起１５の各辺部に設けられた導通部１８上
にも画素電極材が形成されるので、画素領域内で突起１
５により分断される複数の画素電極１３は電気的に接続
される。以上説明した工程を経て、図５（ｂ）に示した
ような、負の誘電異方性を有する液晶分子の配向状態を
異ならせた４分割配向のＭＶＡモードを実現できる液晶
表示装置のアレイ基板が完成する。
ス基板１全面に例えばＩＴＯからなる画素電極材を厚さ
約７０ｎｍに成膜してからパターニングして画素電極１
３を形成する。画素電極１３はソース電極１９の一部領
域に直接接続され、また、突起１５上には形成しないよ
うにパターニングする。図１、図２及び図５（ｂ）で
は、画素電極１３が突起１５側壁下方に接触しているよ
うに表示しているが、マスクパターンの露光における位
置決め精度に応じて必要な位置合わせマージンを取っ
て、画素電極１３端部が突起１５側壁部に接触しないよ
うに形成してももちろんよい。図５（ｂ）には示されて
いないが、突起１５の各辺部に設けられた導通部１８上
にも画素電極材が形成されるので、画素領域内で突起１
５により分断される複数の画素電極１３は電気的に接続
される。以上説明した工程を経て、図５（ｂ）に示した
ような、負の誘電異方性を有する液晶分子の配向状態を
異ならせた４分割配向のＭＶＡモードを実現できる液晶
表示装置のアレイ基板が完成する。
【００３８】図示を省略したが対向基板側にも突起１５
と同様の突起を設け、アレイ基板と対向基板に垂直配向
処理を施して誘電異方性が負の液晶を封止して、図２に
示したような液晶表示パネルが完成する。このようなＭ
ＶＡモードによる液晶配向制御では突起１５の形状だけ
で液晶の配向状態が決まるため、製造工程において、ラ
ビング処理が不要となりいわゆるラビングレス・プロセ
スを実現することができる。
と同様の突起を設け、アレイ基板と対向基板に垂直配向
処理を施して誘電異方性が負の液晶を封止して、図２に
示したような液晶表示パネルが完成する。このようなＭ
ＶＡモードによる液晶配向制御では突起１５の形状だけ
で液晶の配向状態が決まるため、製造工程において、ラ
ビング処理が不要となりいわゆるラビングレス・プロセ
スを実現することができる。
【００３９】本実施の形態による製造方法では、ドレイ
ン電極１７及びドレイン電極１９を形成した後に突起１
５の形成材料で保護膜３４と突起１５とを同時に形成し
ている点に特徴を有している。すなわち、図７及び図８
に示した従来のＭＶＡモードの液晶表示装置のような、
ドレイン電極１１７及びドレイン電極１１９を形成した
後に保護膜１３３を形成し、その上に画素電極１１３を
形成する工程とは全く異なる。本実施の形態による製造
方法では保護膜１３３の成膜工程とコンタクトホール１
０７のパターニングが不要になり、このための工程数を
減らしてスループットを向上させることが可能になる。
また、本実施の形態での保護膜３４は、従来の保護膜１
３３と同様にドレイン電極１７と画素電極１３との層間
短絡等の発生を防止する機能を有している。従って、本
実施の形態による液晶表示装置の製造方法によれば、製
造歩留まりを低下させずにスループットを向上させて製
造コストの低減を図ることができるようになる。
ン電極１７及びドレイン電極１９を形成した後に突起１
５の形成材料で保護膜３４と突起１５とを同時に形成し
ている点に特徴を有している。すなわち、図７及び図８
に示した従来のＭＶＡモードの液晶表示装置のような、
ドレイン電極１１７及びドレイン電極１１９を形成した
後に保護膜１３３を形成し、その上に画素電極１１３を
形成する工程とは全く異なる。本実施の形態による製造
方法では保護膜１３３の成膜工程とコンタクトホール１
０７のパターニングが不要になり、このための工程数を
減らしてスループットを向上させることが可能になる。
また、本実施の形態での保護膜３４は、従来の保護膜１
３３と同様にドレイン電極１７と画素電極１３との層間
短絡等の発生を防止する機能を有している。従って、本
実施の形態による液晶表示装置の製造方法によれば、製
造歩留まりを低下させずにスループットを向上させて製
造コストの低減を図ることができるようになる。
【００４０】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態では、ノボ
ラック樹脂系のレジスト３３を約１．５μｍの厚さに形
成して保護膜３４を形成したが、保護膜３４の膜厚はそ
れより薄くても問題ない。例えば、約０．５μｍ以上の
厚さに保護膜３４を形成すれば、画素電極１３を形成す
る際に塵等によるパターン不良があっても、保護膜３４
端部で画素電極１３の電極材の段切れが生じるため、他
の導電材との間での短絡が発生するのを防止することが
できる。また、上記実施の形態では、チャネル保護膜を
備えた逆スタガ型のＴＦＴを有するアレイ基板を用いて
説明したが、本発明はこれに限られず、チャネル保護膜
を有さない逆スタガ型のＴＦＴを有する液晶表示装置に
ももちろん適用可能である。
変形が可能である。例えば、上記実施の形態では、ノボ
ラック樹脂系のレジスト３３を約１．５μｍの厚さに形
成して保護膜３４を形成したが、保護膜３４の膜厚はそ
れより薄くても問題ない。例えば、約０．５μｍ以上の
厚さに保護膜３４を形成すれば、画素電極１３を形成す
る際に塵等によるパターン不良があっても、保護膜３４
端部で画素電極１３の電極材の段切れが生じるため、他
の導電材との間での短絡が発生するのを防止することが
できる。また、上記実施の形態では、チャネル保護膜を
備えた逆スタガ型のＴＦＴを有するアレイ基板を用いて
説明したが、本発明はこれに限られず、チャネル保護膜
を有さない逆スタガ型のＴＦＴを有する液晶表示装置に
ももちろん適用可能である。
【００４１】以上説明した実施形態に基づき、本発明は
以下のようにまとめられる。第１の発明として、複数の
画素毎に薄膜トランジスタがスイッチング素子として形
成されたアクティブマトリクス型の液晶表示装置におい
て、前記薄膜トランジスタのソース電極の一部領域以外
の前記薄膜トランジスタ上に形成された絶縁性の保護膜
と、前記保護膜と同一の材料からなり、液晶の配向制御
用に画素領域内に形成された突起部と、前記突起部の形
成領域外の前記画素領域内に形成され、前記ソース電極
の前記一部領域に直接接続された画素電極とを有するこ
とを特徴とする液晶表示装置。
以下のようにまとめられる。第１の発明として、複数の
画素毎に薄膜トランジスタがスイッチング素子として形
成されたアクティブマトリクス型の液晶表示装置におい
て、前記薄膜トランジスタのソース電極の一部領域以外
の前記薄膜トランジスタ上に形成された絶縁性の保護膜
と、前記保護膜と同一の材料からなり、液晶の配向制御
用に画素領域内に形成された突起部と、前記突起部の形
成領域外の前記画素領域内に形成され、前記ソース電極
の前記一部領域に直接接続された画素電極とを有するこ
とを特徴とする液晶表示装置。
【００４２】第２の発明として、上記第１の発明の液晶
表示装置において、前記突起部は、断面中央部が凸状に
形成されていることを特徴とする液晶表示装置。
表示装置において、前記突起部は、断面中央部が凸状に
形成されていることを特徴とする液晶表示装置。
【００４３】第３の発明として、上記第２の発明の液晶
表示装置において、前記突起部は、前記画素領域内で頂
角がほぼ９０°の三角波状に蛇行するように形成され、
前記画素領域内で方向が異なる４つの傾斜面を有してい
ることを特徴とする液晶表示装置。
表示装置において、前記突起部は、前記画素領域内で頂
角がほぼ９０°の三角波状に蛇行するように形成され、
前記画素領域内で方向が異なる４つの傾斜面を有してい
ることを特徴とする液晶表示装置。
【００４４】第４の発明として、上記第２または第３の
発明の液晶表示装置において、前記突起部は、前記画素
領域内で当該突起部により分断された複数の前記画素電
極を電気的に接続するための導通部を有していることを
特徴とする液晶表示装置。
発明の液晶表示装置において、前記突起部は、前記画素
領域内で当該突起部により分断された複数の前記画素電
極を電気的に接続するための導通部を有していることを
特徴とする液晶表示装置。
【００４５】第５の発明として、複数の画素毎に薄膜ト
ランジスタをスイッチング素子として備えたアクティブ
マトリクス型の液晶表示装置の製造方法において、前記
薄膜トランジスタのソース電極の一部領域以外の前記薄
膜トランジスタ上に絶縁性の保護膜を形成し、前記保護
膜の形成と同時に画素領域内に液晶の配向制御用の突起
部を形成することを特徴とする液晶表示装置の製造方
法。
ランジスタをスイッチング素子として備えたアクティブ
マトリクス型の液晶表示装置の製造方法において、前記
薄膜トランジスタのソース電極の一部領域以外の前記薄
膜トランジスタ上に絶縁性の保護膜を形成し、前記保護
膜の形成と同時に画素領域内に液晶の配向制御用の突起
部を形成することを特徴とする液晶表示装置の製造方
法。
【００４６】第６の発明として、上記第５の発明の液晶
表示装置の製造方法において、前記突起部は、断面中央
に向かって凸状に形成することを特徴とする液晶表示装
置の製造方法。
表示装置の製造方法において、前記突起部は、断面中央
に向かって凸状に形成することを特徴とする液晶表示装
置の製造方法。
【００４７】第７の発明として、上記第６の発明の液晶
表示装置の製造方法において、前記突起部は、前記画素
領域内で頂角がほぼ９０°の三角波状に蛇行するように
形成し、前記画素領域内で方向が異なる４つの傾斜面を
形成することを特徴とする液晶表示装置の製造方法。
表示装置の製造方法において、前記突起部は、前記画素
領域内で頂角がほぼ９０°の三角波状に蛇行するように
形成し、前記画素領域内で方向が異なる４つの傾斜面を
形成することを特徴とする液晶表示装置の製造方法。
【００４８】第８の発明として、上記第５乃至第７の発
明のいずれかの液晶表示装置の製造方法において、前記
突起部の形成領域外の前記画素領域内に前記ソース電極
と直接接続される画素電極を形成することを特徴とする
液晶表示装置の製造方法。
明のいずれかの液晶表示装置の製造方法において、前記
突起部の形成領域外の前記画素領域内に前記ソース電極
と直接接続される画素電極を形成することを特徴とする
液晶表示装置の製造方法。
【００４９】
【発明の効果】以上の通り、本発明によれば、製造歩留
まりを低下させずにスループットを向上させて製造コス
トの低減を図ることができる。
まりを低下させずにスループットを向上させて製造コス
トの低減を図ることができる。
【図１】本発明の一実施の形態による液晶表示装置のア
レイ基板上の概略の構成を示す平面図である。
レイ基板上の概略の構成を示す平面図である。
【図２】本発明の一実施の形態による液晶表示装置の概
略の構成を示す断面図である。
略の構成を示す断面図である。
【図３】本発明の一実施の形態による液晶表示装置の概
略の構成を示す平面図である。
略の構成を示す平面図である。
【図４】本発明の一実施の形態による液晶表示装置の製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
【図５】本発明の一実施の形態による液晶表示装置の製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
【図６】従来の液晶表示装置の概略の構成を示す平面図
である。
である。
【図７】従来の液晶表示装置の製造方法を説明する工程
断面図である。
断面図である。
【図８】従来液晶表示装置の製造方法を説明する工程断
面図である。
面図である。
１、２、１００ ガラス基板 ３、１０３ ゲート線 ４、１０４ ゲート電極 ５、１０５ チャネル保護膜 ６、１０６ 動作半導体層 ７ カラーフィルタ ８ 共通電極 １１、１０１ データ線 １３、１１３ 画素電極 １５、１６、１１５ 突起 １７、１１７ ドレイン電極 １９、１１９ ソース電極 ２０ 液晶 ２３、１２３ ゲート絶縁膜 ２５、１２５ アモルファスシリコン（ａ−Ｓｉ）層 ２７、１２７ シリコン窒化膜 ２９、１２９ ｎ+ａ−Ｓｉ層 ３１、１３１ 金属層 ３３ レジスト ３４、１３３ 保護膜 １０７ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｚ 21/336 Ｆターム(参考） 2H092 GA29 HA28 JA24 JA31 JA32 JA37 JA46 JA47 JB22 JB31 KA05 KA24 MA07 MA12 MA17 NA25 NA27 NA29 PA01 5C094 AA42 AA43 AA44 BA03 BA43 CA19 DA15 EA03 EA04 EA07 EA10 FA02 FA03 GB01 5F110 BB01 CC07 DD02 EE03 EE04 EE14 EE44 FF03 GG02 GG15 GG25 GG45 HK03 HK04 HK09 HK16 HK22 HK33 HK35 HM18 NN03 NN04 NN12 NN24 NN35 QQ09 QQ12
Claims (6)
- 【請求項１】複数の画素毎に薄膜トランジスタがスイッ
チング素子として形成されたアクティブマトリクス型の
液晶表示装置において、 前記薄膜トランジスタのソース電極の一部領域以外の前
記薄膜トランジスタ上に形成された絶縁性の保護膜と、 前記保護膜と同一の材料からなり、液晶の配向制御用に
画素領域内に形成された突起部と、 前記突起部の形成領域外の前記画素領域内に形成され、
前記ソース電極の前記一部領域に直接接続された画素電
極とを有することを特徴とする液晶表示装置。 - 【請求項２】請求項１記載の液晶表示装置において、 前記突起部は、前記画素領域内で当該突起部により分断
された複数の前記画素電極を電気的に接続するための導
通部を有していることを特徴とする液晶表示装置。 - 【請求項３】複数の画素毎に薄膜トランジスタをスイッ
チング素子として備えたアクティブマトリクス型の液晶
表示装置の製造方法において、 前記薄膜トランジスタのソース電極の一部領域以外の前
記薄膜トランジスタ上に絶縁性の保護膜を形成し、前記
保護膜の形成と同時に画素領域内に液晶の配向制御用の
突起部を形成することを特徴とする液晶表示装置の製造
方法。 - 【請求項４】請求項３記載の液晶表示装置の製造方法に
おいて、 前記突起部は、断面中央に向かって凸状に形成すること
を特徴とする液晶表示装置の製造方法。 - 【請求項５】請求項４記載の液晶表示装置の製造方法に
おいて、 前記突起部は、前記画素領域内で頂角がほぼ９０°の三
角波状に蛇行するように形成し、前記画素領域内で方向
が異なる４つの傾斜面を形成することを特徴とする液晶
表示装置の製造方法。 - 【請求項６】請求項３乃至５のいずれか１項に記載の液
晶表示装置の製造方法において、前記突起部の形成領域
外の前記画素領域内に前記ソース電極と直接接続される
画素電極を形成することを特徴とする液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22544499A JP4398015B2 (ja) | 1999-08-09 | 1999-08-09 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22544499A JP4398015B2 (ja) | 1999-08-09 | 1999-08-09 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001051298A true JP2001051298A (ja) | 2001-02-23 |
| JP4398015B2 JP4398015B2 (ja) | 2010-01-13 |
Family
ID=16829464
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22544499A Expired - Fee Related JP4398015B2 (ja) | 1999-08-09 | 1999-08-09 | 液晶表示装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4398015B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023516B2 (en) | 2002-04-15 | 2006-04-04 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display provided with electrode units having trunk and branch sections formed in each pixel region, and liquid crystal display having the same |
| US7612838B2 (en) | 2003-10-10 | 2009-11-03 | Lg Display Co., Ltd. | Thin film transistor array substrate, liquid crystal display panel having the same, and method of manufacturing thin film transistor array substrate and liquid crystal display panel |
| WO2011078173A1 (ja) * | 2009-12-25 | 2011-06-30 | シャープ株式会社 | 液晶表示装置 |
| KR101067947B1 (ko) | 2003-12-30 | 2011-09-26 | 엘지디스플레이 주식회사 | 수직배향모드 액정표시소자 및 그 제조방법 |
| US8106409B2 (en) | 2004-12-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| JP2013080261A (ja) * | 2005-12-26 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1999
- 1999-08-09 JP JP22544499A patent/JP4398015B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023516B2 (en) | 2002-04-15 | 2006-04-04 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display provided with electrode units having trunk and branch sections formed in each pixel region, and liquid crystal display having the same |
| US7385662B2 (en) | 2002-04-15 | 2008-06-10 | Sharp Kabushiki Kaisha | Liquid crystal display with connection electrodes, branches, and extension electrodes |
| US7586573B2 (en) | 2002-04-15 | 2009-09-08 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display and liquid crystal display having the same |
| US7612838B2 (en) | 2003-10-10 | 2009-11-03 | Lg Display Co., Ltd. | Thin film transistor array substrate, liquid crystal display panel having the same, and method of manufacturing thin film transistor array substrate and liquid crystal display panel |
| KR101067947B1 (ko) | 2003-12-30 | 2011-09-26 | 엘지디스플레이 주식회사 | 수직배향모드 액정표시소자 및 그 제조방법 |
| US8106409B2 (en) | 2004-12-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Thin film transistor array panel |
| JP2013080261A (ja) * | 2005-12-26 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8976308B2 (en) | 2005-12-26 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9437623B2 (en) | 2005-12-26 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2011078173A1 (ja) * | 2009-12-25 | 2011-06-30 | シャープ株式会社 | 液晶表示装置 |
| US8582064B2 (en) | 2009-12-25 | 2013-11-12 | Sharp Kabushiki Kaisha | Liquid crystal display device |
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|---|---|
| JP4398015B2 (ja) | 2010-01-13 |
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