JP2590938B2 - 薄膜トランジスタ基板 - Google Patents
薄膜トランジスタ基板Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタ基板に関するものであ
る。
る。
［従来の技術］ 最近OA機器端末やポータブルテレビ等実現のために平
面ディスプレイの開発が盛んに行なわれている。これを
実現するため手段として複数の液晶表示画素電極を配置
した液晶表示素子において、該電極の近傍に薄膜能動素
子を配置して、これによってスタティック駆動に近い液
晶駆動を行なういわゆるアクティブマトリックス方式が
盛んに開発されている。このような目的に用いられる薄
膜能動素子の構造及び材料等に関しては、様々な提案が
なされておりその得失が議論されている。このような中
でも、ビデオ表示の可能性を有する薄膜トランジスタに
関する研究が盛んに行なわれている。第２図に従来から
良く知られている逆スタガー構造を有する薄膜トランジ
スタ（以下TFTという。）の断面図を示す。21はガラス
等からなる透明絶縁性基板、22はITO、23はSnO2等の透
明導電性薄膜によって形成された表示画素電極とトラン
ジスタのゲート電極もかねるゲートライン、24はゲート
絶縁膜、25は半導体層、26はソース電極、また27はドレ
イン電極を示す。
面ディスプレイの開発が盛んに行なわれている。これを
実現するため手段として複数の液晶表示画素電極を配置
した液晶表示素子において、該電極の近傍に薄膜能動素
子を配置して、これによってスタティック駆動に近い液
晶駆動を行なういわゆるアクティブマトリックス方式が
盛んに開発されている。このような目的に用いられる薄
膜能動素子の構造及び材料等に関しては、様々な提案が
なされておりその得失が議論されている。このような中
でも、ビデオ表示の可能性を有する薄膜トランジスタに
関する研究が盛んに行なわれている。第２図に従来から
良く知られている逆スタガー構造を有する薄膜トランジ
スタ（以下TFTという。）の断面図を示す。21はガラス
等からなる透明絶縁性基板、22はITO、23はSnO2等の透
明導電性薄膜によって形成された表示画素電極とトラン
ジスタのゲート電極もかねるゲートライン、24はゲート
絶縁膜、25は半導体層、26はソース電極、また27はドレ
イン電極を示す。
従来、このような構造のトランジスタを作成する場合
にはゲート電極およびソース電極26、ドレイン電極27が
それぞれ単一のフォトリソグラフィーの工程によって形
成されるために製造工程中の異物、塵の付着、基板搬送
時の接触等による断線がみられた。このような基板側の
断線は液晶表示素子としてみた場合には、信号が断線部
より先に伝播しないことから、線欠陥の原因となってい
た。従来このような問題点への対策としては、第３図に
示すように配線を複数の導電層から構成し、同一パター
ンによる複数回のフォトリソグラフィーの工程によって
個々の層をパターニングするといった方法で対応するこ
とが考えられている。第３図中の１層目のソース電極2
6、１層目のドレイン電極27′で示した部分が２層配線
の１層目を示している。１層目の電極と２層目の電極と
が同一寸法のパターンで形成されている状態を示してい
る。
にはゲート電極およびソース電極26、ドレイン電極27が
それぞれ単一のフォトリソグラフィーの工程によって形
成されるために製造工程中の異物、塵の付着、基板搬送
時の接触等による断線がみられた。このような基板側の
断線は液晶表示素子としてみた場合には、信号が断線部
より先に伝播しないことから、線欠陥の原因となってい
た。従来このような問題点への対策としては、第３図に
示すように配線を複数の導電層から構成し、同一パター
ンによる複数回のフォトリソグラフィーの工程によって
個々の層をパターニングするといった方法で対応するこ
とが考えられている。第３図中の１層目のソース電極2
6、１層目のドレイン電極27′で示した部分が２層配線
の１層目を示している。１層目の電極と２層目の電極と
が同一寸法のパターンで形成されている状態を示してい
る。
［発明が解決しようとする問題点］ 前記したようなソース、ドレイン電極が複数の導電物
により構成され、複数回のフォトリソグラフィーの工程
によって形成されるTFTは構造上問題が生じる。線幅の
最狭部のパターン上において同一パターンを用いて再度
重ねてパターニングする場合には、完全にパターンを重
ね合わすことは不可能に近いので、複数回のフォトリソ
グラフィーの工程でパターンのずれが生じる。そのため
に薄膜トランジスタのチャネルサイズといった本質的な
物理量を変えてしまうばかりでなく、予めパターンのず
れを想定したマスクの設計を行なわなければならず、そ
の結果として開口率の低下、電極間容量の増加による表
示品位の低下を招く結果となる。またこのような設計を
しない場合には、ソース電極，ドレイン電極相互の短絡
といった欠陥を誘発する原因にもなりえる。この場合に
は断線による線欠陥の発生を防止できたとしても新たな
欠陥を発生させることになり製造歩留りを向上させるこ
とにはならず、従来から用いられている単純マトリック
ス型の表示素子に比べ製造コストが高いという問題点を
解決することにはつながらない。本発明の目的は従来技
術が有していた上述した問題点を解決し、高歩留りの製
造プロセスを完成させることにある。
により構成され、複数回のフォトリソグラフィーの工程
によって形成されるTFTは構造上問題が生じる。線幅の
最狭部のパターン上において同一パターンを用いて再度
重ねてパターニングする場合には、完全にパターンを重
ね合わすことは不可能に近いので、複数回のフォトリソ
グラフィーの工程でパターンのずれが生じる。そのため
に薄膜トランジスタのチャネルサイズといった本質的な
物理量を変えてしまうばかりでなく、予めパターンのず
れを想定したマスクの設計を行なわなければならず、そ
の結果として開口率の低下、電極間容量の増加による表
示品位の低下を招く結果となる。またこのような設計を
しない場合には、ソース電極，ドレイン電極相互の短絡
といった欠陥を誘発する原因にもなりえる。この場合に
は断線による線欠陥の発生を防止できたとしても新たな
欠陥を発生させることになり製造歩留りを向上させるこ
とにはならず、従来から用いられている単純マトリック
ス型の表示素子に比べ製造コストが高いという問題点を
解決することにはつながらない。本発明の目的は従来技
術が有していた上述した問題点を解決し、高歩留りの製
造プロセスを完成させることにある。
［問題点を解決するための手段］ 本発明は、前述の問題点を解決すべくなされたもので
あり、絶縁基板上に行列状に画素電極を配し、該電極の
交差点近傍に薄膜トランジスタを配してなる薄膜トラン
ジスタ基板において、ソース電極、及びドレイン電極の
一部ないしは全部が２種類以上の導電層から形成されか
つその２種類以上の導電層のうちの連続した２層の上側
の導電層がその下側にある導電層よりも小さいパターン
形状を有し、上側の導電層のパターンと下側の導電層の
パターンとの寸法の差を0.4〜４μｍとし、下側の導電
層に高融点金属もしくは高融点金属シリサイドが用いら
れ、上側の導電層に低抵抗金属が用いられてなることを
特徴とする薄膜トランジスタ基板を提供するものであ
る。
あり、絶縁基板上に行列状に画素電極を配し、該電極の
交差点近傍に薄膜トランジスタを配してなる薄膜トラン
ジスタ基板において、ソース電極、及びドレイン電極の
一部ないしは全部が２種類以上の導電層から形成されか
つその２種類以上の導電層のうちの連続した２層の上側
の導電層がその下側にある導電層よりも小さいパターン
形状を有し、上側の導電層のパターンと下側の導電層の
パターンとの寸法の差を0.4〜４μｍとし、下側の導電
層に高融点金属もしくは高融点金属シリサイドが用いら
れ、上側の導電層に低抵抗金属が用いられてなることを
特徴とする薄膜トランジスタ基板を提供するものであ
る。
以下、本発明を図面に従って詳細に説明する。第１図
は本発明の基本構成図であり、第１図の（ｂ）は第１図
（ａ）に示す平面図のAA′面の断面図である。１は透明
絶縁性基板、２はゲート電極、３は層間絶縁膜兼ゲート
絶縁膜（以下単にゲート絶縁膜という。）、４は半導体
層、５は接合部での非線形特性を線形特性にし、オフ時
の電流を抑える等の電気的特性を改善する目的で設ける
コンタクト形成層である。６′は１層目のソース電極、
６は２層目のソース電極（以下、１層目のソース電極
６′と２層目のソース電極を総称してソース電極６＋
６′と書くことがある。）、尚ソース電極６＋６′は１
列に並んだ複数のTFTのソース電極を結線しているソー
スライン６″に接続されている。
は本発明の基本構成図であり、第１図の（ｂ）は第１図
（ａ）に示す平面図のAA′面の断面図である。１は透明
絶縁性基板、２はゲート電極、３は層間絶縁膜兼ゲート
絶縁膜（以下単にゲート絶縁膜という。）、４は半導体
層、５は接合部での非線形特性を線形特性にし、オフ時
の電流を抑える等の電気的特性を改善する目的で設ける
コンタクト形成層である。６′は１層目のソース電極、
６は２層目のソース電極（以下、１層目のソース電極
６′と２層目のソース電極を総称してソース電極６＋
６′と書くことがある。）、尚ソース電極６＋６′は１
列に並んだ複数のTFTのソース電極を結線しているソー
スライン６″に接続されている。
７′は１層目のドレイン電極、７は２層目のドレイン
電極（以下１層目のドレイン電極７′と２層目のドレイ
ン電極７を総称してドレイン電極７＋７′と書くことが
ある。）である。なお、本発明で下側の導電層とは１層
目の導電層、上側の導電層とは２層目の導電層と同じ意
味で用いている。通常、１層目が先に形成され、次に２
層目が形成される。
電極（以下１層目のドレイン電極７′と２層目のドレイ
ン電極７を総称してドレイン電極７＋７′と書くことが
ある。）である。なお、本発明で下側の導電層とは１層
目の導電層、上側の導電層とは２層目の導電層と同じ意
味で用いている。通常、１層目が先に形成され、次に２
層目が形成される。
８は画素電極であり、ドレイン電極７＋７′に接続さ
れ液晶層にドレイン電極７＋７′からの電圧を与えるた
めのものである。９はソース電極６＋６′の端面、10は
ドレイン電極７＋７′の端面である。
れ液晶層にドレイン電極７＋７′からの電圧を与えるた
めのものである。９はソース電極６＋６′の端面、10は
ドレイン電極７＋７′の端面である。
また、Ｌは１層目のソース電極６′と１層目ドレイン
電極７′間の距離であり、トランジスタの特性を決定す
るチャネルサイズを表わす。
電極７′間の距離であり、トランジスタの特性を決定す
るチャネルサイズを表わす。
絶縁基板１はガラス、合成樹脂等が使用でき、ゲート
電極２はAl又はCr等の金属が使用できる。層間絶縁膜兼
ゲート絶縁膜３はSiN,SiON,酸化シリコン，酸化タンタ
ル等が使用でき、要求されるTFT特性によって選択する
ことが可能である。半導体層４は多結晶シリコン、非晶
質シリコン（ａ−Si）等が、コンタクト形成層５はn+a
−Si等が一般的に使用される。
電極２はAl又はCr等の金属が使用できる。層間絶縁膜兼
ゲート絶縁膜３はSiN,SiON,酸化シリコン，酸化タンタ
ル等が使用でき、要求されるTFT特性によって選択する
ことが可能である。半導体層４は多結晶シリコン、非晶
質シリコン（ａ−Si）等が、コンタクト形成層５はn+a
−Si等が一般的に使用される。
第１図に示す本発明の構造は、逆スタガー構造を有
し、半導体層とゲート絶縁膜３上に１層目のソース電極
６′及び１層目のドレイン電極７′が形成され、更に１
層目のソース電極６′上にかかる電極６′よりパターン
形状の小さな２層目ソース電極６を１層目のドレイン電
極７′上にかかる電極７′よりパターン形状の小さな２
層目のソース電極７を形成する。
し、半導体層とゲート絶縁膜３上に１層目のソース電極
６′及び１層目のドレイン電極７′が形成され、更に１
層目のソース電極６′上にかかる電極６′よりパターン
形状の小さな２層目ソース電極６を１層目のドレイン電
極７′上にかかる電極７′よりパターン形状の小さな２
層目のソース電極７を形成する。
このような構造にすることにより、前記した多層構造
を形成する複数回のフォトリソグラフィーの工程におい
て、パターンのずれが生じたとしても、かかるずれが２
層目のソース電極６のパターンが１層目のソース電極
６′のパターンより、２層目のドレイン電極７のパター
ンが１層目のドレイン電極７′のパターンよりはみ出さ
ない範囲以内のずれであれば、かかるずれはチャネルサ
イズＬに影響を与えることはない。
を形成する複数回のフォトリソグラフィーの工程におい
て、パターンのずれが生じたとしても、かかるずれが２
層目のソース電極６のパターンが１層目のソース電極
６′のパターンより、２層目のドレイン電極７のパター
ンが１層目のドレイン電極７′のパターンよりはみ出さ
ない範囲以内のずれであれば、かかるずれはチャネルサ
イズＬに影響を与えることはない。
また２種類以上の導電層のうち少なくとも１層は、金
属若しくは金属化合物から構成することによって、外部
から入力された信号を各画素に配されたTFTに伝播する
際に配線部固有の抵抗成分による信号の遅延、信号波形
の鈍化を防止するという観点から望ましい。この時に用
いられる金属もしくは金属化合物はできるだけ比抵抗の
低いものが望ましい。
属若しくは金属化合物から構成することによって、外部
から入力された信号を各画素に配されたTFTに伝播する
際に配線部固有の抵抗成分による信号の遅延、信号波形
の鈍化を防止するという観点から望ましい。この時に用
いられる金属もしくは金属化合物はできるだけ比抵抗の
低いものが望ましい。
１層目のソース電極６′と１層目ドレイン電極の材質
はCr,Mo,Ti,W等の高融点金属や高融点金属シリサイド等
が使用でき、これらの金属はシリコン系化合物からなる
半導体層と２層目の配線金属との間の相互拡散による電
極構造の劣化を防止するための機能を付加されることが
望ましく、この目的を考慮した上で上記のような高融点
金属及び高融点金属シリサイドから形成される。２層目
の金属の材質は主として低抵抗の金属により構成され、
各画素毎に形成された薄膜トランジスタに対して外部回
路から入力された信号を遅延させることなく入力するこ
とが可能なような材質をとることが望ましい。このため
には、低抵抗のCu,Ag,Au,Al等が使用できるが、プロセ
ス上の整合性を考慮するとAlを用いることが望ましい。
はCr,Mo,Ti,W等の高融点金属や高融点金属シリサイド等
が使用でき、これらの金属はシリコン系化合物からなる
半導体層と２層目の配線金属との間の相互拡散による電
極構造の劣化を防止するための機能を付加されることが
望ましく、この目的を考慮した上で上記のような高融点
金属及び高融点金属シリサイドから形成される。２層目
の金属の材質は主として低抵抗の金属により構成され、
各画素毎に形成された薄膜トランジスタに対して外部回
路から入力された信号を遅延させることなく入力するこ
とが可能なような材質をとることが望ましい。このため
には、低抵抗のCu,Ag,Au,Al等が使用できるが、プロセ
ス上の整合性を考慮するとAlを用いることが望ましい。
又前記１層目と２層目のパターンの寸法の差は0.4〜
４μｍとし、1.5〜２μｍの範囲が特に望ましい。
４μｍとし、1.5〜２μｍの範囲が特に望ましい。
尚、当該ソース、ドレイン両電極は２層構造として説
明しているが、更に２層以上の複数の層の構造でも実用
化でき、この場合下の電極層のパターンより、かかる下
の電極層に形成される上の電極層のパターンの寸法が常
に同じか小さいものとする。
明しているが、更に２層以上の複数の層の構造でも実用
化でき、この場合下の電極層のパターンより、かかる下
の電極層に形成される上の電極層のパターンの寸法が常
に同じか小さいものとする。
従って、複数回のフォトリソグラフィーの工程の寸法
精度を前記したチャネルサイズＬに影響を与える範囲以
内にすれば均一な特性の製造を製造でき、フォトリソグ
ラフィーの工程の機械装置のパターニング再現性の点に
おいて、第２図に示した従来の多層構造の製造より寸法
精度を緩和できる。
精度を前記したチャネルサイズＬに影響を与える範囲以
内にすれば均一な特性の製造を製造でき、フォトリソグ
ラフィーの工程の機械装置のパターニング再現性の点に
おいて、第２図に示した従来の多層構造の製造より寸法
精度を緩和できる。
尚、コンタクト形成層５及び１層目のソース電極
６′、１層目のドレイン電極７′は同パターンで１回の
パターニングで形成可能であり、パターンのずれをなく
ことは可能であるが、２回のパターニングにそれぞれ別
個に形成する場合は、コンタクト形成層５のパターンの
寸法をかかる両電極のパターンの寸法より多少大きくす
ればよい。
６′、１層目のドレイン電極７′は同パターンで１回の
パターニングで形成可能であり、パターンのずれをなく
ことは可能であるが、２回のパターニングにそれぞれ別
個に形成する場合は、コンタクト形成層５のパターンの
寸法をかかる両電極のパターンの寸法より多少大きくす
ればよい。
また第１図においては示さなかったが、第１図に示す
ように構造を有するTFTの場合にはゲート電極２と反対
側の半導体層４上に外部からの入射光によるトランジス
タのオフ電流の増加を防止するための遮光層を設けて、
かかるオフ電流の増加を防止する方法が知られている
が、この場合にも本発明の構造は非常に有効であり以下
にそれについて説明する。
ように構造を有するTFTの場合にはゲート電極２と反対
側の半導体層４上に外部からの入射光によるトランジス
タのオフ電流の増加を防止するための遮光層を設けて、
かかるオフ電流の増加を防止する方法が知られている
が、この場合にも本発明の構造は非常に有効であり以下
にそれについて説明する。
第５図、第６図に前記半導体層４上に遮光層11を形成
した断面図を示す。第５図は従来の構造を示し、第６図
は本発明の構造を示す。12は絶縁層である。
した断面図を示す。第５図は従来の構造を示し、第６図
は本発明の構造を示す。12は絶縁層である。
前記遮光層11は半導体層４を光があたるのを防ぐため
に半導体層４上に形成されるが、遮光層の材質は薄膜ト
ランジスタの特性のドリフトを防止するためにある一定
の電位に制御される必要がある。そのために、一般的に
導電性金属であるので、ソース電極６＋６′及びドレイ
ン電極７＋７′の遮光層11に面する端面９及び10とがか
かる遮光層11と間に該両電極同志の短絡を防ぐために絶
縁層12を設ける必要がある。
に半導体層４上に形成されるが、遮光層の材質は薄膜ト
ランジスタの特性のドリフトを防止するためにある一定
の電位に制御される必要がある。そのために、一般的に
導電性金属であるので、ソース電極６＋６′及びドレイ
ン電極７＋７′の遮光層11に面する端面９及び10とがか
かる遮光層11と間に該両電極同志の短絡を防ぐために絶
縁層12を設ける必要がある。
かかる絶縁層12は、第５図に示すような従来のソース
電極６＋６′をドレイン電極７＋７′の１層目と２層目
のパターンが同寸法である場合は端面９又は10の部分で
絶縁層12が薄くなってしまい（段差が激しい為）、ソー
ス電極６＋６′とドレイン電極７＋７′が遮光層11によ
り短絡してしまう危険性が高い欠点がある。しかし第６
図に示すように本発明の構造では端面9,10が階段上にな
っている構造のため（すなわちチャネルサイズＬの長さ
方向に対して２層が１層目より後退している。）、前述
したような問題が生じにくいのである。
電極６＋６′をドレイン電極７＋７′の１層目と２層目
のパターンが同寸法である場合は端面９又は10の部分で
絶縁層12が薄くなってしまい（段差が激しい為）、ソー
ス電極６＋６′とドレイン電極７＋７′が遮光層11によ
り短絡してしまう危険性が高い欠点がある。しかし第６
図に示すように本発明の構造では端面9,10が階段上にな
っている構造のため（すなわちチャネルサイズＬの長さ
方向に対して２層が１層目より後退している。）、前述
したような問題が生じにくいのである。
又、前記したように多層にすることによってトータル
膜厚が厚くならないかということについてはトータルの
配線抵抗が設計値になるようにすれば良いので、その時
に必要とされる膜厚にすれば良いことになり、多層配線
にしたからといってそれに否定して膜厚の増加をきたす
というようなことはない。
膜厚が厚くならないかということについてはトータルの
配線抵抗が設計値になるようにすれば良いので、その時
に必要とされる膜厚にすれば良いことになり、多層配線
にしたからといってそれに否定して膜厚の増加をきたす
というようなことはない。
尚ソースライン６″についても前記した本発明の２層
構造をとることは同様の理由で有効である。
構造をとることは同様の理由で有効である。
以上の説明は逆スタガー構造TFTについての説明であ
るが、本発明の方法は逆スタガー構造に限定されるわけ
ではない。例えば第４図に示すようなコプレーナ構造を
有するTFTの場合に、ソース電極６＋６′とドレイン電
極７＋７′を２層構造化し、第６図に示した端面9,10の
ように２層目の電極と１層目の電極を階段上の構造にし
た場合には、ゲート電極24を介して構成されるゲート電
極２との間の絶縁状態を、前記第６図に示したような理
由で確実なものにし、ゲート電極２とソース電極６＋
６′又はドレイン電極７＋７′との間の電気的な短絡を
防止し欠陥の発生の防止に有効であることは明白であ
る。
るが、本発明の方法は逆スタガー構造に限定されるわけ
ではない。例えば第４図に示すようなコプレーナ構造を
有するTFTの場合に、ソース電極６＋６′とドレイン電
極７＋７′を２層構造化し、第６図に示した端面9,10の
ように２層目の電極と１層目の電極を階段上の構造にし
た場合には、ゲート電極24を介して構成されるゲート電
極２との間の絶縁状態を、前記第６図に示したような理
由で確実なものにし、ゲート電極２とソース電極６＋
６′又はドレイン電極７＋７′との間の電気的な短絡を
防止し欠陥の発生の防止に有効であることは明白であ
る。
本発明の個々のTFTの構造は以上に述べた通りである
が、平面ディスプレイとしては絶縁基板上に行列状に液
晶等の表示画素電極を配し、かかる電極の交差点近傍に
前記TFTを配してこれによりスタティック駆動に近い液
晶駆動を行う（いわゆるアクティブマトリックス方
式。）。
が、平面ディスプレイとしては絶縁基板上に行列状に液
晶等の表示画素電極を配し、かかる電極の交差点近傍に
前記TFTを配してこれによりスタティック駆動に近い液
晶駆動を行う（いわゆるアクティブマトリックス方
式。）。
［作用］ 本発明のTFTのソース電極とドレイン電極の２層構造
において、かかる１層目の電極のパターンサイズが２層
目の電極より大きいので、複数回のフォトリソグラフィ
ーの製造工程を経ても、パターンのずれによってTFTの
チャネルサイズ等への影響を与えず、前記２層構造のた
めパターンの断線等の欠陥が生じにくい。又前記構造の
為１層目と２層目の端面が階段上になっているため、か
かる端面を絶縁層で覆っても該絶縁層が急激な段差がな
いため薄くなることがなく、短絡の原因を生じにくい。
において、かかる１層目の電極のパターンサイズが２層
目の電極より大きいので、複数回のフォトリソグラフィ
ーの製造工程を経ても、パターンのずれによってTFTの
チャネルサイズ等への影響を与えず、前記２層構造のた
めパターンの断線等の欠陥が生じにくい。又前記構造の
為１層目と２層目の端面が階段上になっているため、か
かる端面を絶縁層で覆っても該絶縁層が急激な段差がな
いため薄くなることがなく、短絡の原因を生じにくい。
［実施例］ 第１図の構造に第６図のように遮光層11を付加した形
状を有するトランジスタ１万個を有するガラス基板10枚
を作成し、従来の構造を有するトランジスタと電気的特
性、欠陥の発生状態の比較を行なった。該ガラス基板上
にCrを1000Å蒸着し、パターニングしてゲート電極とゲ
ートラインを兼ねる構造のパターンを形成した。つぎに
プラズマCVD法によってゲート絶縁膜としてのSiON膜、
半導体層としてもａ−Si層、及び接合特性改善のための
コンタクト形成層であるn+a−Si層を３層連続的に堆積
した。この時の各層の膜厚はそれぞれ2500Å,1500Å,10
00Åである。この後n+a−Si層及びａ−Si層を島状にパ
ターニングして半導体層を形成した。次いで１層目のソ
ース電極及び１層目のドレイン電極をCrを使用して膜厚
1000Åにして蒸着し、さらに続けて２層目のソース電極
及び２層目のドレイン電極をAlを使用して膜厚3000Åに
して蒸着した。続いて２度目の電極、１層目の電極を続
けてパターニングした。
状を有するトランジスタ１万個を有するガラス基板10枚
を作成し、従来の構造を有するトランジスタと電気的特
性、欠陥の発生状態の比較を行なった。該ガラス基板上
にCrを1000Å蒸着し、パターニングしてゲート電極とゲ
ートラインを兼ねる構造のパターンを形成した。つぎに
プラズマCVD法によってゲート絶縁膜としてのSiON膜、
半導体層としてもａ−Si層、及び接合特性改善のための
コンタクト形成層であるn+a−Si層を３層連続的に堆積
した。この時の各層の膜厚はそれぞれ2500Å,1500Å,10
00Åである。この後n+a−Si層及びａ−Si層を島状にパ
ターニングして半導体層を形成した。次いで１層目のソ
ース電極及び１層目のドレイン電極をCrを使用して膜厚
1000Åにして蒸着し、さらに続けて２層目のソース電極
及び２層目のドレイン電極をAlを使用して膜厚3000Åに
して蒸着した。続いて２度目の電極、１層目の電極を続
けてパターニングした。
前記本発明の構造の如くかかる１層目の電極のパター
ンは２層目の電極のパターンより大きくした。以上のプ
ロセスでTFTは完成しているが、本発明の方法による構
造の有意性を確認する意味で該TFTのソース電極、半導
体層、ドレイン電極の上側に第６図に示す如くプラズマ
CVD法によって絶縁膜としてSiON膜4000Åを形成し、更
にその上側に材質Alの遮光層を蒸着により形成した。
ンは２層目の電極のパターンより大きくした。以上のプ
ロセスでTFTは完成しているが、本発明の方法による構
造の有意性を確認する意味で該TFTのソース電極、半導
体層、ドレイン電極の上側に第６図に示す如くプラズマ
CVD法によって絶縁膜としてSiON膜4000Åを形成し、更
にその上側に材質Alの遮光層を蒸着により形成した。
一方本発明の構造との比較を行うために前記したTFT
において１層目のソース電極と２層目のソース電極のパ
ターンが同じ寸法であり、１層目のドレイン電極と２層
目のドレイン電極のパターンの寸法が同じ寸法である構
造であり、材質、膜厚等の他のすべての条件が同一のTF
T（すなわち従来のタイプのもの）を１万個有するガラ
ス基板を10枚作った。そしてその欠陥の発生状態の比較
を行なった。
において１層目のソース電極と２層目のソース電極のパ
ターンが同じ寸法であり、１層目のドレイン電極と２層
目のドレイン電極のパターンの寸法が同じ寸法である構
造であり、材質、膜厚等の他のすべての条件が同一のTF
T（すなわち従来のタイプのもの）を１万個有するガラ
ス基板を10枚作った。そしてその欠陥の発生状態の比較
を行なった。
まず欠陥について比較すると、本発明の10枚のガラス
基板についてはソース電極ドレイン電極、と遮光層との
間の短絡は半導体１万個のTFTの中で１点も見られなか
ったのに対して、従来法による10枚のガラス基板におい
ては、各基板１万個のTFTの中で２〜３点の短絡点が見
られた。また同時にトランジスタ特性の比較も行なった
が、基本的な静特性にはほとんど差がみられず、さらに
本発明による基板においては個々のトランジスタ特性の
バラツキの差の面内分布が小さくなる傾向の見られた基
板もあり、本発明の方法がトランジスタ特性に影響を与
えることなく欠陥発生を防止できることを確認できた。
基板についてはソース電極ドレイン電極、と遮光層との
間の短絡は半導体１万個のTFTの中で１点も見られなか
ったのに対して、従来法による10枚のガラス基板におい
ては、各基板１万個のTFTの中で２〜３点の短絡点が見
られた。また同時にトランジスタ特性の比較も行なった
が、基本的な静特性にはほとんど差がみられず、さらに
本発明による基板においては個々のトランジスタ特性の
バラツキの差の面内分布が小さくなる傾向の見られた基
板もあり、本発明の方法がトランジスタ特性に影響を与
えることなく欠陥発生を防止できることを確認できた。
［発明の効果］ 以上述べてきたように本発明の構造によれば、従来の
方法では欠陥を発生させていた構造的な欠陥をトランジ
スタ特性を変えることなく除去することを可能にするも
のである。本発明の方法においては、製造プロセス中で
のフォトリソグラフィーの工程数は増加することになる
が、断線もしくは遮光層−ソース電極、ソースライン間
相互の短絡による線欠陥が発生した場合にはその基板は
不良品となることから、この発明の寄与は大きく薄膜ト
ランジスタ基板の製造コストを低減するのに多大の寄与
をするものであると考えられる。
方法では欠陥を発生させていた構造的な欠陥をトランジ
スタ特性を変えることなく除去することを可能にするも
のである。本発明の方法においては、製造プロセス中で
のフォトリソグラフィーの工程数は増加することになる
が、断線もしくは遮光層−ソース電極、ソースライン間
相互の短絡による線欠陥が発生した場合にはその基板は
不良品となることから、この発明の寄与は大きく薄膜ト
ランジスタ基板の製造コストを低減するのに多大の寄与
をするものであると考えられる。
本発明によるTFT構造をとることで、従来から用いら
れてきた単純マトリックス型液晶表示素子に比べアクテ
ィブマトリックス型液晶表示素子の製造コストが高いと
いう問題点を解決でき、アクティブマトリックス型液晶
表示素子の実用化に大きく貢献するものである。
れてきた単純マトリックス型液晶表示素子に比べアクテ
ィブマトリックス型液晶表示素子の製造コストが高いと
いう問題点を解決でき、アクティブマトリックス型液晶
表示素子の実用化に大きく貢献するものである。
第１図は本発明の基本的構成を示す図であり、第１図の
（ａ）はその平面図であり、第１図の（ｂ）はそのAA′
面の断面図である。第２図は従来の逆スタガー構造を有
するTFTの断面図であり、第３図は第２図に示すTFTの電
極を２層構造にした断面図であり、第４図は本発明の構
造を有するコプレーナ型のTFTの断面図、第５図は従来
の２層電極を有するTFTの半導体層上に絶縁層を形成し
た断面図であり、第６図は本発明の構造を有するTFTの
半導体層に絶縁層を形成した断面図である。 1:絶縁基板 2:ゲート電極 3:層間絶縁膜兼ゲート絶縁膜 4:半導体層 5:コンタクト形成層 ６′,26′:1層目のソース電極 6,26:2層目のソース電極 ６″：ソースライン ７′,27′:1層目のドレイン電極 7,27:2層目のドレイン電極 8:画素電極 9,10:端面 11:遮光層 12:絶縁層 L:チャネルサイズ
（ａ）はその平面図であり、第１図の（ｂ）はそのAA′
面の断面図である。第２図は従来の逆スタガー構造を有
するTFTの断面図であり、第３図は第２図に示すTFTの電
極を２層構造にした断面図であり、第４図は本発明の構
造を有するコプレーナ型のTFTの断面図、第５図は従来
の２層電極を有するTFTの半導体層上に絶縁層を形成し
た断面図であり、第６図は本発明の構造を有するTFTの
半導体層に絶縁層を形成した断面図である。 1:絶縁基板 2:ゲート電極 3:層間絶縁膜兼ゲート絶縁膜 4:半導体層 5:コンタクト形成層 ６′,26′:1層目のソース電極 6,26:2層目のソース電極 ６″：ソースライン ７′,27′:1層目のドレイン電極 7,27:2層目のドレイン電極 8:画素電極 9,10:端面 11:遮光層 12:絶縁層 L:チャネルサイズ
Claims (3)
- 【請求項１】絶縁基板上に複数の画素電極を配し、該画
素電極の近傍に薄膜トランジスタを配してなる薄膜トラ
ンジスタ基板において、ソース電極及びドレイン電極の
一部ないしは全部が２種類以上の導電層から形成されか
つその２種類以上の導電層のうちの連続した２層の上側
の導電層がその下側にある導電層よりも小さいパターン
形状を有し、上側の導電層のパターンと下側の導電層の
パターンとの寸法の差を0.4〜４μｍとし、下側の導電
層に高融点金属もしくは高融点金属シリサイドが用いら
れ、上側の導電層に低抵抗金属が用いられてなることを
特徴とする薄膜トランジスタ基板。 - 【請求項２】上記の複数の電極の近傍にある個々の薄膜
トランジスタのソース電極とドレイン電極を構成する２
種類以上の導電層のうち、上側の導電層のパターンがチ
ャネルの長さ方向に対して下側の導電層のパターンより
も後退した形状を有することを特徴とする特許請求の範
囲第１項記載の薄膜トランジスタ基板。 - 【請求項３】下側の導電層にCr,Mo,Ti,及びＷから選ば
れた材料が用いられ、上側の導電層にCu,Ag,Au,及びAl
から選ばれた材料が用いられてなることを特徴とする特
許請求の範囲第１項または第２項記載の薄膜トランジス
タ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24808787A JP2590938B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24808787A JP2590938B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0191467A JPH0191467A (ja) | 1989-04-11 |
| JP2590938B2 true JP2590938B2 (ja) | 1997-03-19 |
Family
ID=17173014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24808787A Expired - Lifetime JP2590938B2 (ja) | 1987-10-02 | 1987-10-02 | 薄膜トランジスタ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590938B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101486180B1 (ko) * | 2011-02-07 | 2015-01-23 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647100B2 (ja) * | 1987-11-10 | 1997-08-27 | 株式会社東芝 | 薄膜トランジスタ |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| JPH0283941A (ja) * | 1988-09-21 | 1990-03-26 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| US5270567A (en) * | 1989-09-06 | 1993-12-14 | Casio Computer Co., Ltd. | Thin film transistors without capacitances between electrodes thereof |
| JPH0734467B2 (ja) * | 1989-11-16 | 1995-04-12 | 富士ゼロックス株式会社 | イメージセンサ製造方法 |
| JPH04198923A (ja) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | 表示装置の製造方法 |
| KR100301803B1 (ko) * | 1998-06-05 | 2001-09-22 | 김영환 | 박막트랜지스터 및 그의 제조방법 |
| JP2000101091A (ja) * | 1998-09-28 | 2000-04-07 | Sharp Corp | 薄膜トランジスタ |
| WO2006006369A1 (ja) * | 2004-07-12 | 2006-01-19 | Pioneer Corporation | 半導体装置 |
| JP2009049058A (ja) * | 2007-08-14 | 2009-03-05 | Hitachi Displays Ltd | 半導体装置および表示装置 |
| JP4905412B2 (ja) * | 2008-05-23 | 2012-03-28 | パナソニック株式会社 | 食器洗い機 |
| JP4930456B2 (ja) * | 2008-05-23 | 2012-05-16 | パナソニック株式会社 | 食器洗い機 |
| JP4911117B2 (ja) * | 2008-05-23 | 2012-04-04 | パナソニック株式会社 | 食器洗い機 |
| JP5616038B2 (ja) | 2008-07-31 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2010056541A (ja) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574156A (en) * | 1980-06-10 | 1982-01-09 | Nec Corp | Semiconductor device |
| JPS61183971A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ |
-
1987
- 1987-10-02 JP JP24808787A patent/JP2590938B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101486180B1 (ko) * | 2011-02-07 | 2015-01-23 | 샤프 가부시키가이샤 | 액티브 매트릭스 기판의 제조 방법, 표시 패널 및 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0191467A (ja) | 1989-04-11 |
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