JPH04198923A - 表示装置の製造方法 - Google Patents
表示装置の製造方法Info
- Publication number
- JPH04198923A JPH04198923A JP2335372A JP33537290A JPH04198923A JP H04198923 A JPH04198923 A JP H04198923A JP 2335372 A JP2335372 A JP 2335372A JP 33537290 A JP33537290 A JP 33537290A JP H04198923 A JPH04198923 A JP H04198923A
- Authority
- JP
- Japan
- Prior art keywords
- layers
- etched
- source electrode
- metal
- upper layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 32
- 150000002739 metals Chemical class 0.000 claims abstract description 6
- 230000035699 permeability Effects 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 10
- 239000012769 display material Substances 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000001681 protective effect Effects 0.000 abstract description 10
- 238000005530 etching Methods 0.000 abstract description 9
- 230000007261 regionalization Effects 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 230000006872 improvement Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶等を用いた表示装置の製造方法におい
て、工程の簡略化とそれに伴う低コスト化、及び構造改
良による信頼性の向上に関するものである。
て、工程の簡略化とそれに伴う低コスト化、及び構造改
良による信頼性の向上に関するものである。
液晶表示装置は、通常２枚の対向基板の間に液晶等の表
示材料が挾持さｎ、この表示材料に電圧を印加する方法
で構成される。この際少くとも一方の基板にマトリクス
状に配置した画素電極を設け、こ口らの画素を選択的に
動作させるために、各画素毎に薄膜トランジスタ（ＴＰ
Ｔ）等の非線型特性を有する素子を設けている。
示材料が挾持さｎ、この表示材料に電圧を印加する方法
で構成される。この際少くとも一方の基板にマトリクス
状に配置した画素電極を設け、こ口らの画素を選択的に
動作させるために、各画素毎に薄膜トランジスタ（ＴＰ
Ｔ）等の非線型特性を有する素子を設けている。
従来この種の装置としては第４図及び第５図に示すもの
があった。第４図は従来の表示装置に用いられるＴＦＴ
アレイ基板の要部を示す平面図、第５図は第４図のＢ−
Ｂ線断面図である。第４図及び第５図において、（１）
は透明絶縁基板、（２）は画素電極、（３ハまゲート電
極・配線、（４）はゲート絶縁膜、（５）１．；Ｈｉ−
ａ−５ｉ、（６）ｔ、ｔ ｎ−ａ−５ｉ 、（７）はソ
ース電極・配線、（７ａ） 、 （７ｂ）は夫々２層の
金属からなるソース電極・配線の下層及び上層の金属、
（８ンはドレイン電極、（ｓａ） 、 （ｓｂ）は夫々
、２層の金属からなるドレイン電極の下層及び上層の金
属、（９）は保護膜である。
があった。第４図は従来の表示装置に用いられるＴＦＴ
アレイ基板の要部を示す平面図、第５図は第４図のＢ−
Ｂ線断面図である。第４図及び第５図において、（１）
は透明絶縁基板、（２）は画素電極、（３ハまゲート電
極・配線、（４）はゲート絶縁膜、（５）１．；Ｈｉ−
ａ−５ｉ、（６）ｔ、ｔ ｎ−ａ−５ｉ 、（７）はソ
ース電極・配線、（７ａ） 、 （７ｂ）は夫々２層の
金属からなるソース電極・配線の下層及び上層の金属、
（８ンはドレイン電極、（ｓａ） 、 （ｓｂ）は夫々
、２層の金属からなるドレイン電極の下層及び上層の金
属、（９）は保護膜である。
従来の表示装置のＴＦＴアレイにおいて、ソース電極・
配線（７）及びドレイン電極（８）は下層（７ａ） 。
配線（７）及びドレイン電極（８）は下層（７ａ） 。
（８ａ）にＣｒ、Ｔｉ等のバリアメタルと上Ｍ （７ｂ
） 、 （８１））ニＡ１等の低抵抗な金属を用いた２
層で形成さ口ていた。この場合、１回のレジストパター
ン形成の後、２層の金属を連続的にエツチングしていた
ので、断面形状が第５−に示す様なひさし形状となり、
その後に形成する保護膜（９）等のカバーレージ不良を
引き起こし歩留を低下させていた。またこれをなくすた
め従来ソース電極・配線（７）及びドレイン電極（８）
の２層の金属を２回の別々のレジストパターン形成エツ
チング工程によって形成していたが工程が増すことにＪ
るコストアップ及び歩留の低下は無視できなかった。
） 、 （８１））ニＡ１等の低抵抗な金属を用いた２
層で形成さ口ていた。この場合、１回のレジストパター
ン形成の後、２層の金属を連続的にエツチングしていた
ので、断面形状が第５−に示す様なひさし形状となり、
その後に形成する保護膜（９）等のカバーレージ不良を
引き起こし歩留を低下させていた。またこれをなくすた
め従来ソース電極・配線（７）及びドレイン電極（８）
の２層の金属を２回の別々のレジストパターン形成エツ
チング工程によって形成していたが工程が増すことにＪ
るコストアップ及び歩留の低下は無視できなかった。
本発明は上記の様な問題を解決するためになされたもの
で、工程をあまり増やすことなく、ソース電極・配線及
びドレイン電極の断面形状を改善し、その後に形成する
保護膜のカバーレージを改善することを目的としている
。
で、工程をあまり増やすことなく、ソース電極・配線及
びドレイン電極の断面形状を改善し、その後に形成する
保護膜のカバーレージを改善することを目的としている
。
この発明に係る表示装置の製造方法は、ソース電極・配
線及びドレイン電極を上下２層の異なる金属膜を用いて
１回のレジストパターン形成にて上記上下層の金属を続
けてエツチングし、さらに浸透性の良いエッチャントで
上記上層の金＾のみをエツチングすることにより、その
エッヂ形状を上記上層より下層が突出した階段状の構造
とするものである。
線及びドレイン電極を上下２層の異なる金属膜を用いて
１回のレジストパターン形成にて上記上下層の金属を続
けてエツチングし、さらに浸透性の良いエッチャントで
上記上層の金＾のみをエツチングすることにより、その
エッヂ形状を上記上層より下層が突出した階段状の構造
とするものである。
この発明においては、１回のレジストパターン形成にて
ソース電極・配線及びドレイン′Ｉ！ｌｔ極の上下層の
金属を続けてエッチャントした後、さらに浸透性の良い
エッチャントで上層の金属のみをエツチングすることに
より、そのエッヂ形状を上層より下層が突出した階段状
にすることができるので、レジストパターンを２回形成
するというような複雑な工程を増やすことなく、保護膜
のカバーレージを改善できる。
ソース電極・配線及びドレイン′Ｉ！ｌｔ極の上下層の
金属を続けてエッチャントした後、さらに浸透性の良い
エッチャントで上層の金属のみをエツチングすることに
より、そのエッヂ形状を上層より下層が突出した階段状
にすることができるので、レジストパターンを２回形成
するというような複雑な工程を増やすことなく、保護膜
のカバーレージを改善できる。
以下にこの発明の一実施例について説明する。
第１図はこの発明の一実施例によって製造されたマトリ
クス型表示装置に使用されるＴＦＴアレイ基板の要部を
示す平面図、第２図は第１図のＡ−Ａ線断曲回、第３図
（ａ） （ｂ）はそｎぞ口製造途中の断面図である。第
１図〜第３図において、第４図及び第５図と同一符号は
同一、又は相当部分を示している。又、αＱはレジスト
である。
クス型表示装置に使用されるＴＦＴアレイ基板の要部を
示す平面図、第２図は第１図のＡ−Ａ線断曲回、第３図
（ａ） （ｂ）はそｎぞ口製造途中の断面図である。第
１図〜第３図において、第４図及び第５図と同一符号は
同一、又は相当部分を示している。又、αＱはレジスト
である。
まず洗浄さｔたガラス等の透明絶縁性基板（１）上にＩ
Ｔ Ｏ（Ｉｕｄｕｍ Ｔｉｕ ０ｘｉｄｅ ）等の透
明導電膜をＥＢ蒸着法等で推徴する。これをフォトエツ
チング法等でパターニングし、画素電極（２）等を形成
する。次にスパッタ法等でＣｒ又はＭＯ等の高融点金属
を堆積し、こ口をフォトエツチング法等でパターニング
してゲート電極（３）等を形成する。次にゲート絶縁膜
となる５ｉ０２やＳｉＮ等、半導体層となる１−ａ−５
ｉ、そしてソース・ドレイン電極とのオーシックコンタ
クトをとるためのｎ−ａ−５ｉをプラズマＣＶＤ（プラ
ズマ化学的気相成長）法等で連続的に成膜する。そして
ｎ−＠−３ｉ及び１−ａ−３ｉをフォトエツチング法等
でパターン加工し、続いてゲート絶縁膜をパターン加工
する。次にソース電極・配線（７）及びドレイン電極（
８）となるＣｒあるいはＴｉ等の金属に続いてん等の低
抵抗金属の２層を連続的にスパッタ法等で成膜し、１回
のレジストパターン形成後、２層の金属膜を連続的にエ
ツチングする。その直後の断面形状ば第３図（ａ）に示
す様に、ソースドレイン電極の上層（７ｂ） 、 （８
ｂ）の金属端が下層の金属端の外側にはみ出す、いわゆ
る”ひさし”形状になっている。ここでＢＨＦ（バッフ
アート・フッ酸）等のＡｌのみをエッチオフし、Ｃｒ（
ｏｒＭｏ）をエッチオフしない溶液中での処理（例えば
、１ｏ：ｘのＢＨＦ溶液テ１０〜６０！１ｅｃ）処理）
を行うことにより、Ｎのひさし部分がと０第３図（ｂ）
に示す様なソース・ドレイン電極の上層（ｙｂ） 、
（ｓｂ）がへこんだ階段状の断面形状を得ることができ
る。この後レジスト曲を除去し、ソース・ドレイン分離
を行ってＳｉＮ等で保護膜（９）を形成する。
Ｔ Ｏ（Ｉｕｄｕｍ Ｔｉｕ ０ｘｉｄｅ ）等の透
明導電膜をＥＢ蒸着法等で推徴する。これをフォトエツ
チング法等でパターニングし、画素電極（２）等を形成
する。次にスパッタ法等でＣｒ又はＭＯ等の高融点金属
を堆積し、こ口をフォトエツチング法等でパターニング
してゲート電極（３）等を形成する。次にゲート絶縁膜
となる５ｉ０２やＳｉＮ等、半導体層となる１−ａ−５
ｉ、そしてソース・ドレイン電極とのオーシックコンタ
クトをとるためのｎ−ａ−５ｉをプラズマＣＶＤ（プラ
ズマ化学的気相成長）法等で連続的に成膜する。そして
ｎ−＠−３ｉ及び１−ａ−３ｉをフォトエツチング法等
でパターン加工し、続いてゲート絶縁膜をパターン加工
する。次にソース電極・配線（７）及びドレイン電極（
８）となるＣｒあるいはＴｉ等の金属に続いてん等の低
抵抗金属の２層を連続的にスパッタ法等で成膜し、１回
のレジストパターン形成後、２層の金属膜を連続的にエ
ツチングする。その直後の断面形状ば第３図（ａ）に示
す様に、ソースドレイン電極の上層（７ｂ） 、 （８
ｂ）の金属端が下層の金属端の外側にはみ出す、いわゆ
る”ひさし”形状になっている。ここでＢＨＦ（バッフ
アート・フッ酸）等のＡｌのみをエッチオフし、Ｃｒ（
ｏｒＭｏ）をエッチオフしない溶液中での処理（例えば
、１ｏ：ｘのＢＨＦ溶液テ１０〜６０！１ｅｃ）処理）
を行うことにより、Ｎのひさし部分がと０第３図（ｂ）
に示す様なソース・ドレイン電極の上層（ｙｂ） 、
（ｓｂ）がへこんだ階段状の断面形状を得ることができ
る。この後レジスト曲を除去し、ソース・ドレイン分離
を行ってＳｉＮ等で保護膜（９）を形成する。
以上の様にして、ＴＦＴアレイが構成Ｔる。この’Ｉ’
Ｆ Ｔアレイ基板に対向して、透明電極及びカラーフ
ィルタ等を設けた対向電極基板を設け、この両者の基板
の同に液晶等の表示材料を挾持して、本発明の一実施例
による液晶平面デイスプレィが構成される。
Ｆ Ｔアレイ基板に対向して、透明電極及びカラーフ
ィルタ等を設けた対向電極基板を設け、この両者の基板
の同に液晶等の表示材料を挾持して、本発明の一実施例
による液晶平面デイスプレィが構成される。
上記の様にしてＴＦＴアレイを形成した場合、ソース電
極・配線（７）及びドレイン電極（８）のエツチング後
のＢ）ｉＦ等による処理によってソース・ドレイン電極
の断面形状を階段状にすることができるので、その後に
形成する保護膜（９）のカバーレージが良好となり、表
示上（駆動上の）信頼性が増す。又こ口までこの様な階
段状の形状を得るために、レジストパターン形成（写真
製版）工程を２回行っていたが、本発明ではこ口を１回
で行うことができ、工程の短縮に伴うコスト低減及び歩
留の向上が期待できる。
極・配線（７）及びドレイン電極（８）のエツチング後
のＢ）ｉＦ等による処理によってソース・ドレイン電極
の断面形状を階段状にすることができるので、その後に
形成する保護膜（９）のカバーレージが良好となり、表
示上（駆動上の）信頼性が増す。又こ口までこの様な階
段状の形状を得るために、レジストパターン形成（写真
製版）工程を２回行っていたが、本発明ではこ口を１回
で行うことができ、工程の短縮に伴うコスト低減及び歩
留の向上が期待できる。
以上のように、この発明によ口ば、ソース電極・配線及
びドレイン電極を上下２層の異なる金属膜を用いて１回
のレジストパターン形状にて上記上下層の金属を続けて
エツチングし、さらに浸透性の良いエッチャントで上記
上層の金属のみをエツチングすることにより、そのエッ
ヂ形状を上記上層より下層が突出した階段状の構造とし
たので、レジストパターンを２回形成するというような
複雑な工程を増やすことなく、ソース電極・配線及びド
レイン電極の断面形状を改善し、その後に形成する保護
膜のカバーレージを改善することができる。
びドレイン電極を上下２層の異なる金属膜を用いて１回
のレジストパターン形状にて上記上下層の金属を続けて
エツチングし、さらに浸透性の良いエッチャントで上記
上層の金属のみをエツチングすることにより、そのエッ
ヂ形状を上記上層より下層が突出した階段状の構造とし
たので、レジストパターンを２回形成するというような
複雑な工程を増やすことなく、ソース電極・配線及びド
レイン電極の断面形状を改善し、その後に形成する保護
膜のカバーレージを改善することができる。
第１図はこの発明の一実施例により形成されたＴＦＴア
レイ基板の要部を示す平面区、第２囚は第１図（７）Ａ
−Ａ線断面図、第３ ｒＡ（ａ） （ｂ） ｔｘ、そｒ
ぞｎこの発明の製造途中の断１図、第４図を工従来法に
よるＴＦＴアレイ基板の要部を示す平面図、第５図は第
４囚のＢ−Ｂ線断面図である。 区において、（１）は透明絶縁基板、（２）は画素ｗ１
極、（３）はゲート電極・配線、（４ンはゲート絶縁膜
、（５）は１−ａ−５ｉ、＜６） １．ｔ ｎ−ａ−５
ｉ 、（７）ｌ、？’／−ス電ｉ−配線、（７ａ） 、
（７ｂ）は夫々２層の金属からなるソース電極・配線
の下層及び上層の金属、（８）はドレイン電極、（８ａ
）、 （８ｂ）は夫々２層の金属からなるドレイン電極
の下層及び上層の金属、（９）は保護膜、α旧ニレジス
トである。 尚、図中、同一符号は同一、又は相当部分を示す。
レイ基板の要部を示す平面区、第２囚は第１図（７）Ａ
−Ａ線断面図、第３ ｒＡ（ａ） （ｂ） ｔｘ、そｒ
ぞｎこの発明の製造途中の断１図、第４図を工従来法に
よるＴＦＴアレイ基板の要部を示す平面図、第５図は第
４囚のＢ−Ｂ線断面図である。 区において、（１）は透明絶縁基板、（２）は画素ｗ１
極、（３）はゲート電極・配線、（４ンはゲート絶縁膜
、（５）は１−ａ−５ｉ、＜６） １．ｔ ｎ−ａ−５
ｉ 、（７）ｌ、？’／−ス電ｉ−配線、（７ａ） 、
（７ｂ）は夫々２層の金属からなるソース電極・配線
の下層及び上層の金属、（８）はドレイン電極、（８ａ
）、 （８ｂ）は夫々２層の金属からなるドレイン電極
の下層及び上層の金属、（９）は保護膜、α旧ニレジス
トである。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 透明絶縁基板上に変設された複数のゲート電極線、これ
らのゲート電極線に交差する複数のソース電極線、上記
ゲート及びソース電極線の交差部に設けられゲートが上
記ゲート電極線にソースが上記ソース電極線にそれぞれ
接続された薄膜トランジスタ、並びにこの薄膜トランジ
スタのドレインに接続された画素電極を有するＴＦＴア
レイ基板と、このＴＦＴアレイ基板に対向し、かつカラ
ーフィルタや透明導電膜を有する対向電極基板と、この
対向電極基板と上記ＴＦＴアレイ基板の間に挾持される
表示材料とを備える表示装置において、上記ソース電極
・配線及びドレイン電極を、上下２層の異なる金属膜を
用いて１回のレジストパターン形成にて上記上下層の金
属を続けてエッチングし、さらに浸透性の良いエッチャ
ントで上記上層の金属のみをエッチングすることにより
、そのエッジ形状を上記上層より下層が突出した階段状
の構造とすることを特徴とする表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335372A JPH04198923A (ja) | 1990-11-28 | 1990-11-28 | 表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335372A JPH04198923A (ja) | 1990-11-28 | 1990-11-28 | 表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04198923A true JPH04198923A (ja) | 1992-07-20 |
Family
ID=18287802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335372A Pending JPH04198923A (ja) | 1990-11-28 | 1990-11-28 | 表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04198923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354812A (ja) * | 1998-06-05 | 1999-12-24 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP4630420B2 (ja) * | 2000-05-23 | 2011-02-09 | ティーピーオー ホンコン ホールディング リミテッド | パターン形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191467A (ja) * | 1987-10-02 | 1989-04-11 | Asahi Glass Co Ltd | 薄膜トランジスタ基板 |
| JPH02191343A (ja) * | 1988-10-05 | 1990-07-27 | Nec Corp | 化合物半導体装置及びその製造方法 |
-
1990
- 1990-11-28 JP JP2335372A patent/JPH04198923A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191467A (ja) * | 1987-10-02 | 1989-04-11 | Asahi Glass Co Ltd | 薄膜トランジスタ基板 |
| JPH02191343A (ja) * | 1988-10-05 | 1990-07-27 | Nec Corp | 化合物半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354812A (ja) * | 1998-06-05 | 1999-12-24 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP4630420B2 (ja) * | 2000-05-23 | 2011-02-09 | ティーピーオー ホンコン ホールディング リミテッド | パターン形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US6562645B2 (en) | Method of fabricating fringe field switching mode liquid crystal display | |
| JPH09265113A (ja) | アクティブマトリクス型液晶表示装置およびその製造方 法 | |
| JPH0553147A (ja) | 液晶表示装置およびその製造方法 | |
| JP5741992B2 (ja) | Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法 | |
| US5995174A (en) | Liquid crystal display apparatus with source/drain electrodes and pixel electrode formed by the same material | |
| JP2001221992A (ja) | フリンジフィールド駆動液晶表示装置の製造方法 | |
| JP3084981B2 (ja) | 液晶表示装置及びその製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JPH03249735A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04198923A (ja) | 表示装置の製造方法 | |
| JPS62286271A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JPS60261174A (ja) | マトリツクスアレ− | |
| JPH02184824A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPS58125087A (ja) | マトリツクス型液晶表示装置 | |
| JPH0568708B2 (ja) | ||
| JPH01185521A (ja) | 表示装置用基板 | |
| JP2001264802A (ja) | マトリクスアレイ基板 | |
| JP2002314088A (ja) | 薄膜トランジスタアレイ基板の製造方法及び当該方法により製造された薄膜トランジスタアレイ基板を用いた液晶表示装置 | |
| KR20020028014A (ko) | 박막 트랜지스터 액정표시장치의 제조방법 | |
| JPS6139579A (ja) | 薄膜トランジスタマトリックスアレイの製造方法 | |
| JPH04106938A (ja) | 薄膜電界効果型トランジスタ | |
| JPH01227127A (ja) | 薄膜トランジスタアレイ | |
| JPH02273935A (ja) | 薄膜トランジスタの製造方法 |