JPH03249735A

JPH03249735A - 薄膜トランジスタの製造方法

Info

Publication number: JPH03249735A
Application number: JP2047939A
Authority: JP
Inventors: Kazuhiro Imao; 和博今尾
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野アクティブマトリクス型表示装置の能動素子として好適
な薄膜トランジスタ（以下ＴＰＴと略称する）の製造方
法に関する。

（ロ）従来の技術現在、表示デバイスとして、薄型軽量、低消費電力の利
点を生かしたアクティブマトリクス型液晶表示装置の開
発が盛んに行われている。

このようなアクティブマトリクス型液晶表示装置は、一
般的には、ガラス基板上にＴＰＴからなる能動素子を画
素単位の表示電極毎に結合して、多数個マトリクス状に
配置したアクティブマトリクス基板とこれに対向する共
通電極基板との間に液晶を充填したフラットパネルデイ
スプレーである。

現在、実用化されているアクティブマトリクス型液晶表
示装置のＴＰＴは、その半導体素材として非晶質シリコ
ン（以下、ａ−３ｉ）や多結晶シリコンを用いたものが
一般的であるが、その製造には、薄膜の堆積及びパター
ユング工程を多数回繰り返す事が必要であるので、製造
歩留まり改善のためにその製造工程の簡略化が望まれて
いる。

第５図にアクティブマトリクス型液晶表示装置に用いら
れる従来のＴＰＴの断面図を示し、これに基づきＴＰＴ
の従来の製造方法を概説する。

まず、第１工程にて、ガラス基板１上に蒸着、スパッタ
等でゲート電極２０としてＣｒやＴａ等を形成する。次
に第２の工程にてＰ−ＣＶＤ法等でゲート絶縁膜４、半
導体膜５、オーミック用半導体膜６として、例えばＳｉ
Ｎｘ、ａ−５ｉ、ｎ”ａ−５ｉ膜を順次形成する。さら
に、第３工程にて蒸着、スパッタ等でソース電極８０並
びにドレイン電極９０としてＡ１’；’Ｃｒ膜を形成す
る。その後、第４工程ではスパッタ等で透明電極８とし
てＩＴＯ膜等を形成する。

このような従来工程に要するフォトリソ工程を考えると
、およそ第１工程で１回、第２工程で２回、第３及び第
４工程でそれぞれ１回と最低でも５回のフォトリソ工程
が必要となる。通常、ここまでのプロセスを基本プロセ
スと称す。

又、通常、液晶駆動の安定化等のため、上記透明電極８
下に補助容量を形成したり、又、エッチストッパーとし
て半導体膜５直上にパッシベーション（保ｆｆ１）膜を
形成したりする事が多く、これらを加えると、７〜８回
程度のフォトリソ工程を繰り返し、ＴＰＴが製造される
ことになる。

この様に多くのフォトリソ工程から成るＴＰＴの製造に
於ては、歩留まり向上の面、ひいては製造コスト低減の
面から見た場合、７オトリソエ程の削減が今後の課題で
ある。

（ハ）発明が解決しようとする課題上述の様に、実用化レベルに達して来たアクティブマト
リクス型ＬＣＤパネルに用いられるようなＴＰＴの製造
については特性・信頼性を損ねる事なく、コストを低減
する事が要求されている。

現在、研究レベルでは基本プロセスのフォトリソ工程数
を２〜３回で行う試行錯誤が綴り返されているが、現特
性を維持した実用化レベルでは、最低５回は必要である
。

従って、本発明では大幅な基本プロセスの削減が可能な
ＴＰＴの製造方法を提供する。

（ニ）課題を解決するための手段本発明のＴＰＴの製造方法は、絶縁性基板の一主面上に
ゲート金属配線とドレイン金属配線の一部を同時に形成
する工程、その後ゲート絶縁膜、半導体膜、不純物半導
体膜を順次積層形成する工程、上記ドレイン金属配線上
のゲート絶縁膜にコンタクトホールを設け、該ホール内
にコンタクト用金属をリフトオフ法により形成する工程
、その後、透明導電膜にて上記表示電極、及びドレイン
電極を形成すると共に上記コンタクト用金属に結合され
るドレイン金属配線のブリッジを形成する工程を備えた
ものである。

（ホ）作　用本発明によれば、通常、ゲート配線とドレイン配線はマ
トリクス状に配置されるため、絶縁膜を介して形成され
る。よって交差部分のみ絶縁膜形成後に形成し、その他
はゲート配線形成と同時に行えば良い。交差部の配線に
は、まずドレイン補助配線上に後工程で形成される透明
導電膜（表示電極兼用）の段切れ防止のためコンタクト
用金属を形成する。その際、絶縁膜のコンタクトホール
層成に用いられるレジストによるリフトオフ法を用いる
ので、新たなマスクは必要としない。その後、透明導電
膜で前記交差部分、並びにソース電極及びドレイン電極
部分、さらに表示電極部分を形成できる。

（へ）実施例第１図に本発明のＴＰＴをアクティブマトリクス型液晶
表示装置に採用した場合の１画素単位の一実施例の平面
図を示し、第２図に第１図のＡ−Ａ′線（ＴＦＴ部）の
断面図、並びに第３図に第１図のＢ−Ｂ’線（配線交差
部）の断面図を示す。

これらの図において、１は絶縁基板、２はゲート電極２
〇一体型のゲート配線、３はドレイン配線、４はゲート
絶縁膜、５は　ａ−５ｉ膜、６はｎ”ａ−５ｉ膜、７は
コンタクト用金属、８はソース電極８〇一体型の表示電
極、９はドレイン電極９０一体型のドレイン配線ブリッ
ジであり、第２図に示す如く、ゲート電極２０とゲート
絶縁膜４とａ−５ｉ膜５と三領域のｎ”ａ−３ｉ膜６．
６とソース電極８０並びにドレイン電極９０との積層構
造でＴＰＴが構成されている。

一方、ドレイン配線３は、第３図に示す如く、ゲート配
線２と同じ層に形成され、このゲート配線２との交差は
、ゲート絶縁膜４に形成されたコンタクト用金属７．７
とドレイン配線ブリッジ９とによって上記ゲート絶縁膜
４上を迂回して接続され、ドレイン配ｌａ３とゲート配
線２との短絡を回避している。

尚、ドレイン配線として、始めから全てドレイン配線ブ
リッジ９の透明導電膜を使用して、−層状態で配線する
ことも可能であるが、この場合には、ドレイン配線が同
層の表示型１ｉｉ８に近接配置されるために、表示品位
特性の要求から表示電極８の面積の拡大を図ると、両者
の短絡事故の危惧は回避できない。又、ＩＴＯなどの透
明導電膜の導電率が比較的小さいので、配線抵抗の低減
の為には、本実施例のドレイン配線３の様に、配線の殆
どをゲート配線２と同じく高導電率の金属材料で形成す
るのが好ましい。

このような本発明のＴＰＴ構造の特徴とするところは、
上記のソース電極８〇一体型の表示電極８とドレイン配
線ブリッジ９とを同時に透明導電膜で形成した点にある
。

第４図（ａ）〜（ｇ）に上述の構成のＴＰＴを得るため
の本発明の製造工程を示し、以下に本発明製造方法を解
説する。なお、同図の工程断面図は上記第２図のＴＦＴ
部と第３図の配線交差部を併記したものである。

２１工程　ｉ図（ａガラスからなる絶縁基板１上に、Ｃｒ、Ｔａなどを成膜
し、これをバターニング（マスク１）してゲート電極２
０を備えたゲート配＠２、及び画素単位で寸断された状
態のドレイン配線３．３・・・を形成する。

、２工程　口面（ｂＰ−ＣＶＤ法を用いて、５ｉＮｚのゲート絶縁膜４、ａ
−Ｓｉ膜５、ｎ”ａ−５ｉ膜６を積層する。

第３工程　ｉ図（Ｃ上記ａ−３ｉ膜５、ｎ”ａ−５ｉ膜６をバターニング（
マスク２）する。この状態では電極とａ−５ｉ膜５との
オーミックコンタクトの為のｎ４ａ−５ｉ膜６は電極対
応に分離されていない。

４工程　ｉ図　ｄレジスト１０を塗布し、配線交差部のドレイン配線３の
端部位置のレジスト１０に開口を設けるべくバターニン
グ（マスク３）し、続いてこの開口位置のゲート絶縁膜
４にコンタクトホールを形成するべくエツチングする。

尚、このゲート絶縁膜４のエツチングの際に、アクティ
ブマトリクス基板の周辺位置に於てのゲート配線２、及
びドレイン配線３の端子部（図示せず）形成の為のゲー
ト絶縁膜エツチング処理を同時に行う。

５工程　ｆｉ図　ｅ上記第４工程のレジストを残存させた状態で、Ｃｒ、Ｔ
ａ、Ｔｉなどの金属を成膜し、リフトオフ処理によって
コンタクトホール内のみにＣｒ、Ｔａ、Ｔｉなどのコン
タクト用金属７．７を形成する。これによって、ゲート
絶縁膜４上面位置に近い高さまで、コンタクトホール内
にコンタクト用金属７．７が埋設できる。

第６エ程　６図　ｆＩＴＯなどの透明導電膜を成膜し、これをバターニング
（マスク４）することによって、ソース電極８０を備え
た表示電極８とドレイン電極９０を備えたドレイン配線
ブリッジ９とを同時に形成できる。この時、透明導電膜
は比較的薄く（１０００人）成膜されるが、第５工程で
上記コンタクトホール内にコンタクト用金属７．７が埋
設されているので、この金属７．７が無い場合に想定さ
れるドレイン配線ブリッジ９の段切れによる断線事故を
回避できる。

、７エエ　ｉ図ＴＰＴ位置に於て、上述のオーミックコンタクトの為の
ｎ”ａ−５ｉ膜６を画電極８０．９０をマスクとしてエ
ツチング除去し、これを電極対応に分離する。

以上の基本プロセスにより、４枚のマスクの使用したフ
ォトリソ工程でＴＰＴと各配線及び電極を製造できるこ
とになる。

これに対して、第５図のＴＰＴの従来の製造方法では、
絶縁基板１上のゲート電極２のバタ一二ング（マスク１
）、ゲート絶縁膜４、ａ−５ｉ膜５、及びｎ”ａ−５ｉ
膜６を連続積層した後のａ−Ｓｉ膜５とｎ”ａ−３ｉ膜
６とのパターニング（マスク２）、ゲート配線２端子部
（図示せず）形成の為のゲート絶縁膜４のパターニング
（マスクｓ）　、表示を極８のパターニング（マスク４
）、ソース・ドレイン電極用金属膜９のパターニング（
マスク５）の為に最低５回のフォトリソ工程が必要であ
るので、４回の７オトリソエ程ですむ本発明方法の優位
性は大きい。

（ト）発明の効果本発明のＴＰＴの製造方法は、絶縁性基板の−主面上に
ゲート金属配線とドレイン金属配線の一部を同時に形成
する工程、その後ゲート絶縁膜、半導体膜、不純物半導
体膜を順次積層形成する工程、上記ドレイン金属配線上
のゲート絶縁膜にコンタクトホールを設け、該ホール内
にコンタクト用金属をリフトオフ法により形成する工程
、その後、透明導電膜にて上記表示電極、及びドレイン
電極を形成すると共に上記コンタクト用金属に結合され
るドレイン金属配線のブリッジを形成する工程を備えた
ものであるので、４枚のマスク使用の４回の７オトリソ
エ程でＴＦＴを製造でき、工程歩留まりの改善が可能に
なる。

【図面の簡単な説明】

第１図は本発明のＴＰＴの平面図、第２図及び第３図は
本発明のＴＰＴの断面図、第４図（ａ）乃至（ｇ）は本
発明のＴＰＴの製造方法を示すプロセス図、第５図は従
来ＴＰＴの断面図である。１・・・絶縁基板、２・・・ゲート配線、３・・・ドレ
イン配線、４・・・ゲート絶縁膜、５・・・ａ−５ｉ膜
、６・・・ｎ”ａ−５ｉ膜、７・・・コンタクト用金属
、８・・・表示１を極、９・・・ドレイン配線ブリッジ
、２０・・・ゲート電極、８０・・・ソース電極、　９
０・・・トレイン電極。

Claims

【特許請求の範囲】

（１）絶縁性基板の一主面上にゲート金属配線とドレイ
ン金属配線の一部を同時に形成する工程、その後、ゲー
ト絶縁膜、半導体膜、不純物半導体膜を順次積層形成す
る工程、上記ドレイン金属配線上のゲート絶縁膜にコン
タクトホールを設け、該ホール内にコンタクト用金属を
リフトオフ法により形成する工程、その後、透明導電膜
にて上記表示電極、及びドレイン電極を形成すると共に
上記コンタクト用金属に結合されるドレイン金属配線の
ブリッジを形成する工程を備えてなる薄膜トランジスタ
の製造方法。