JPH0244769A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0244769A JPH0244769A JP63194422A JP19442288A JPH0244769A JP H0244769 A JPH0244769 A JP H0244769A JP 63194422 A JP63194422 A JP 63194422A JP 19442288 A JP19442288 A JP 19442288A JP H0244769 A JPH0244769 A JP H0244769A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- interlayer insulating
- insulating film
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 20
- 239000010408 film Substances 0.000 claims abstract description 169
- 239000010410 layer Substances 0.000 claims abstract description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 23
- 230000014759 maintenance of location Effects 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 238000001259 photo etching Methods 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052681 coesite Inorganic materials 0.000 abstract description 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 8
- 239000000377 silicon dioxide Substances 0.000 abstract description 8
- 229910052682 stishovite Inorganic materials 0.000 abstract description 8
- 229910052905 tridymite Inorganic materials 0.000 abstract description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶やエレクトロ・ルシネセンス等の平面デイ
スプレィの駆動用トランジスタ等に利用できる薄膜トラ
ンジスタに関する。
スプレィの駆動用トランジスタ等に利用できる薄膜トラ
ンジスタに関する。
近年、大画面、高精細の次世代フラット、パネル、カラ
ーデイスプレィとして薄膜トランジスタ（以下ＴＰＴと
略記）を用いたアクティブマトリクス方式液晶デイスプ
レィの開発が盛んに行なわれている。第２図にアクティ
ブマトリクス方式による一画素の等価回路の一例を示す
。２１．２２はｉ、ｉ＋１行目のゲート配線、２３．２
４はｊ。
ーデイスプレィとして薄膜トランジスタ（以下ＴＰＴと
略記）を用いたアクティブマトリクス方式液晶デイスプ
レィの開発が盛んに行なわれている。第２図にアクティ
ブマトリクス方式による一画素の等価回路の一例を示す
。２１．２２はｉ、ｉ＋１行目のゲート配線、２３．２
４はｊ。
ｊ＋１列目のドレイン配線、２５はｊ列目のコモン配線
をそれぞれ示す。また、２６はｊ行ｊ列目のスイッチン
グＴＰＴを、２７は電荷保持用キャパシタを、２８は液
晶自体のキャパシタを示す。
をそれぞれ示す。また、２６はｊ行ｊ列目のスイッチン
グＴＰＴを、２７は電荷保持用キャパシタを、２８は液
晶自体のキャパシタを示す。
同図において、電荷保持用キャパシタ２７の役割は、液
晶の抵抗低下、及びＴＰＴのオフ電流の増加によるリー
ク電流の増加が原因である表示品質の低下を補償するこ
とである。第３図に電荷保持用キャパシタを有する従来
構造ＴＰＴの断面構造図及び製造工程を示す。ガラス基
板３０１上に多結晶シリコン膜から成る半導体層の島３
０２を形成する（第３図（ａ））、次に半導体層３０２
上にＣＶＤ法によりゲート酸化膜３０３及び第２の多結
晶シリコン膜３０４を形成し、ホト・エツチングにより
パターニングしてゲート電極形状を形成する（第３図（
ｂ））。次いで、イオン打ち込み、又は熱拡散等により
ソース、及びドレイン領域３０５を形成する。次いでＡ
Ｑ等の金属膜を堆積、ホト・エツチングにより一層目の
電極配線３０６ａ （ゲート配線、コモン配線）を形成
し。
晶の抵抗低下、及びＴＰＴのオフ電流の増加によるリー
ク電流の増加が原因である表示品質の低下を補償するこ
とである。第３図に電荷保持用キャパシタを有する従来
構造ＴＰＴの断面構造図及び製造工程を示す。ガラス基
板３０１上に多結晶シリコン膜から成る半導体層の島３
０２を形成する（第３図（ａ））、次に半導体層３０２
上にＣＶＤ法によりゲート酸化膜３０３及び第２の多結
晶シリコン膜３０４を形成し、ホト・エツチングにより
パターニングしてゲート電極形状を形成する（第３図（
ｂ））。次いで、イオン打ち込み、又は熱拡散等により
ソース、及びドレイン領域３０５を形成する。次いでＡ
Ｑ等の金属膜を堆積、ホト・エツチングにより一層目の
電極配線３０６ａ （ゲート配線、コモン配線）を形成
し。
次いでＩＴＯ膜等の透明導電膜を堆積して、ホト・エツ
チングによりパターニング、電荷保持用キャパシタの下
部電極３０７ａを形成する（第３図（Ｃ））。次に層間
絶縁膜３０８を形成し、ホト・エツチングによりコンタ
クトホール３０９を形成する（第３図（ｄ））。次にＡ
Ｑ等の金属膜を堆積、ホト・エツチングにより２層目の
電極配線３０６ｂ（ドレイン配線）を形成する（第３図
（ｅ））。最後にＩＴＯ膜等の透明導電膜を堆積して、
ホト・エツチングによりパターニング、画素電極３０７
ｂを形成し、電荷保持用キャパシタを形成する（第３図
（ｆ））。（ｆ）の構造では、眉間絶縁膜３０８がその
まま電荷保持用キャパシタの絶縁膜として使用されてい
る０層間絶縁膜３０８はゲート部及びクロス部の配線間
のリークを防ぎ、十分な耐圧を確保するために膜厚１μ
ｍ程の十分厚い膜が必要とされる。一方、十分な表示特
性及び動作特性を得るためには電荷保持キャパシタ部の
容量膜を大きくする必要があり、電荷保持キャパシタ部
の絶縁膜の膜厚を十分薄くする必要がある。（液晶自体
のキャパシタの約１０倍の容量を電荷保持用キャパシタ
で補償する場合、画素表示部の面積を１００００μｍ２
とすると、液晶自体の容量は約１．５ｐＦとなり、電荷
保持用キャパシタの容量として１５ｐＦ必要となる。層
間絶縁膜としてＳｉＯ２膜を使用する場合、この容量値
を実現するためには、ＳｉＯ２膜の膜厚として約２５０
０人必要となる。）上記の理由より、ゲート部及びクロ
ス部の層間絶縁膜の膜厚を十分厚く、電荷保持用キャパ
シタ部の絶縁膜の膜厚を十分薄く形成する技術が新たに
必要となる。最も安易な解決策は、第３図（ｄ）におい
て層間絶縁膜３０８形成後、ホト・エツチングにより電
荷保持キャパシタ部のみ層間絶縁膜３０８の膜厚を薄く
することである。しかしながら、一般に層間絶縁膜３０
８はＣＶＤ法により形成したＰＳＧ膜等が使用されてお
り、これらの膜のフッ酸系エッチャント等に対するエツ
チングレートは速く、エツチングの制御が難しい。その
ため、所望の膜厚でエツチングを終了することは実際上
困難である。
チングによりパターニング、電荷保持用キャパシタの下
部電極３０７ａを形成する（第３図（Ｃ））。次に層間
絶縁膜３０８を形成し、ホト・エツチングによりコンタ
クトホール３０９を形成する（第３図（ｄ））。次にＡ
Ｑ等の金属膜を堆積、ホト・エツチングにより２層目の
電極配線３０６ｂ（ドレイン配線）を形成する（第３図
（ｅ））。最後にＩＴＯ膜等の透明導電膜を堆積して、
ホト・エツチングによりパターニング、画素電極３０７
ｂを形成し、電荷保持用キャパシタを形成する（第３図
（ｆ））。（ｆ）の構造では、眉間絶縁膜３０８がその
まま電荷保持用キャパシタの絶縁膜として使用されてい
る０層間絶縁膜３０８はゲート部及びクロス部の配線間
のリークを防ぎ、十分な耐圧を確保するために膜厚１μ
ｍ程の十分厚い膜が必要とされる。一方、十分な表示特
性及び動作特性を得るためには電荷保持キャパシタ部の
容量膜を大きくする必要があり、電荷保持キャパシタ部
の絶縁膜の膜厚を十分薄くする必要がある。（液晶自体
のキャパシタの約１０倍の容量を電荷保持用キャパシタ
で補償する場合、画素表示部の面積を１００００μｍ２
とすると、液晶自体の容量は約１．５ｐＦとなり、電荷
保持用キャパシタの容量として１５ｐＦ必要となる。層
間絶縁膜としてＳｉＯ２膜を使用する場合、この容量値
を実現するためには、ＳｉＯ２膜の膜厚として約２５０
０人必要となる。）上記の理由より、ゲート部及びクロ
ス部の層間絶縁膜の膜厚を十分厚く、電荷保持用キャパ
シタ部の絶縁膜の膜厚を十分薄く形成する技術が新たに
必要となる。最も安易な解決策は、第３図（ｄ）におい
て層間絶縁膜３０８形成後、ホト・エツチングにより電
荷保持キャパシタ部のみ層間絶縁膜３０８の膜厚を薄く
することである。しかしながら、一般に層間絶縁膜３０
８はＣＶＤ法により形成したＰＳＧ膜等が使用されてお
り、これらの膜のフッ酸系エッチャント等に対するエツ
チングレートは速く、エツチングの制御が難しい。その
ため、所望の膜厚でエツチングを終了することは実際上
困難である。
上記の方法によらずに上述の目的を達成する方法として
特開昭５８−１０６８６１が挙げられる。第４図はその
実施例である。まず、透明基板４０１上に多結晶シリコ
ン膜から成る半導体の島４０２を形成する（第４図（ａ
））。前記多結晶シリコンの表面を酸化してゲート絶縁
膜４０３を形成し、さらに第２の多結晶シリコン膜を形
成し、ホト・エツチングによりゲート電極及び電荷保持
キャパシタの下部電極形状４０４，４０５を形成する（
第４図（ｂ））。次に４０４，４０５，４０６の領域に
不純物ドープを施し、次いで層間絶縁膜４０７をＣＶＤ
法により全面に形成後、下部電極４０５上の層間絶縁膜
をホト・エツチングにより取り除く（第４図（Ｃ））。
特開昭５８−１０６８６１が挙げられる。第４図はその
実施例である。まず、透明基板４０１上に多結晶シリコ
ン膜から成る半導体の島４０２を形成する（第４図（ａ
））。前記多結晶シリコンの表面を酸化してゲート絶縁
膜４０３を形成し、さらに第２の多結晶シリコン膜を形
成し、ホト・エツチングによりゲート電極及び電荷保持
キャパシタの下部電極形状４０４，４０５を形成する（
第４図（ｂ））。次に４０４，４０５，４０６の領域に
不純物ドープを施し、次いで層間絶縁膜４０７をＣＶＤ
法により全面に形成後、下部電極４０５上の層間絶縁膜
をホト・エツチングにより取り除く（第４図（Ｃ））。
次いで、この状態で下部電極４０５の表面を酸化するこ
とにより電荷保持用キャパシタの絶縁膜４０８を形成す
る（第４図（ｄ））。以下の工程は第３図（ｄ）〜（ｆ
）と同様である。この方法によれば上述の目的は一応達
成される。しかしながら、この方法では、多結晶シリコ
ンの酸化により電荷保持キャパシタの絶縁膜を形成する
ため、電荷保持用キャパシタの下部電極４０５として多
結晶シリコン膜を使用することになり１画素表示部の透
過率の低下は避けられない。電荷保持用キャパシタ部の
絶縁膜４０８の形成法としてＣＶＤ法によりＳｉＯ２膜
を堆積する方法も提案しているが、第４図（ｃ）におい
て下部電極４０５上に形成した層間絶縁膜４０７を除去
する工程があり、ＩＴＯ膜等の透明導電膜は一般の酸、
特に層間絶縁膜のエッチャントであるフッ酸系エッチャ
ントに対する耐性がないため、やはり、下部電極として
の多結晶シリコン膜の使用は避けられない。従って画素
表示部の透過率の低下は避けられなかった。
とにより電荷保持用キャパシタの絶縁膜４０８を形成す
る（第４図（ｄ））。以下の工程は第３図（ｄ）〜（ｆ
）と同様である。この方法によれば上述の目的は一応達
成される。しかしながら、この方法では、多結晶シリコ
ンの酸化により電荷保持キャパシタの絶縁膜を形成する
ため、電荷保持用キャパシタの下部電極４０５として多
結晶シリコン膜を使用することになり１画素表示部の透
過率の低下は避けられない。電荷保持用キャパシタ部の
絶縁膜４０８の形成法としてＣＶＤ法によりＳｉＯ２膜
を堆積する方法も提案しているが、第４図（ｃ）におい
て下部電極４０５上に形成した層間絶縁膜４０７を除去
する工程があり、ＩＴＯ膜等の透明導電膜は一般の酸、
特に層間絶縁膜のエッチャントであるフッ酸系エッチャ
ントに対する耐性がないため、やはり、下部電極として
の多結晶シリコン膜の使用は避けられない。従って画素
表示部の透過率の低下は避けられなかった。
以上述べた様に、従来技術においては、ゲート部及びク
ロス部の層間絶縁膜の膜厚を十分厚く、電荷保持用キャ
パシタ部において、ＩＴ○膜等の透明導電膜より成る下
部電極上に、絶縁膜を制御性良く十分薄く形成すること
が困難であり、したがって、表示特性及び動作特性が良
好で使頼性の高い薄膜トランジスタを歩留り良く実現す
ることが困難であった。本発明の目的は、ＩＴＯ膜等の
透光性に優れた透明導電膜を用いた電荷保持用キャパシ
タを有する多結晶シリコンＴＰＴにおいて、ゲート部及
びクロス部の層間絶縁膜の膜厚が十分厚く、電荷保持用
キャパシタ部の絶縁膜の膜厚が制御性良く十分薄く形成
することであり、これにより、表示特性及び動作特性が
良好で信頼性の高い多結晶シリコンＴＰＴを歩留り良く
実現することである。
ロス部の層間絶縁膜の膜厚を十分厚く、電荷保持用キャ
パシタ部において、ＩＴ○膜等の透明導電膜より成る下
部電極上に、絶縁膜を制御性良く十分薄く形成すること
が困難であり、したがって、表示特性及び動作特性が良
好で使頼性の高い薄膜トランジスタを歩留り良く実現す
ることが困難であった。本発明の目的は、ＩＴＯ膜等の
透光性に優れた透明導電膜を用いた電荷保持用キャパシ
タを有する多結晶シリコンＴＰＴにおいて、ゲート部及
びクロス部の層間絶縁膜の膜厚が十分厚く、電荷保持用
キャパシタ部の絶縁膜の膜厚が制御性良く十分薄く形成
することであり、これにより、表示特性及び動作特性が
良好で信頼性の高い多結晶シリコンＴＰＴを歩留り良く
実現することである。
上記目的は、複数のエツチング耐性の異なる絶縁膜を形
成し、下層を上層よりエツチング耐性の優れた絶縁膜と
する組合せにより、エツチング耐性の違いを利用して電
荷保持用キャパシタ部のみその一部を選択的に除去して
ＩＴ○膜等の透明導電膜より成る下部電極上にキャパシ
タ部の絶縁膜を形成することにより達成できる。
成し、下層を上層よりエツチング耐性の優れた絶縁膜と
する組合せにより、エツチング耐性の違いを利用して電
荷保持用キャパシタ部のみその一部を選択的に除去して
ＩＴ○膜等の透明導電膜より成る下部電極上にキャパシ
タ部の絶縁膜を形成することにより達成できる。
複数のエツチング耐性の異なる絶縁膜を積層して層間絶
縁膜を形成し、下層を上層より優れたエツチング耐性を
有する組合せとすることにより。
縁膜を形成し、下層を上層より優れたエツチング耐性を
有する組合せとすることにより。
耐性の違いを利用して電荷保持用キャパシタ部のみその
一部を選択的に除去することで、ＩＴＯ膜等の透明導電
膜を電荷保持用キャパシタの下部電極に用いた場合でも
、層間絶縁膜の膜厚を厚く、キャパシタ部の絶縁膜の膜
厚を制御性良く薄く形成することができる。これにより
、ゲート部及びクロス部の配線のリーク、ショート等の
欠陥を派生することなく、画像表示に十分な容量値を有
するキャパシタを容易に形成でき、表示特性及び動作特
性が良好で信頼性の高い薄膜トランジスタを歩留り良く
実現できる。
一部を選択的に除去することで、ＩＴＯ膜等の透明導電
膜を電荷保持用キャパシタの下部電極に用いた場合でも
、層間絶縁膜の膜厚を厚く、キャパシタ部の絶縁膜の膜
厚を制御性良く薄く形成することができる。これにより
、ゲート部及びクロス部の配線のリーク、ショート等の
欠陥を派生することなく、画像表示に十分な容量値を有
するキャパシタを容易に形成でき、表示特性及び動作特
性が良好で信頼性の高い薄膜トランジスタを歩留り良く
実現できる。
以下、本発明の実施例を第１図を用いて説明する。第１
図は本発明の一実施例である多結晶シリコンＴＰＴの断
面構造図及び製造工程であり、層目の層間絶縁膜として
ＥＣＲマイクロ波プラズマＣＶＤ法で形成したＳｉＯ２
膜を、二層目の層間絶縁膜として常圧ＣＶＤ法で形成し
たＰＳＧ膜を使用した例である。ＥＣＲマイクロ波プラ
ズマＣＶＤ法により得られるＳｉＯ２膜は、膜がち密で
あり、フッ酸系エッチャントに対するエツチングレート
も熱酸化により形成したＳｉＯ２膜とほぼ同等の値を有
する。一方、常圧ＣＶＤ法で形成したＰＳＧ膜は、一般
に膜が多孔質であり、フッ酸系エッチャントに対するエ
ツチングレートも極めて大きい。（ＥＣＲマイクロ波プ
ラズマＣＶＤ−３ｉＯｚ膜のエツチングレートを１とす
ると、常圧ＣＶＤ−ＰＳＧ膜のエツチングレートは１０
〜２０である。）フッ酸系エッチャントに対する一層目
と二層目の層間絶縁膜の選択比は十分であり、これによ
り、二層目の常圧ＣＶＤ−ＰＳＧ膜のみを選択的にエツ
チング除去して、電荷保持用キャパシタ部の絶縁膜の膜
厚を制御性良く十分薄くすることができる。加えて電荷
保持用キャパシタ部の下部電極に直接液している一層目
のＥＣＲマイクロ波プラズマＣＶＤ−８ｉＯｚ膜を除去
する必要がないため、フッ酸系エッチャントに対する耐
性のないＩＴＯ膜等の透明導電膜を下部電極に使用する
ことができる。
図は本発明の一実施例である多結晶シリコンＴＰＴの断
面構造図及び製造工程であり、層目の層間絶縁膜として
ＥＣＲマイクロ波プラズマＣＶＤ法で形成したＳｉＯ２
膜を、二層目の層間絶縁膜として常圧ＣＶＤ法で形成し
たＰＳＧ膜を使用した例である。ＥＣＲマイクロ波プラ
ズマＣＶＤ法により得られるＳｉＯ２膜は、膜がち密で
あり、フッ酸系エッチャントに対するエツチングレート
も熱酸化により形成したＳｉＯ２膜とほぼ同等の値を有
する。一方、常圧ＣＶＤ法で形成したＰＳＧ膜は、一般
に膜が多孔質であり、フッ酸系エッチャントに対するエ
ツチングレートも極めて大きい。（ＥＣＲマイクロ波プ
ラズマＣＶＤ−３ｉＯｚ膜のエツチングレートを１とす
ると、常圧ＣＶＤ−ＰＳＧ膜のエツチングレートは１０
〜２０である。）フッ酸系エッチャントに対する一層目
と二層目の層間絶縁膜の選択比は十分であり、これによ
り、二層目の常圧ＣＶＤ−ＰＳＧ膜のみを選択的にエツ
チング除去して、電荷保持用キャパシタ部の絶縁膜の膜
厚を制御性良く十分薄くすることができる。加えて電荷
保持用キャパシタ部の下部電極に直接液している一層目
のＥＣＲマイクロ波プラズマＣＶＤ−８ｉＯｚ膜を除去
する必要がないため、フッ酸系エッチャントに対する耐
性のないＩＴＯ膜等の透明導電膜を下部電極に使用する
ことができる。
なお、ドライエツチングにおいても、フッ酸系ガスをエ
ツチングガスに用いているため、同様のことが言える。
ツチングガスに用いているため、同様のことが言える。
以下製造工程を説明する。まず、ガラス基板１０１上に
多結晶シリコン膜から成る半導体層の島１０２を形成す
る（第１図（ａ））。次に、半導体層１０２上に常圧Ｃ
ＶＤ法によりゲート酸化膜１０３、及び第２の多結晶シ
リコン膜１０４を形成して、ホト・エツチングによりパ
ターニングしてゲート電極形状を形成する。次いでイオ
ン打ち込み等によりソース及びドレイン領域１０５を形
成する。次にＡＱ等の金属膜を堆積、ホト・エツチング
により一層目の電極配線１０６ａを形成し、次いでＩＴ
Ｏ膜等の透明導電膜を堆積して、ホト・エツチングによ
りパターニング、電荷保持用キャパシタの下部電極１０
７ａを形成する（第３図（ｂ））。ここまでの工程は、
第３図に示した従来構造の多結晶シリコンＴＰＴの製造
工程（ａ）〜（ｃ）と同一である。次に、−層目の層間
絶縁膜である常圧ＣＶＤ−ＰＳＧ膜１０９を、ゲート部
及びクロス部の層間絶縁膜の膜厚として所望の膜厚だけ
全面に形成する。次いで、ＥＣＲマイクロ波プラズマＣ
ＶＤ−ＳｉＯ２膜の方が常圧ＣＶＤ−ＰＳＧ膜よりもエ
ツチング耐性が優れていることを利用して、ホト・エツ
チングにより電荷保持用キャパシタ部のみ常圧ＣＶＤ−
ＰＳＧ膜を選択的に取り除く （第３図（ｄ））。以下
の工程は第３図（ｄ）〜（ｆ）と同一である。すなわち
、ホト・エツチングによりコンタクトホールを形成し、
次いでＡＱ等の金属膜を堆積、ホト・エツチングにより
二層目の電極配線１０６ｂを形成する（第１図（ｅ））
。最後にＩＴＯ膜等の透明導電膜を堆積して、ホト・エ
ツチングによりパターニング、画素電極３０７ｂを形成
し、電荷保持用キャパシタを形成する（第１図（ｆ））
。
多結晶シリコン膜から成る半導体層の島１０２を形成す
る（第１図（ａ））。次に、半導体層１０２上に常圧Ｃ
ＶＤ法によりゲート酸化膜１０３、及び第２の多結晶シ
リコン膜１０４を形成して、ホト・エツチングによりパ
ターニングしてゲート電極形状を形成する。次いでイオ
ン打ち込み等によりソース及びドレイン領域１０５を形
成する。次にＡＱ等の金属膜を堆積、ホト・エツチング
により一層目の電極配線１０６ａを形成し、次いでＩＴ
Ｏ膜等の透明導電膜を堆積して、ホト・エツチングによ
りパターニング、電荷保持用キャパシタの下部電極１０
７ａを形成する（第３図（ｂ））。ここまでの工程は、
第３図に示した従来構造の多結晶シリコンＴＰＴの製造
工程（ａ）〜（ｃ）と同一である。次に、−層目の層間
絶縁膜である常圧ＣＶＤ−ＰＳＧ膜１０９を、ゲート部
及びクロス部の層間絶縁膜の膜厚として所望の膜厚だけ
全面に形成する。次いで、ＥＣＲマイクロ波プラズマＣ
ＶＤ−ＳｉＯ２膜の方が常圧ＣＶＤ−ＰＳＧ膜よりもエ
ツチング耐性が優れていることを利用して、ホト・エツ
チングにより電荷保持用キャパシタ部のみ常圧ＣＶＤ−
ＰＳＧ膜を選択的に取り除く （第３図（ｄ））。以下
の工程は第３図（ｄ）〜（ｆ）と同一である。すなわち
、ホト・エツチングによりコンタクトホールを形成し、
次いでＡＱ等の金属膜を堆積、ホト・エツチングにより
二層目の電極配線１０６ｂを形成する（第１図（ｅ））
。最後にＩＴＯ膜等の透明導電膜を堆積して、ホト・エ
ツチングによりパターニング、画素電極３０７ｂを形成
し、電荷保持用キャパシタを形成する（第１図（ｆ））
。
上記の実施例において、−層目と二層目の層間絶縁膜の
種類の組み合せは、−層目が二層目の層間絶縁膜よりエ
ツチング耐性が優れており、二層目のみの選択エツチン
グが可能な組合せであれば良く、例えば、−層目がＥＣ
Ｒマイクロ波プラズ７ ＣＶ Ｄ Ｓ ｉ Ｏ２膜、二
層目が常圧ＣＶＤ−ＳｉＯ２膜、−層目が常圧ＣＶＤ−
８ｉ○２膜、二層目が常圧ＣＶＤ−ＰＳＧ膜、−層目が
プラズマＣＶＤ−８ｉＮｘ膜、二層目が常圧ＣＶＯ−３
ｉＯ２膜又は常圧ＣＶＤ−ＰＳＧ膜等の組合せが考えら
れる。
種類の組み合せは、−層目が二層目の層間絶縁膜よりエ
ツチング耐性が優れており、二層目のみの選択エツチン
グが可能な組合せであれば良く、例えば、−層目がＥＣ
Ｒマイクロ波プラズ７ ＣＶ Ｄ Ｓ ｉ Ｏ２膜、二
層目が常圧ＣＶＤ−ＳｉＯ２膜、−層目が常圧ＣＶＤ−
８ｉ○２膜、二層目が常圧ＣＶＤ−ＰＳＧ膜、−層目が
プラズマＣＶＤ−８ｉＮｘ膜、二層目が常圧ＣＶＯ−３
ｉＯ２膜又は常圧ＣＶＤ−ＰＳＧ膜等の組合せが考えら
れる。
また、上記の実施例において、層間絶縁膜の積層構造を
３層構造として、２層目の層間絶縁膜にエツチング耐性
の優れた絶縁膜を形成し、この絶縁膜をエツチングのス
トッパーとして用いることもできる。この場合、電荷保
持用キャパシタ部の絶縁膜は、−層目と二層目の層間絶
縁膜で形成されることになる。例えば、−層目が常圧Ｃ
ＶＤ−３ｉＯｚ膜又は常圧ＣＶ Ｄ −Ｐ Ｓ Ｇ膜、
二ｍａがＥＣＲマイクロ波プラズマＣＶＤ−３ｉ○２膜
又はプラズマＣＶＣ−３ｉＮｘ膜、三層目が常圧ＣＶ
Ｄ −Ｓ ｉ ＯＺ膜又は常圧ＣＶＤ−ＰＳＧ膜等の組
合せが考えられる６ 〔発明の効果〕 本発明によれば、ＩＴＯ膜等の透光性に優れた透明導電
膜を電荷保持用キャパシタの下部電極に用いた場合でも
、層間絶縁膜の膜厚を厚く、電荷保持用キャパシタ部の
膜厚を制御性良く薄く形成できるので、ゲート及びクロ
ス部の配線の欠陥を派生することなく、画像表示に十分
な容量値を有するキャパシタを容易に形成できる。これ
により、表示特性及び動作特性が良好で信頼性の高い薄
膜トランジスタを歩留り良く形成することができる。
３層構造として、２層目の層間絶縁膜にエツチング耐性
の優れた絶縁膜を形成し、この絶縁膜をエツチングのス
トッパーとして用いることもできる。この場合、電荷保
持用キャパシタ部の絶縁膜は、−層目と二層目の層間絶
縁膜で形成されることになる。例えば、−層目が常圧Ｃ
ＶＤ−３ｉＯｚ膜又は常圧ＣＶ Ｄ −Ｐ Ｓ Ｇ膜、
二ｍａがＥＣＲマイクロ波プラズマＣＶＤ−３ｉ○２膜
又はプラズマＣＶＣ−３ｉＮｘ膜、三層目が常圧ＣＶ
Ｄ −Ｓ ｉ ＯＺ膜又は常圧ＣＶＤ−ＰＳＧ膜等の組
合せが考えられる６ 〔発明の効果〕 本発明によれば、ＩＴＯ膜等の透光性に優れた透明導電
膜を電荷保持用キャパシタの下部電極に用いた場合でも
、層間絶縁膜の膜厚を厚く、電荷保持用キャパシタ部の
膜厚を制御性良く薄く形成できるので、ゲート及びクロ
ス部の配線の欠陥を派生することなく、画像表示に十分
な容量値を有するキャパシタを容易に形成できる。これ
により、表示特性及び動作特性が良好で信頼性の高い薄
膜トランジスタを歩留り良く形成することができる。
第１図は本発明の一実施例による多結晶シリコンＴＰＴ
の断面構造及びその製造工程を示す図、第２図はアクテ
ィブマトリク入方式による一画素の等価回路図、第３図
及び第４図は従来構造の多結晶シリコンＴＰＴの断面構
造及びその制造工程を示す図である。 １０１・・・ガラス基板、１０２，１０４・・・多結晶
シリコン膜、１０３・・・常圧ＣＶＤ−３ｉＯｚ膜、１
０６ ａ 、 １０６ ｂ −Ａ Ｑ配線、１０７ａ。 １０７ ｂ−Ｉ Ｔ Ｏ膜、１０８−ＥＣＲ？イクロ波
プラズ’？ＣＶＤ Ｓ ｉＯｘ膜、１０９−・・常圧
ＣＶＤ−ＰＳＧ膜、１０５・・・ソース及びドレイン領
域形成部。 第１図 第２図 第 図 第 図
の断面構造及びその製造工程を示す図、第２図はアクテ
ィブマトリク入方式による一画素の等価回路図、第３図
及び第４図は従来構造の多結晶シリコンＴＰＴの断面構
造及びその制造工程を示す図である。 １０１・・・ガラス基板、１０２，１０４・・・多結晶
シリコン膜、１０３・・・常圧ＣＶＤ−３ｉＯｚ膜、１
０６ ａ 、 １０６ ｂ −Ａ Ｑ配線、１０７ａ。 １０７ ｂ−Ｉ Ｔ Ｏ膜、１０８−ＥＣＲ？イクロ波
プラズ’？ＣＶＤ Ｓ ｉＯｘ膜、１０９−・・常圧
ＣＶＤ−ＰＳＧ膜、１０５・・・ソース及びドレイン領
域形成部。 第１図 第２図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体層に多結晶シリコン又はアモルファスシリコ
ンを用いた薄膜トランジスタにおいて、ゲート電極と表
示電極との間の層間絶縁膜が少なくとも２種類の特性の
異なる絶縁膜で形成された２層以上の積層構造から成り
、該層間絶縁膜の少なくとも１層以上が、表示電極に接
続された画素電極と、該層間絶縁膜の下部に設けた透明
導電膜より成る下部電極との間にはさまれて成る電荷保
持用キャパシタを有し、かつ、該層間絶縁膜よりも該電
荷保持用キャパシタ部の絶縁膜の積層数が少なく、該層
間絶縁膜の膜厚が該電荷保持用キャパシタ部の絶縁膜の
膜厚よりも厚いことを特徴とする薄膜トランジスタ。 ２、層間絶縁膜が、エッチング耐性の異なる複数種の絶
縁膜を積層した構造で、下層が上層よりエッチング耐性
が優れている絶縁膜の組合せで構成されていることを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
。 ３、層間絶縁膜の第一層がＥＣＲマイクロ波プラズマＣ
ＶＤ法により形成したＳｉＯ＿２膜、第二層が常圧ＣＶ
Ｄ法により形成したＳｉＯ＿２膜又はＰＳＧ膜であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜トラン
ジスタ。 ４、層間絶縁膜の第一層が常圧ＣＶＤ法により形成した
ＳｉＯ＿２膜、第二層が常圧ＣＶＤ法により形成したＰ
ＳＧ膜であることを特徴とする特許請求の範囲第１項記
載の薄膜トランジスタ。 ５、層間絶縁膜の第一層がプラズマＣＶＤ法により形成
したＳｉＮ＿ｘ膜、第二層が常圧ＣＶＤ法により形成し
たＳｉＯ＿２膜又はＰＳＧ膜であることを特徴とする特
許請求の範囲第１項記載の薄膜トランジスタ。 ６、層間絶縁膜の第一層が常圧ＣＶＤ法により形成した
ＳｉＯ＿２膜又はＰＳＧ膜、第二層がプラズマＣＶＤ法
により形成したＳｉＮ＿ｘ膜、第三層が常圧ＣＶＤ法に
より形成したＳｉＯ＿２膜又はＰＳＧ膜であることを特
徴とする特許請求の範囲第１項記載の薄膜トランジスタ
。 ７、層間絶縁膜の第一層が常圧ＣＶＤ法により形成した
ＳｉＯ＿２膜又はＰＳＧ膜、第二層がＥＣＲマイクロ波
プラズマＣＶＤ法により形成したＳｉＯ＿２膜、第三層
が常圧ＣＶＤ法により形成したＳｉＯ＿２膜又はＰＳＧ
膜であることを特徴とする特許請求の範囲第１項記載の
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194422A JPH0244769A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194422A JPH0244769A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244769A true JPH0244769A (ja) | 1990-02-14 |
Family
ID=16324343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194422A Pending JPH0244769A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244769A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US7727898B2 (en) | 1995-11-27 | 2010-06-01 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method of fabricating same |
| US7786553B1 (en) | 1995-11-27 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
-
1988
- 1988-08-05 JP JP63194422A patent/JPH0244769A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US7727898B2 (en) | 1995-11-27 | 2010-06-01 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and method of fabricating same |
| US7786553B1 (en) | 1995-11-27 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| US7800235B2 (en) | 1995-11-27 | 2010-09-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100508200C (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| JPH01291467A (ja) | 薄膜トランジスタ | |
| JP2001125134A (ja) | アクティブマトリクス基板及びその製造方法 | |
| JPH07104312A (ja) | 液晶表示装置の製造方法 | |
| JPH02260661A (ja) | アクティブマトリックス液晶表示素子用薄膜トランジスタ | |
| JPH0244769A (ja) | 薄膜トランジスタ | |
| JP3043870B2 (ja) | 液晶表示装置 | |
| JPH1048664A (ja) | 液晶表示装置及びその製造方法 | |
| US5652158A (en) | Method for making thin film transistors for a liquid crystal display | |
| JP3171673B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH03249735A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0792491A (ja) | アクティブマトリクス表示装置用薄膜トランジスタ基板 | |
| JPH0332231B2 (ja) | ||
| JPH0456168A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH07122718B2 (ja) | 液晶表示装置 | |
| JPH06132536A (ja) | 薄膜トランジスタ | |
| JPS5922361A (ja) | アクティブマトリクス液晶表示装置 | |
| JPH02307273A (ja) | 薄膜トランジスタ | |
| JPH03790B2 (ja) | ||
| JPH02306664A (ja) | 薄膜トランジスタの製造方法 | |
| JPH01255829A (ja) | アルミニウムとｉｔｏとの多層配線 | |
| JPH0568708B2 (ja) | ||
| JPH08321621A (ja) | 薄膜トランジスタ | |
| KR0175384B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JP2757538B2 (ja) | 薄膜トランジスタの製造方法 |