JPH0456168A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに係わり、特に液晶デイスプ
レィ等のアクティブマトリックス表示素子の画素駆動に
好適な信頼性と生産性の高い薄膜トランジスタおよびそ
の製造方法に関する。
レィ等のアクティブマトリックス表示素子の画素駆動に
好適な信頼性と生産性の高い薄膜トランジスタおよびそ
の製造方法に関する。
第２図にアクティブマトリックス素子に利用した従来の
薄膜トランジスタの断面構造を示す。ガラス基板１０上
にトランジスタのゲート電極２０が形成され、バターニ
ングされ、その上にさらにゲート絶縁膜３０，４０か２
層積層して形成されていてる。（ゲート絶縁膜は１層の
みの場合もある。）ゲート電極２０に対向するように絶
縁膜４０上にチャネルを形成する半導体層６０か形成さ
れ、その上にコンタクトを形成するための低抵抗率半導
体層７０．８０が所定形状にバターニングされて形成さ
れ、その上にソース電極９０とトレイン電極１００とか
形成されることにより薄膜トランジスタの一素子か構成
されている。半導体層６０．７０．８０の形成工程にお
けるエツチング工程は、例えばＣＦ、及び０２ガスを用
いてのトライエンチングで行われる。エツチング条件は
、たとえば高周波電力約１０〜３００Ｗ、圧力約１〜１
００Ｐａである。さらに、ドレイン電極１００の一部と
接触し、ゲート絶縁膜４ｏ上に延在して画素となる透明
電極１１０が形成される。
薄膜トランジスタの断面構造を示す。ガラス基板１０上
にトランジスタのゲート電極２０が形成され、バターニ
ングされ、その上にさらにゲート絶縁膜３０，４０か２
層積層して形成されていてる。（ゲート絶縁膜は１層の
みの場合もある。）ゲート電極２０に対向するように絶
縁膜４０上にチャネルを形成する半導体層６０か形成さ
れ、その上にコンタクトを形成するための低抵抗率半導
体層７０．８０が所定形状にバターニングされて形成さ
れ、その上にソース電極９０とトレイン電極１００とか
形成されることにより薄膜トランジスタの一素子か構成
されている。半導体層６０．７０．８０の形成工程にお
けるエツチング工程は、例えばＣＦ、及び０２ガスを用
いてのトライエンチングで行われる。エツチング条件は
、たとえば高周波電力約１０〜３００Ｗ、圧力約１〜１
００Ｐａである。さらに、ドレイン電極１００の一部と
接触し、ゲート絶縁膜４ｏ上に延在して画素となる透明
電極１１０が形成される。
第１のゲート絶縁膜３０に酸化シリコン膜（Ｓｉ０ｘ）
又は、酸化タンタル（ＴａＯｘ）を使用し、第２ゲート
絶縁膜４０に窒化シリコン（ＳｉＮｘ）を使用した場合
、半導体層６０，７０．８０のバターニング工程のエツ
チング処理において、窒化シリコンのエツチングレート
が非常に速い。
又は、酸化タンタル（ＴａＯｘ）を使用し、第２ゲート
絶縁膜４０に窒化シリコン（ＳｉＮｘ）を使用した場合
、半導体層６０，７０．８０のバターニング工程のエツ
チング処理において、窒化シリコンのエツチングレート
が非常に速い。
このため、半導体層がエツチングされた後に続いて急速
に第２ゲート絶縁膜４０の窒化シリコンもエツチングさ
れる。これにより第２ゲート絶縁膜４０のオーバエツチ
ングを引き起こし、ゲート絶縁膜の厚さか所望の値より
も薄くなり、絶縁低下やソース・ゲート短絡の原因とな
る。
に第２ゲート絶縁膜４０の窒化シリコンもエツチングさ
れる。これにより第２ゲート絶縁膜４０のオーバエツチ
ングを引き起こし、ゲート絶縁膜の厚さか所望の値より
も薄くなり、絶縁低下やソース・ゲート短絡の原因とな
る。
また、第１のケート絶縁膜３０に窒化シリコン（ＳｉＮ
ｘ）を使用し、第２のゲート絶縁膜４０に酸化シリコン
膜（ＳｉＯｘ）又は、酸化タンタル（ＴａＯｘ）を使用
した場合には、半導体層６０．７０１８０のエツチング
終点検出がしにくく、半導体層６０．７０，８０がプラ
ズマタメージを受ける。さらに、酸化シリコンや酸化タ
ンタルは窒化シリコンに比べ半導体層との界面準位が不
安定である欠点があった。
ｘ）を使用し、第２のゲート絶縁膜４０に酸化シリコン
膜（ＳｉＯｘ）又は、酸化タンタル（ＴａＯｘ）を使用
した場合には、半導体層６０．７０１８０のエツチング
終点検出がしにくく、半導体層６０．７０，８０がプラ
ズマタメージを受ける。さらに、酸化シリコンや酸化タ
ンタルは窒化シリコンに比べ半導体層との界面準位が不
安定である欠点があった。
本発明の目的は、半導体層のエツチング制御がしやすく
、絶縁膜の絶縁低下のない、高信頼性の生産性の高い薄
膜トランジスタとその製造方法とを提供することである
。
、絶縁膜の絶縁低下のない、高信頼性の生産性の高い薄
膜トランジスタとその製造方法とを提供することである
。
本発明によれば、薄膜トランジスタにおいて、隣接する
層は互に異なる材料で形成された３層の積層構造を用い
てゲート絶縁膜を形成し、その上に半導体層を形成する
。
層は互に異なる材料で形成された３層の積層構造を用い
てゲート絶縁膜を形成し、その上に半導体層を形成する
。
半導体層のエツチング処理工程において、半導体層がエ
ツチングされると次に３層からなるゲート絶縁層の半導
体層に最も近い第３層目が最初にエツチングされるが、
異なる材料の第２層によってオーバエツチングが防止さ
れ、第２層と第１層によって絶縁が保たれる。また第３
層目がエツチングされることで半導体層のエツチング終
点検出が可能となる。
ツチングされると次に３層からなるゲート絶縁層の半導
体層に最も近い第３層目が最初にエツチングされるが、
異なる材料の第２層によってオーバエツチングが防止さ
れ、第２層と第１層によって絶縁が保たれる。また第３
層目がエツチングされることで半導体層のエツチング終
点検出が可能となる。
次に、本発明による薄膜トランジスタの実施例を図面を
参照して説明する。
参照して説明する。
第１図にアクティブマトリックス素子に利用した本発明
の実施例による薄膜トランジスタの断面構造を示す。ガ
ラス基板１０上にトランジスタのゲート電極２０が形成
され、バターニングされ、その上にさらに基板１０に近
い側から順に第１ゲ−ト絶縁膜３０、第２ゲート絶縁膜
４０及び第３ゲート絶縁膜５０が３層積層形成されてい
る。ゲート電極２０に対向するように第３ゲート絶縁膜
５０上にチャネルを構成するアモルファスシリコン半導
体層（ａ−８ｉ）６０が形成される。その上に、コンタ
クトを形成するための低抵抗率半導体５ｉ（Ｎ＋型アモ
ルファスシリコン）層７０．８０が所定形状にパターニ
ングされて形成され、その上にソース電極９０とドレイ
ン電極１００とが形成されることにより薄膜トランジス
タの一素子が構成されている。さらに、ドレイン電極１
００の一部と接触し、第３ゲート絶縁膜５０上に画素と
なる透明電極１１０が形成される。
の実施例による薄膜トランジスタの断面構造を示す。ガ
ラス基板１０上にトランジスタのゲート電極２０が形成
され、バターニングされ、その上にさらに基板１０に近
い側から順に第１ゲ−ト絶縁膜３０、第２ゲート絶縁膜
４０及び第３ゲート絶縁膜５０が３層積層形成されてい
る。ゲート電極２０に対向するように第３ゲート絶縁膜
５０上にチャネルを構成するアモルファスシリコン半導
体層（ａ−８ｉ）６０が形成される。その上に、コンタ
クトを形成するための低抵抗率半導体５ｉ（Ｎ＋型アモ
ルファスシリコン）層７０．８０が所定形状にパターニ
ングされて形成され、その上にソース電極９０とドレイ
ン電極１００とが形成されることにより薄膜トランジス
タの一素子が構成されている。さらに、ドレイン電極１
００の一部と接触し、第３ゲート絶縁膜５０上に画素と
なる透明電極１１０が形成される。
ここで、第２ゲート絶縁膜４０は、第３ゲート絶縁膜５
０に比べ耐エツチング性に優れた材料を使用することが
好ましい。例えば、第２ゲート絶縁膜４０は、スパッタ
法またはプラズマＣＶＤ法により酸化シリコン（ＳｉＯ
ｘ）膜または酸化タンタル（ＴａＯｘ）膜で形成する。
０に比べ耐エツチング性に優れた材料を使用することが
好ましい。例えば、第２ゲート絶縁膜４０は、スパッタ
法またはプラズマＣＶＤ法により酸化シリコン（ＳｉＯ
ｘ）膜または酸化タンタル（ＴａＯｘ）膜で形成する。
第１ゲート絶縁膜３０は、絶縁耐性の優れている窒化シ
リコン（ＳｉＮｘ）膜をプラズマＣＶＤ法で形成する。
リコン（ＳｉＮｘ）膜をプラズマＣＶＤ法で形成する。
また、第１ゲート絶縁膜３０に、酸化シリコンや酸化タ
ンタルも使用可能である。この際、第１ゲート絶縁膜３
０と第２ケート絶縁膜４０とは、膜のピンホール等の欠
陥防止のため住いに異なる成膜法で形成することが絶縁
効果の点で好ましい。
ンタルも使用可能である。この際、第１ゲート絶縁膜３
０と第２ケート絶縁膜４０とは、膜のピンホール等の欠
陥防止のため住いに異なる成膜法で形成することが絶縁
効果の点で好ましい。
第３ゲート絶縁膜５０は、プラズマＣＶＤ法により窒化
シリコン膜で形成される。
シリコン膜で形成される。
第１ゲート絶縁膜３０は、高誘電率絶縁膜としての特性
を有し、第２ゲート絶縁膜４０は、第１ゲート絶縁膜３
ｏのピンホール等の欠陥防止および半導体層６０．７０
．８０のエツチングの際のオーバエツチングを防止する
ストッパの役目をし、第３ゲート絶縁膜５０は、半導体
層６０．７０．８０のエツチングの際の終点検出および
半導体層６０の界面準位を安定化させる役目をそれぞれ
有する。
を有し、第２ゲート絶縁膜４０は、第１ゲート絶縁膜３
ｏのピンホール等の欠陥防止および半導体層６０．７０
．８０のエツチングの際のオーバエツチングを防止する
ストッパの役目をし、第３ゲート絶縁膜５０は、半導体
層６０．７０．８０のエツチングの際の終点検出および
半導体層６０の界面準位を安定化させる役目をそれぞれ
有する。
ここで、本発明の実施例によって実際に製造した薄膜ト
ランジスタの例を説明する。膜厚３０００ｎｍに成膜さ
れ、パターニングされたゲート電極２０上に、１０００
〜４０００ｎｍの膜厚の窒化シリコン膜で第１ゲート絶
縁膜３０を形成し、５００〜２０００ｎｍの膜厚の酸化
シリコン膜で第２ゲート絶縁膜４０を形成し、さらに５
００〜２０００ｎｍの膜厚の窒化シリコン膜で第３ゲー
ト絶縁膜５０をそれぞれ積層形成する。さらに、第３ゲ
ート絶縁膜堆積後同−真空内でチャネル半導体層６０、
コンタクト半導体層７０．８０を連続堆積する。その後
、ＣＦ ４及び０２ガスを用いてドライエツチングで半
導体層６０．７０．８０をパターニングする。ここで、
エツチングが半導体層から窒化シリコンの第３ゲート絶
縁膜５０に移行した際に窒素のプラズマ発光ピークを検
出することによりエツチング終点を検出した。これによ
り、ソース・ゲート短絡もなく絶縁性にすぐれ、特性も
安定な薄膜トランジスタが再現性よく製造できた。
ランジスタの例を説明する。膜厚３０００ｎｍに成膜さ
れ、パターニングされたゲート電極２０上に、１０００
〜４０００ｎｍの膜厚の窒化シリコン膜で第１ゲート絶
縁膜３０を形成し、５００〜２０００ｎｍの膜厚の酸化
シリコン膜で第２ゲート絶縁膜４０を形成し、さらに５
００〜２０００ｎｍの膜厚の窒化シリコン膜で第３ゲー
ト絶縁膜５０をそれぞれ積層形成する。さらに、第３ゲ
ート絶縁膜堆積後同−真空内でチャネル半導体層６０、
コンタクト半導体層７０．８０を連続堆積する。その後
、ＣＦ ４及び０２ガスを用いてドライエツチングで半
導体層６０．７０．８０をパターニングする。ここで、
エツチングが半導体層から窒化シリコンの第３ゲート絶
縁膜５０に移行した際に窒素のプラズマ発光ピークを検
出することによりエツチング終点を検出した。これによ
り、ソース・ゲート短絡もなく絶縁性にすぐれ、特性も
安定な薄膜トランジスタが再現性よく製造できた。
以上、実施例に沿って本発明を説明したが、本発明はこ
れらに制限されるものではない。たとえば、種々の変更
、改良、組合せ等が可能なことは当業者に自明であろう
。
れらに制限されるものではない。たとえば、種々の変更
、改良、組合せ等が可能なことは当業者に自明であろう
。
本発明によれば、ゲート絶縁層に３層積層構造を用いた
ことによって、半導体層のエツチング工程における絶縁
層のオーバエツチングを防止できる。
ことによって、半導体層のエツチング工程における絶縁
層のオーバエツチングを防止できる。
ゲート絶縁層の第３層目に窒化シリコン膜を用いている
ため、エツチングが半導体層から第３ゲート絶縁層に移
行した際に窒素のプラズマ発光ピークを検出することで
容易にエツチング終点か検出可能である。
ため、エツチングが半導体層から第３ゲート絶縁層に移
行した際に窒素のプラズマ発光ピークを検出することで
容易にエツチング終点か検出可能である。
第２ゲート絶縁層に第３ゲート絶縁層よりも耐エツチン
グ性に優れた材料を使用することにより、エツチングス
トッパの役目を果たし、絶縁層のオーバエツチング防止
が可能となる。
グ性に優れた材料を使用することにより、エツチングス
トッパの役目を果たし、絶縁層のオーバエツチング防止
が可能となる。
第３ゲート絶縁層にプラズマＣＶＤ法による窒化シリコ
ン膜を用いているため、真空を破らず、半導体シリコン
層の連続成膜が行えるので、ゲート絶縁層と半導体層と
の間に不純物が混入せず、界面準位の安定なものを形成
できる。
ン膜を用いているため、真空を破らず、半導体シリコン
層の連続成膜が行えるので、ゲート絶縁層と半導体層と
の間に不純物が混入せず、界面準位の安定なものを形成
できる。
第１図は本発明の実施例による薄膜トランジスタの断面
構造図、 第２図は従来の技術による薄膜トランジスタの断面構造
図である。 図において、 ６０．７０゜
構造図、 第２図は従来の技術による薄膜トランジスタの断面構造
図である。 図において、 ６０．７０゜
Claims (4)
- （１）、透明絶縁基板と、 前記透明絶縁基板上に形成したゲート電極層と、 前記ゲート電極層と前記基板の上に形成したゲート絶縁
層と、 前記ゲート絶縁層の上に形成した半導体層と、前記半導
体層の上に形成したソース／ドレイン電極層とを有し、 前記ゲート絶縁層は隣接する層が互いに異なる材料で形
成された３層の積層を含む薄膜トランジスタ。 - （２）、前記ゲート絶縁層は前記ゲート電極層に近い順
に第１絶縁層、第２絶縁層及び第３絶縁層を含み、前記
第２絶縁層が前記第３絶縁層よりも耐エッチング性に優
れる材料で構成される請求項１記載の薄膜トランジスタ
。 - （３）、透明絶縁基板上にゲート電極層を形成する工程
と、 前記ゲート電極層と前記透明絶縁基板の上に三層の積層
構造を含むゲート絶縁層を形成する工程であって、前記
３層の第１層と第２層とは異なる成膜法で形成する工程
と、 前記ゲート絶縁層の上に半導体層を形成する工程と、 前記半導体層の所定領域をエッチングする工程と、 前記半導体層の上にソース電極とドレイン電極の層を同
時に形成する工程と、 を含む薄膜トランジスタの製造方法。 - （４）、前記ゲート絶縁層の３層の形成工程は、プラズ
マＣＶＤ法による窒化シリコン膜で第１層を形成し、ス
パッタ法による酸化シリコン膜で第２層を形成すること
を含む請求項４記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16374490A JPH0456168A (ja) | 1990-06-21 | 1990-06-21 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16374490A JPH0456168A (ja) | 1990-06-21 | 1990-06-21 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456168A true JPH0456168A (ja) | 1992-02-24 |
Family
ID=15779859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16374490A Pending JPH0456168A (ja) | 1990-06-21 | 1990-06-21 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456168A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0654817A1 (de) * | 1993-11-22 | 1995-05-24 | Lüder, Ernst, Prof. Dr.-Ing. habil. | Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren |
| WO2005041310A1 (en) * | 2003-10-28 | 2005-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same, and television receiver |
| WO2005041311A1 (en) * | 2003-10-28 | 2005-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same, and liquid crystal television reciever |
| US7439086B2 (en) | 2003-11-14 | 2008-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing liquid crystal display device |
| CN102222699A (zh) * | 2010-04-16 | 2011-10-19 | 三星移动显示器株式会社 | 显示设备 |
| US8247965B2 (en) | 2003-11-14 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting display device and method for manufacturing the same |
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|---|---|---|---|---|
| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
-
1990
- 1990-06-21 JP JP16374490A patent/JPH0456168A/ja active Pending
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| JPS6086863A (ja) * | 1983-10-19 | 1985-05-16 | Fujitsu Ltd | 絶縁ゲ−ト型薄膜トランジスタ |
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