JPH03246949A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH03246949A JPH03246949A JP2044749A JP4474990A JPH03246949A JP H03246949 A JPH03246949 A JP H03246949A JP 2044749 A JP2044749 A JP 2044749A JP 4474990 A JP4474990 A JP 4474990A JP H03246949 A JPH03246949 A JP H03246949A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関
する。
ｍ Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関
する。
［従来の技術］
液晶テレビ等に使用される液晶表示装置としては、単純
マトリクス型がある。しかし、高コントラスト及び高時
分割駆動を実現するには、単純マトリクス型では限界が
ある。そこで、走査電極と信号電極のマトリクス交点部
の各画素ごとにスイッチ素子と必要に応じてキャパシタ
素子を付加・集積し、コントラストや応答速度などの表
示性能の向上を図るようにしたアクティブマトリクス型
が用いられるようになってきている。特に、３端子のス
イッチ素子の中でも薄膜トランジスタ（以下、適宜ＴＰ
Ｔと略記する）を用いたものは低電圧で動作可能であり
、Ｃ−ＭＯＳ ＩＣとの適合性が優れていること、ま
た周辺回路を同一の基板上に組み込める可能性があるこ
となどから、将来バリスタやＭＩＭなどの２端子の非線
形素子をしのぎ主流になると考えられている。また、Ｔ
ＰＴの基本構造にはスタガー型とその積層構造を逆にし
た逆スタガー型およびコプラナー型とその積層構造を逆
にした逆スタガ−型の４つの構造が知られている。従来
この種の薄膜トランジスタの製造方法として、例えば第
２図（Ａ）〜（Ｆ）によるものが知られている。この第
２図（Ａ）〜（Ｆ）は逆スタガー型薄膜トランジスタに
ついて示したものである。第２図（Ａ）において、１は
ガラス基板であり、ガラス基板ｌ上に先ず、スパッタ法
、あるいは蒸着法等により、例えばクロム（Ｃｒ）から
なる導電層を堆積し、パターニングしてゲート電極２を
形成する。
マトリクス型がある。しかし、高コントラスト及び高時
分割駆動を実現するには、単純マトリクス型では限界が
ある。そこで、走査電極と信号電極のマトリクス交点部
の各画素ごとにスイッチ素子と必要に応じてキャパシタ
素子を付加・集積し、コントラストや応答速度などの表
示性能の向上を図るようにしたアクティブマトリクス型
が用いられるようになってきている。特に、３端子のス
イッチ素子の中でも薄膜トランジスタ（以下、適宜ＴＰ
Ｔと略記する）を用いたものは低電圧で動作可能であり
、Ｃ−ＭＯＳ ＩＣとの適合性が優れていること、ま
た周辺回路を同一の基板上に組み込める可能性があるこ
となどから、将来バリスタやＭＩＭなどの２端子の非線
形素子をしのぎ主流になると考えられている。また、Ｔ
ＰＴの基本構造にはスタガー型とその積層構造を逆にし
た逆スタガー型およびコプラナー型とその積層構造を逆
にした逆スタガ−型の４つの構造が知られている。従来
この種の薄膜トランジスタの製造方法として、例えば第
２図（Ａ）〜（Ｆ）によるものが知られている。この第
２図（Ａ）〜（Ｆ）は逆スタガー型薄膜トランジスタに
ついて示したものである。第２図（Ａ）において、１は
ガラス基板であり、ガラス基板ｌ上に先ず、スパッタ法
、あるいは蒸着法等により、例えばクロム（Ｃｒ）から
なる導電層を堆積し、パターニングしてゲート電極２を
形成する。
次いで、第２図（Ｂ）に示すように、例えばプラズマＣ
ＶＤ法によりゲート電極２を被覆するための窒化シリコ
ン（Ｓ ｉ Ｎｘ）からなり膜厚が２０００〜３０００
人のゲート絶縁膜３を堆積する。
ＶＤ法によりゲート電極２を被覆するための窒化シリコ
ン（Ｓ ｉ Ｎｘ）からなり膜厚が２０００〜３０００
人のゲート絶縁膜３を堆積する。
次いで、第２図（Ｃ）に示すように、ゲート絶縁膜３上
にスパッタ法等によりアモルファスシリコン（ａ−３ｉ
）４を成膜し、その上にスパッタ法等により、リン（Ｐ
）又は砒素（Ａ ｓ ）をドーピングしたｎ”−３ｉ層
５を堆積する。
にスパッタ法等によりアモルファスシリコン（ａ−３ｉ
）４を成膜し、その上にスパッタ法等により、リン（Ｐ
）又は砒素（Ａ ｓ ）をドーピングしたｎ”−３ｉ層
５を堆積する。
次いで、第２図（Ｄ）に示すように、例えばプラズマエ
ツチングを用いたパターニング方法によってａ−３ｉ４
およびｎ”−３ｉ層５をパターニングして前記ゲート電
極２と対向する位置に半導体層６およびコンタクト層７
を形成する。
ツチングを用いたパターニング方法によってａ−３ｉ４
およびｎ”−３ｉ層５をパターニングして前記ゲート電
極２と対向する位置に半導体層６およびコンタクト層７
を形成する。
次いで、第２図（Ｅ）に示すように、スパッタ法により
、例えばＡｆｌからなる導電層８を堆積した後、同図（
Ｆ）に示すように加工精度のよいプラズマエツチングを
用いたパターニング方法によって導電層８をパターニン
グしてゲート電極９およびドレイン電極１０を形成する
と共に、コンタクト層７の一部をエツチングしてチャン
ネル部を形成して薄膜トランジスタを完成する。
、例えばＡｆｌからなる導電層８を堆積した後、同図（
Ｆ）に示すように加工精度のよいプラズマエツチングを
用いたパターニング方法によって導電層８をパターニン
グしてゲート電極９およびドレイン電極１０を形成する
と共に、コンタクト層７の一部をエツチングしてチャン
ネル部を形成して薄膜トランジスタを完成する。
［発明が解決しようとする課題］
ところで、このような従来の薄膜トランジスタを有する
液晶表示装置にあっては、高コントラストを得るために
はトランジスタの０Ｎ１１流を大きくする（すなわち、
トランジスタのＯＮとＯＦＦとの電流差を大きくする）
必要がある。ＯＮ電流を大きくするにはゲート電極２と
半導体層６との間のゲート絶縁膜３を薄くしゲート電極
２から半導体層６に印加される電界を強めるようにすれ
ばよいが、ゲート絶縁膜３を薄くするとゲート電極２と
ソース電極９、ドレイン電極１０とがショートする確率
が高くなるという不具合が生じる。
液晶表示装置にあっては、高コントラストを得るために
はトランジスタの０Ｎ１１流を大きくする（すなわち、
トランジスタのＯＮとＯＦＦとの電流差を大きくする）
必要がある。ＯＮ電流を大きくするにはゲート電極２と
半導体層６との間のゲート絶縁膜３を薄くしゲート電極
２から半導体層６に印加される電界を強めるようにすれ
ばよいが、ゲート絶縁膜３を薄くするとゲート電極２と
ソース電極９、ドレイン電極１０とがショートする確率
が高くなるという不具合が生じる。
また、第３図に示すようにゲート電極２とガラス基板１
との間にゲート電極２の膜厚分の段差がある場合にはこ
の段差の部分でゲート絶縁膜３にクラックが発生し易く
ゲート電極とドレイン電極間あるいはゲート電極とソー
ス間電極の層間ショート１１を引き起こし易いという問
題点があった。
との間にゲート電極２の膜厚分の段差がある場合にはこ
の段差の部分でゲート絶縁膜３にクラックが発生し易く
ゲート電極とドレイン電極間あるいはゲート電極とソー
ス間電極の層間ショート１１を引き起こし易いという問
題点があった。
本発明の目的は、ゲート電極とソース、ドレイン電極と
の層間ショートを発生させることなく、０ＮＩｉ流を大
きくして、特性を向上させることができる簿膜トランジ
スタおよびその製造方法を提供することにある。
の層間ショートを発生させることなく、０ＮＩｉ流を大
きくして、特性を向上させることができる簿膜トランジ
スタおよびその製造方法を提供することにある。
［課題を解決するための手段］
本発明による薄膜トランジスタは上記目的達成のため、
絶縁基板上に導電性の突起部を有するゲート電極と、こ
のゲート電極を覆い、その上面が前記突起部の上面とほ
ぼ同一となる第１の絶縁膜と、この第１の絶縁膜の上に
形成される第２の絶縁膜と、この第２の絶縁膜の上に形
成される半導体層、ソース電極及びドレイン電極とを備
えたものである。
絶縁基板上に導電性の突起部を有するゲート電極と、こ
のゲート電極を覆い、その上面が前記突起部の上面とほ
ぼ同一となる第１の絶縁膜と、この第１の絶縁膜の上に
形成される第２の絶縁膜と、この第２の絶縁膜の上に形
成される半導体層、ソース電極及びドレイン電極とを備
えたものである。
また、本発明の薄膜トランジスタの製造方法は、絶縁基
板上にゲート電極を形成する工程と、前記ゲート電極上
に所定の形状の導電性の突起部を形成する工程と、前記
突起部が形成されたゲート電極および前記絶縁基板上に
第１の絶縁膜を塗布する工程と、前記絶縁物をエッチバ
ックしてその上面を前記突起部の上面とほぼ同一にする
工程と、エッチバック後の前記突起部および前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記突起部
と対向する位置の前記第１の絶縁膜上に半導体層とソー
ス、ドレイン電極を形成する工程とからなっている。
板上にゲート電極を形成する工程と、前記ゲート電極上
に所定の形状の導電性の突起部を形成する工程と、前記
突起部が形成されたゲート電極および前記絶縁基板上に
第１の絶縁膜を塗布する工程と、前記絶縁物をエッチバ
ックしてその上面を前記突起部の上面とほぼ同一にする
工程と、エッチバック後の前記突起部および前記第１の
絶縁膜上に第２の絶縁膜を形成する工程と、前記突起部
と対向する位置の前記第１の絶縁膜上に半導体層とソー
ス、ドレイン電極を形成する工程とからなっている。
［作用］
上記したように、本発明の薄膜トランジスタによれば、
導電性の突起部を有するゲート電極を、その上面が前記
突起部の上面とほぼ同一となる第１の絶縁膜で覆って平
坦化し、この第１の絶縁膜の上に第２の絶縁膜（ゲート
絶縁膜）を形成し、この上に半導体層、ソース及びドレ
イン電極を形成したものである。前記第１の絶縁膜を平
坦化しているので、前記突起部と半導体層との間の第２
の絶縁膜（ゲート絶縁膜）を従来よりも薄くできる。そ
の結果、ＯＮ電流を大きくとることができ薄膜トランジ
スタの特性を向上させることができる。
導電性の突起部を有するゲート電極を、その上面が前記
突起部の上面とほぼ同一となる第１の絶縁膜で覆って平
坦化し、この第１の絶縁膜の上に第２の絶縁膜（ゲート
絶縁膜）を形成し、この上に半導体層、ソース及びドレ
イン電極を形成したものである。前記第１の絶縁膜を平
坦化しているので、前記突起部と半導体層との間の第２
の絶縁膜（ゲート絶縁膜）を従来よりも薄くできる。そ
の結果、ＯＮ電流を大きくとることができ薄膜トランジ
スタの特性を向上させることができる。
また、本発明の薄膜トランジスタの製造方法によれば、
前記突起部が形成されたゲート電極を形成した後、絶縁
基板上に第１の絶縁膜を塗布して平坦化し、この第１の
絶縁膜をエッチバックして前記突起部の上面と前記第１
の絶縁膜の上面とを同一とした後、第２の絶縁膜（ゲー
ト絶縁）を形成し、更に半導体層、ソース及びドレイン
電極を形成している。前記第１の絶縁膜を平坦化し、そ
の上に第２の絶縁膜（ゲート絶縁膜）を形成しているの
で、この第２の絶縁膜に段差がない。したがって、ゲー
ト電極とソース・ドレイン電極との層間距離を充分に確
保され層間ショートが発生する確率を低減させて歩留り
の低下を防止できる。
前記突起部が形成されたゲート電極を形成した後、絶縁
基板上に第１の絶縁膜を塗布して平坦化し、この第１の
絶縁膜をエッチバックして前記突起部の上面と前記第１
の絶縁膜の上面とを同一とした後、第２の絶縁膜（ゲー
ト絶縁）を形成し、更に半導体層、ソース及びドレイン
電極を形成している。前記第１の絶縁膜を平坦化し、そ
の上に第２の絶縁膜（ゲート絶縁膜）を形成しているの
で、この第２の絶縁膜に段差がない。したがって、ゲー
ト電極とソース・ドレイン電極との層間距離を充分に確
保され層間ショートが発生する確率を低減させて歩留り
の低下を防止できる。
［実施例］
以下、本発明を図面に基づいて説明する。
第１図には本発明に係る逆スタガー型薄膜トランジスタ
の製造方法の一実施例が示されている。
の製造方法の一実施例が示されている。
この実施例では、絶縁基板としてのガラス基板２１上に
先ずスパッタ法等により、例えばＣｒからなる導電層を
堆積し、パターニングしてゲート電極（導電層）２２を
形成する。
先ずスパッタ法等により、例えばＣｒからなる導電層を
堆積し、パターニングしてゲート電極（導電層）２２を
形成する。
次いで、第１図（Ｂ）に示すように、ＣＶＤ法によりゲ
ート電極２２上に例えばタンタル（Ｔａ）からなる導電
層を堆積し、パターニングしてゲート電極２２上に凸状
の突起部２３を形成する。ゲート電極２２上にゲート電
極２２と一体となって形成された突起部２３は後述する
半導体層２８の直下の半導体層２８と対向する位置に形
成される。
ート電極２２上に例えばタンタル（Ｔａ）からなる導電
層を堆積し、パターニングしてゲート電極２２上に凸状
の突起部２３を形成する。ゲート電極２２上にゲート電
極２２と一体となって形成された突起部２３は後述する
半導体層２８の直下の半導体層２８と対向する位置に形
成される。
なお、エツチングの選択比をとり易くするためにゲート
電極２２とその突起部２３には異なる金属を用いている
が、同種の金属であってもよい。
電極２２とその突起部２３には異なる金属を用いている
が、同種の金属であってもよい。
次いで、第１図（Ｃ）に示すようにガラス基板２１、ゲ
ート電極２２およびその突起部２３上にスピンオンガラ
ス（ＳＯＧ）２４等所定の絶縁物を塗付後焼成して平坦
化させる。なお、所定の絶縁物として例えばフォトレジ
ストやポリイミドなどの有機絶縁物を用いるようにして
もよい。
ート電極２２およびその突起部２３上にスピンオンガラ
ス（ＳＯＧ）２４等所定の絶縁物を塗付後焼成して平坦
化させる。なお、所定の絶縁物として例えばフォトレジ
ストやポリイミドなどの有機絶縁物を用いるようにして
もよい。
次いで、第１図（Ｄ）に示すように焼成した５ＯＧ２４
をフレオン（ＣＦ４）＋○ヨガスのプラズマによりエッ
チバックしてゲート電極２２の突起部２３の表面を露出
させる。
をフレオン（ＣＦ４）＋○ヨガスのプラズマによりエッ
チバックしてゲート電極２２の突起部２３の表面を露出
させる。
次いで、第１図（Ｅ）に示すように、例えばＣＶＤ法に
よりゲート電極２２の突起部２３の表面および５ＯＧ２
４上に窒化シリコン（Ｓ ｉ Ｎ）がらなり膜厚が５０
０〜１０００人のゲート絶縁膜２５を堆積する。この場
合、ゲート電極２２およびその突起部２３の段差部は５
ＯＧ２４により平坦化されており、従ってゲート絶縁膜
２５は５ＯＧ２４上に均一の厚さに堆積される。また、
ゲート絶縁膜２５の膜厚も従来のものに比べ約１／３〜
１．／６程度に薄く堆積する。
よりゲート電極２２の突起部２３の表面および５ＯＧ２
４上に窒化シリコン（Ｓ ｉ Ｎ）がらなり膜厚が５０
０〜１０００人のゲート絶縁膜２５を堆積する。この場
合、ゲート電極２２およびその突起部２３の段差部は５
ＯＧ２４により平坦化されており、従ってゲート絶縁膜
２５は５ＯＧ２４上に均一の厚さに堆積される。また、
ゲート絶縁膜２５の膜厚も従来のものに比べ約１／３〜
１．／６程度に薄く堆積する。
次いで、第１図（Ｆ）に示すように、ゲート絶縁膜２５
上にスパッタ法等によりアモルファスシリコン（ａ−３
ｉ）２６を成膜し、その上にＣＶＤ法等により、リン（
Ｐ）又は砒素（Ａｓ）をドーピングしたｎ”−３ｉ層２
７を堆積する。
上にスパッタ法等によりアモルファスシリコン（ａ−３
ｉ）２６を成膜し、その上にＣＶＤ法等により、リン（
Ｐ）又は砒素（Ａｓ）をドーピングしたｎ”−３ｉ層２
７を堆積する。
次いで、第１図（Ｇ）に示すように、例えばプラズマエ
ツチングを用いたパターニング方法によってａ−３ｉ層
２６およびｎ”−３ｉ層２７をパターニングして前記ゲ
ート電極２２と対向する位置に半導体層２８およびコン
タクト層２９を形成する。
ツチングを用いたパターニング方法によってａ−３ｉ層
２６およびｎ”−３ｉ層２７をパターニングして前記ゲ
ート電極２２と対向する位置に半導体層２８およびコン
タクト層２９を形成する。
次いで、第１図（Ｈ）に示すように、スパッタ法等によ
り、例えばＡＱからなる導電層３０を堆積した後、同図
（Ｉ）に示すように加工精度のよいプラズマエツチング
を用いたパターニング方法によって導電層３０をパター
ニングしてソース電極３１およびドレイン電極３２を形
成すると共に、ｎ”−８ｉ層２７の一部をエツチングし
てチャンネル部を形成して薄膜トランジスタを完成する
。
り、例えばＡＱからなる導電層３０を堆積した後、同図
（Ｉ）に示すように加工精度のよいプラズマエツチング
を用いたパターニング方法によって導電層３０をパター
ニングしてソース電極３１およびドレイン電極３２を形
成すると共に、ｎ”−８ｉ層２７の一部をエツチングし
てチャンネル部を形成して薄膜トランジスタを完成する
。
以上説明したように、本実施例ではゲート電極２２上に
突起部２３を形成し、突起部２３をゲート電極の一部と
し、ガラス基板２１上に５ＯＧ２４を塗付して平坦化す
るようにしているので、突出部２３と半導体層２８との
間のゲート絶縁膜２５を大幅に薄く（従来のものに比べ
膜厚を１／３以下に薄く）することができ、ＯＮ電流の
大きな薄膜トランジスタを実現することができる。この
場合、ゲート電極２２及び突起部２３とソース電極３１
、ドレイン電極３２とはゲート絶縁膜２５に５ＯＧ２４
を加えた二層の絶縁膜で絶縁されているからゲート電極
２２とソース、ドレイン電極３１．３２の距離は従来の
もの以上に十分に確保されることとなり、層間ショート
が発生する確率を低減させることができる。さらに、ゲ
ート電極２２とガラス基板２１との段差は５ＯＧ２４に
より平坦化されるためゲート絶縁膜２５の段差部もなく
なり、クラック等の発生を未然に防いで層間ショートの
発生をより一層低減させることが可能になる。
突起部２３を形成し、突起部２３をゲート電極の一部と
し、ガラス基板２１上に５ＯＧ２４を塗付して平坦化す
るようにしているので、突出部２３と半導体層２８との
間のゲート絶縁膜２５を大幅に薄く（従来のものに比べ
膜厚を１／３以下に薄く）することができ、ＯＮ電流の
大きな薄膜トランジスタを実現することができる。この
場合、ゲート電極２２及び突起部２３とソース電極３１
、ドレイン電極３２とはゲート絶縁膜２５に５ＯＧ２４
を加えた二層の絶縁膜で絶縁されているからゲート電極
２２とソース、ドレイン電極３１．３２の距離は従来の
もの以上に十分に確保されることとなり、層間ショート
が発生する確率を低減させることができる。さらに、ゲ
ート電極２２とガラス基板２１との段差は５ＯＧ２４に
より平坦化されるためゲート絶縁膜２５の段差部もなく
なり、クラック等の発生を未然に防いで層間ショートの
発生をより一層低減させることが可能になる。
なお、上記実施例におけるゲート電極やその突起部、塗
付する絶縁物やゲート絶縁膜の材質は一例であって、各
々同一もしくは類似の性質を有する他の材料を用いるこ
とができることはいうまでもない。
付する絶縁物やゲート絶縁膜の材質は一例であって、各
々同一もしくは類似の性質を有する他の材料を用いるこ
とができることはいうまでもない。
また、上記実施例では逆スタガー型薄膜トランジスタの
ゲート電極に適用した例であるが、これには限定されず
、ゲート電極と半導体層とが絶縁膜を介して対向する構
造のもの（例えば、逆コプラナー型薄膜トランジスタ等
）には全てに適用可能である。
ゲート電極に適用した例であるが、これには限定されず
、ゲート電極と半導体層とが絶縁膜を介して対向する構
造のもの（例えば、逆コプラナー型薄膜トランジスタ等
）には全てに適用可能である。
［発明の効果］
上記したように、本発明の薄膜トランジスタによれば、
導電性の突起部を有するゲート電極を、その上面が前記
突起部の上面とほぼ同一となる第１の絶縁膜で覆って平
坦化し、この第１の絶縁膜の上に第２の絶縁膜（ゲート
絶縁膜）を形成し、この上に半導体層、ソース及びドレ
イン電極を形成したものである。前記第１の絶縁膜を平
坦化しているので、前記突起部と半導体層との間の第２
の絶縁膜（ゲート絶縁膜）を従来よりも薄くできる。そ
の結果、ＯＮ電流を大きくとることができ薄膜トランジ
スタの特性を向上させることができる。
導電性の突起部を有するゲート電極を、その上面が前記
突起部の上面とほぼ同一となる第１の絶縁膜で覆って平
坦化し、この第１の絶縁膜の上に第２の絶縁膜（ゲート
絶縁膜）を形成し、この上に半導体層、ソース及びドレ
イン電極を形成したものである。前記第１の絶縁膜を平
坦化しているので、前記突起部と半導体層との間の第２
の絶縁膜（ゲート絶縁膜）を従来よりも薄くできる。そ
の結果、ＯＮ電流を大きくとることができ薄膜トランジ
スタの特性を向上させることができる。
また、本発明の薄膜トランジスタの製造方法によれば、
前記突起部が形成されたゲート電極を形成した後、絶縁
基板上に第１の絶縁膜を塗布して平坦化し、この第１の
絶縁膜をエッチバックして前記突起部の上面と前記第１
の絶縁膜の上面とを同一とした後、第２の絶縁膜（ゲー
ト絶縁）を形成し、更に半導体層、ソース及びドレイン
電極を形成している。前記第１の絶縁膜を平坦化し、そ
の上に第２の絶縁膜（ゲート絶縁膜）を形成しているの
で、この第２の絶縁膜に段差がない。したかって、ゲー
ト電極とソース・ビレ１ン電極との層間距離を充分に確
保され層間ショートが発生する確率を低減させて歩留り
の低下を防止できる。
前記突起部が形成されたゲート電極を形成した後、絶縁
基板上に第１の絶縁膜を塗布して平坦化し、この第１の
絶縁膜をエッチバックして前記突起部の上面と前記第１
の絶縁膜の上面とを同一とした後、第２の絶縁膜（ゲー
ト絶縁）を形成し、更に半導体層、ソース及びドレイン
電極を形成している。前記第１の絶縁膜を平坦化し、そ
の上に第２の絶縁膜（ゲート絶縁膜）を形成しているの
で、この第２の絶縁膜に段差がない。したかって、ゲー
ト電極とソース・ビレ１ン電極との層間距離を充分に確
保され層間ショートが発生する確率を低減させて歩留り
の低下を防止できる。
第１図（Ａ）〜（Ｉ）は本発明に係る逆スタガー型薄膜
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第２図（Ａ）〜（Ｆ）は従来の逆スタガー型薄膜トラン
ジスタの製造方法の一例を工程順に示す断面図、 第３図は従来の問題点を説明するための逆スタガー型薄
膜トランジスタトランジスタの断面図である。 ２１・・・・ガラス基板、２２・・・・ゲート電極、２
３・・・・突起部、２４・・・・スピンオンガラス、２
５・・・・ゲート絶縁膜、２８・・・・半導体層、２９
・・・・コンタクト層、３１・・・・ソース電極、３２
・・・・ドレイン電極。
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第２図（Ａ）〜（Ｆ）は従来の逆スタガー型薄膜トラン
ジスタの製造方法の一例を工程順に示す断面図、 第３図は従来の問題点を説明するための逆スタガー型薄
膜トランジスタトランジスタの断面図である。 ２１・・・・ガラス基板、２２・・・・ゲート電極、２
３・・・・突起部、２４・・・・スピンオンガラス、２
５・・・・ゲート絶縁膜、２８・・・・半導体層、２９
・・・・コンタクト層、３１・・・・ソース電極、３２
・・・・ドレイン電極。
Claims (2)
- （１）絶縁基板上に導電性の突起部を有するゲート電極
と、このゲート電極を覆い、その上面が前記突起部の上
面とほぼ同一となる第１の絶縁膜と、この第１の絶縁膜
の上に形成される第２の絶縁膜と、この第２の絶縁膜の
上に形成される半導体層、ソース電極及びドレイン電極
とを備えたことを特徴とする薄膜トランジスタ。 - （２）絶縁基板上にゲート電極を形成する工程と、前記
ゲート電極上に所定の形状の導電性の突起部を形成する
工程と、前記突起部が形成されたゲート電極および前記
絶縁基板上に第１の絶縁膜を塗布する工程と、前記絶縁
物をエッチバックしてその上面を前記突起部の上面とほ
ぼ同一にする工程と、エッチバック後の前記突起部およ
び前記第１の絶縁膜上に第２の絶縁膜を形成する工程と
、前記突起部と対向する位置の前記第２の絶縁膜上に半
導体層とソース、ドレイン電極を形成する工程とを含む
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4474990A JP2879765B2 (ja) | 1990-02-26 | 1990-02-26 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4474990A JP2879765B2 (ja) | 1990-02-26 | 1990-02-26 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246949A true JPH03246949A (ja) | 1991-11-05 |
| JP2879765B2 JP2879765B2 (ja) | 1999-04-05 |
Family
ID=12700097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4474990A Expired - Lifetime JP2879765B2 (ja) | 1990-02-26 | 1990-02-26 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2879765B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728604A (en) * | 1993-08-19 | 1998-03-17 | Goldstar Electron Co., Ltd. | Method for making thin film transistors |
| US7973905B2 (en) | 1996-11-26 | 2011-07-05 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material and manufacturing methods thereof |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
-
1990
- 1990-02-26 JP JP4474990A patent/JP2879765B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728604A (en) * | 1993-08-19 | 1998-03-17 | Goldstar Electron Co., Ltd. | Method for making thin film transistors |
| US7973905B2 (en) | 1996-11-26 | 2011-07-05 | Samsung Electronics Co., Ltd. | Liquid crystal displays using organic insulating material and manufacturing methods thereof |
| JP2012191185A (ja) * | 2011-02-24 | 2012-10-04 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2879765B2 (ja) | 1999-04-05 |
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