JPH0553147A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH0553147A JPH0553147A JP23699391A JP23699391A JPH0553147A JP H0553147 A JPH0553147 A JP H0553147A JP 23699391 A JP23699391 A JP 23699391A JP 23699391 A JP23699391 A JP 23699391A JP H0553147 A JPH0553147 A JP H0553147A
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Abstract
(57)【要約】
【目的】 二重ゲート構造の薄膜トランジスタの製造工
程数の削減。 【構成】 ガラス基板101上に下部ゲート電極10
2、ゲート絶縁膜103、アイランド半導体層104、
オーミックコンタクト層105、ソース電極106およ
びドレイン電極107、その上に絶縁膜108を順次形
成する。続いて、上部ゲート電極111と画素電極10
9とを透明な導電性材料ITOにより同時に形成する。
程数の削減。 【構成】 ガラス基板101上に下部ゲート電極10
2、ゲート絶縁膜103、アイランド半導体層104、
オーミックコンタクト層105、ソース電極106およ
びドレイン電極107、その上に絶縁膜108を順次形
成する。続いて、上部ゲート電極111と画素電極10
9とを透明な導電性材料ITOにより同時に形成する。
Description
【0001】
【産業上の利用分野】本発明は、薄膜トランジスタ素子
を備えた液晶表示装置およびその製造方法に関し、特に
二重ゲート構造の薄膜トランジスタ素子を用いた液晶表
示装置およびその製造方法に関する。
を備えた液晶表示装置およびその製造方法に関し、特に
二重ゲート構造の薄膜トランジスタ素子を用いた液晶表
示装置およびその製造方法に関する。
【0002】
【従来の技術】図3は従来の二重ゲート構造の薄膜トラ
ンジスタの断面図である。同図において、301はガラ
ス基板、302は、クロム等の金属で形成された下部ゲ
ート電極、303は窒化シリコンからなるゲート絶縁
膜、304はアモルファスシリコンからなるアイランド
半導体層、305は、アイランド半導体層304の表面
に形成されたオーミックコンタクト層、306はソース
電極、307はドレイン電極、308はITO(インジ
ウム・錫酸化物)等の透明導電材料からなる画素電極、
309は窒化シリコンからなる絶縁膜、310はクロム
等の金属で形成された上部ゲート電極である。ここで、
上部ゲート電極310は、図示されていないコンタクト
ホールを介して下部ゲート電極302と接続されてい
る。
ンジスタの断面図である。同図において、301はガラ
ス基板、302は、クロム等の金属で形成された下部ゲ
ート電極、303は窒化シリコンからなるゲート絶縁
膜、304はアモルファスシリコンからなるアイランド
半導体層、305は、アイランド半導体層304の表面
に形成されたオーミックコンタクト層、306はソース
電極、307はドレイン電極、308はITO(インジ
ウム・錫酸化物)等の透明導電材料からなる画素電極、
309は窒化シリコンからなる絶縁膜、310はクロム
等の金属で形成された上部ゲート電極である。ここで、
上部ゲート電極310は、図示されていないコンタクト
ホールを介して下部ゲート電極302と接続されてい
る。
【0003】
【発明が解決しようとする課題】上述した二重ゲート構
造薄膜トランジスタを用いた従来の液晶表示装置では、
上部ゲート電極と画素電極とがそれぞれ別々の成膜工程
と別々のリソグラフィー工程により形成されているた
め、単一ゲート構造の薄膜トランジスタと比較して製造
するのに工数が多くかかるという欠点があった。
造薄膜トランジスタを用いた従来の液晶表示装置では、
上部ゲート電極と画素電極とがそれぞれ別々の成膜工程
と別々のリソグラフィー工程により形成されているた
め、単一ゲート構造の薄膜トランジスタと比較して製造
するのに工数が多くかかるという欠点があった。
【0004】
【課題を解決するための手段】本発明の二重ゲート構造
薄膜トランジスタを用いた液晶表示装置では、上部ゲー
ト電極と画素電極とが同一の材料で形成されている。
薄膜トランジスタを用いた液晶表示装置では、上部ゲー
ト電極と画素電極とが同一の材料で形成されている。
【0005】また、本発明の液晶表示装置の製造方法
は、絶縁基板上に下部ゲート電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、アイランド半導体層を形
成する工程と、前記アイランド半導体層に接続されるソ
ース電極およびドレイン電極を形成する工程と、ソース
電極と接続される画素電極と上部ゲート電極とを同時に
形成する工程と、を含んでいる。
は、絶縁基板上に下部ゲート電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、アイランド半導体層を形
成する工程と、前記アイランド半導体層に接続されるソ
ース電極およびドレイン電極を形成する工程と、ソース
電極と接続される画素電極と上部ゲート電極とを同時に
形成する工程と、を含んでいる。
【0006】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1の(a)は、本発明の第1の実施例を
示す平面図であり、図1の(b)はそのA−A線断面図
である。
て説明する。図1の(a)は、本発明の第1の実施例を
示す平面図であり、図1の(b)はそのA−A線断面図
である。
【0007】同図において、101はガラス基板、10
2はクロムからなる下部ゲート電極、103は窒化シリ
コンからなるゲート絶縁膜、104はアモルファスシリ
コンからなるアイランド半導体層、105はn型アモル
ファスシリコンからなるオーミックコンタクト層、10
6、107は、それぞれクロム膜により形成されたソー
ス電極とドレイン電極、108は窒化シリコンからなる
絶縁膜、109はITOからなる画素電極、110はソ
ース電極106−画素電極109間を接続するためのコ
ンタクトホール、111は画素電極109と同一材料
(この場合はITO)で形成された上部ゲート電極、1
12は、下部ゲート電極102と上部ゲート電極111
との間を接続するためのコンタクトホールである。
2はクロムからなる下部ゲート電極、103は窒化シリ
コンからなるゲート絶縁膜、104はアモルファスシリ
コンからなるアイランド半導体層、105はn型アモル
ファスシリコンからなるオーミックコンタクト層、10
6、107は、それぞれクロム膜により形成されたソー
ス電極とドレイン電極、108は窒化シリコンからなる
絶縁膜、109はITOからなる画素電極、110はソ
ース電極106−画素電極109間を接続するためのコ
ンタクトホール、111は画素電極109と同一材料
(この場合はITO)で形成された上部ゲート電極、1
12は、下部ゲート電極102と上部ゲート電極111
との間を接続するためのコンタクトホールである。
【0008】次に、本実施例の製造方法について説明す
る。厚さ約1mmのガラス基板101上に金属クロムを1
000Åの膜厚にスパッタ法により成膜し、これをフォ
トリソグラフィとウェットエッチング法によりパターン
化し下部ゲート電極102を形成する。次に、その上に
プラズマCVD法により窒化シリコン膜(ゲート絶縁膜
103)、アモルファスシリコン膜、リンをドープした
n型アモルファスシリコン膜をそれぞれ4000Å、2
000Å、500Åの膜厚に成長させる。次に、アモル
ファスシリコン膜とn型アモルファスシリコン膜をフォ
トリソグラフィとドライエッチング法により下部ゲート
電極上に島状に加工して、アイランド半導体層104と
オーミックコンタクト層105を形成する。
る。厚さ約1mmのガラス基板101上に金属クロムを1
000Åの膜厚にスパッタ法により成膜し、これをフォ
トリソグラフィとウェットエッチング法によりパターン
化し下部ゲート電極102を形成する。次に、その上に
プラズマCVD法により窒化シリコン膜(ゲート絶縁膜
103)、アモルファスシリコン膜、リンをドープした
n型アモルファスシリコン膜をそれぞれ4000Å、2
000Å、500Åの膜厚に成長させる。次に、アモル
ファスシリコン膜とn型アモルファスシリコン膜をフォ
トリソグラフィとドライエッチング法により下部ゲート
電極上に島状に加工して、アイランド半導体層104と
オーミックコンタクト層105を形成する。
【0009】その上に金属クロムを膜厚1500Åにス
パッタ法で成膜し、フォトリソグラフィとドライエッチ
ング法によりパターン化し、ソース電極106およびド
レイン電極107を形成する。次に、アイランド半導体
層104上のソース電極とドレイン電極間のn型アモル
ファスシリコン層をドライエッチング法でエッチング除
去し、ソース電極とドレイン電極間を分離する。
パッタ法で成膜し、フォトリソグラフィとドライエッチ
ング法によりパターン化し、ソース電極106およびド
レイン電極107を形成する。次に、アイランド半導体
層104上のソース電極とドレイン電極間のn型アモル
ファスシリコン層をドライエッチング法でエッチング除
去し、ソース電極とドレイン電極間を分離する。
【0010】続いて、プラズマCVD法により、膜厚4
000Åの窒化シリコン膜を成膜し、画素電極109、
コンタクトホール110、112部分を開孔して絶縁膜
108とする。ここで、この窒化シリコン膜は薄膜トラ
ンジスタ装置の保護膜としての機能と、この後に形成す
る上部ゲート電極111のゲート絶縁膜としての機能と
を有する膜である。
000Åの窒化シリコン膜を成膜し、画素電極109、
コンタクトホール110、112部分を開孔して絶縁膜
108とする。ここで、この窒化シリコン膜は薄膜トラ
ンジスタ装置の保護膜としての機能と、この後に形成す
る上部ゲート電極111のゲート絶縁膜としての機能と
を有する膜である。
【0011】次に、ITO膜をスパッタ法により膜厚1
000Åに成膜する。そしてフォトリソグラフィとウェ
ットエッチング法により、上部ゲート電極111と画素
電極109を同時に形成する。ここで、上部ゲート電極
111は、はコンタクトホール112を介して下部ゲー
ト電極102と接続され、また、画素電極109は、コ
ンタクトホール110を介してソース電極106と接続
される。最後に、全体を250℃で2時間アニールして
本実施例のTFT基板の製造を完了する。
000Åに成膜する。そしてフォトリソグラフィとウェ
ットエッチング法により、上部ゲート電極111と画素
電極109を同時に形成する。ここで、上部ゲート電極
111は、はコンタクトホール112を介して下部ゲー
ト電極102と接続され、また、画素電極109は、コ
ンタクトホール110を介してソース電極106と接続
される。最後に、全体を250℃で2時間アニールして
本実施例のTFT基板の製造を完了する。
【0012】従来法では、画素電極と上部ゲート電極と
が別々の工程により形成されていたので、それぞれの電
極の成膜工程とパターニング工程が必要であったが、本
実施例では、両電極を同じ工程で形成しているので、工
数がその分削減され、実質的に単一ゲート電極の薄膜ト
ランジスタの場合と同等の工数で二重ゲート薄膜トラン
ジスタを作成することができる。
が別々の工程により形成されていたので、それぞれの電
極の成膜工程とパターニング工程が必要であったが、本
実施例では、両電極を同じ工程で形成しているので、工
数がその分削減され、実質的に単一ゲート電極の薄膜ト
ランジスタの場合と同等の工数で二重ゲート薄膜トラン
ジスタを作成することができる。
【0013】図2は本発明の第2の実施例を示す断面図
である。同図において、図1の実施例と共通する部分に
は下2桁が共通する参照番号が付されている。
である。同図において、図1の実施例と共通する部分に
は下2桁が共通する参照番号が付されている。
【0014】本実施例は次のように製造される。ガラス
基板201上に下部ゲート電極202、ゲート絶縁膜2
03を形成した後、アモルファスシリコン膜と窒化シリ
コン膜とを続けて成膜し、これらをパターニングしてア
イランド半導体層204と絶縁膜208とを形成する。
続いて、n型アモルファスシリコンを堆積しこれをパタ
ーニングしてオーミックコンタクト層205を形成す
る。
基板201上に下部ゲート電極202、ゲート絶縁膜2
03を形成した後、アモルファスシリコン膜と窒化シリ
コン膜とを続けて成膜し、これらをパターニングしてア
イランド半導体層204と絶縁膜208とを形成する。
続いて、n型アモルファスシリコンを堆積しこれをパタ
ーニングしてオーミックコンタクト層205を形成す
る。
【0015】次に、ITO膜の成膜とパターニングを行
って画素電極209と上部ゲート電極211とを形成す
る。最後にクロム膜によりソース電極206とドレイン
電極207とを形成する。
って画素電極209と上部ゲート電極211とを形成す
る。最後にクロム膜によりソース電極206とドレイン
電極207とを形成する。
【0016】
【発明の効果】以上説明したように、本発明は、液晶表
示装置に用いられる二重ゲート構造の薄膜トランジスタ
に関して、上部ゲート電極と画素電極を共通の材料を用
いて同時に形成するようにしたものであるので、本発明
によれば、下部電極のみの単一ゲート構造の薄膜トラン
ジスタ装置と同じ工程数で二重ゲート薄膜トランジスタ
を製造することができる。
示装置に用いられる二重ゲート構造の薄膜トランジスタ
に関して、上部ゲート電極と画素電極を共通の材料を用
いて同時に形成するようにしたものであるので、本発明
によれば、下部電極のみの単一ゲート構造の薄膜トラン
ジスタ装置と同じ工程数で二重ゲート薄膜トランジスタ
を製造することができる。
【図1】本発明の第1の実施例を示す平面図と断面図。
【図2】本発明の第2の実施例を示す断面図。
【図3】従来例の断面図。
101、201、301…ガラス基板 102、202、302…下部ゲート電極 103、203、303…ゲート絶縁膜 104、204、304…アイランド半導体層 105、205、305…オーミックコンタクト層 106、206、306…ソース電極 107、207、307…ドレイン電極 108、208、309…絶縁膜 109、209、308…画素電極 110…ソース電極−画素電極間のコンタクトホール 111、211、310…上部ゲート電極 112…上部電極−下部電極間のコンタクトホール
Claims (2)
- 【請求項1】 下部ゲート電極および上部ゲート電極を
備える薄膜トランジスタをスイッチング素子とする液晶
表示装置において、前記上部ゲート電極が前記薄膜トラ
ンジスタのソース電極と接続された画素電極と同一材料
で形成されていることを特徴とする液晶表示装置。 - 【請求項2】 下部ゲート電極を形成する工程と、全面
にゲート絶縁膜を形成する工程と、前記ゲート電極上に
アイランド半導体層を形成する工程と、前記アイランド
半導体層と接触するソース電極およびドレイン電極を形
成する工程と、上部ゲート電極と前記ソース電極と接触
する画素電極とを同時に形成する工程と、を含む液晶表
示装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23699391A JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23699391A JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0553147A true JPH0553147A (ja) | 1993-03-05 |
JP2776083B2 JP2776083B2 (ja) | 1998-07-16 |
Family
ID=17008803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23699391A Expired - Lifetime JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2776083B2 (ja) |
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-
1991
- 1991-08-23 JP JP23699391A patent/JP2776083B2/ja not_active Expired - Lifetime
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