JPH07153957A - セルフアライン薄膜トランジスタ・アセンブリを製造する方法 - Google Patents
セルフアライン薄膜トランジスタ・アセンブリを製造する方法Info
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- JPH07153957A JPH07153957A JP6208293A JP20829394A JPH07153957A JP H07153957 A JPH07153957 A JP H07153957A JP 6208293 A JP6208293 A JP 6208293A JP 20829394 A JP20829394 A JP 20829394A JP H07153957 A JPH07153957 A JP H07153957A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/10—Lift-off masking
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 持ち上げ時間を一層速くすることのできるセ
ルフアライン薄膜トランジスタ（ＴＦＴ）アセンブリを
製造する方法を提供する。 【構成】 持ち上げ方法を用いてセルフアラインＴＦＴ
１００を製造する方法が、半導体層１３０上に多層アイ
ランド１４０を形成する工程を含んでいる。アイランド
構造はゲート電極１１０に対して所望の整合をするよう
に配設され、基部層部１５５と中間本体部１６５と上側
キャップ部１７５とを含んでいる。ソース及びドレイン
電極は、ソース／ドレイン材料が基部１５５の側壁まで
半導体材料の上に配設されるように形成される。この基
部は、ソース及びドレイン電極がゲート１１０に対して
セルフアラインになると共にゲート１１０の上に選択さ
れた重なり距離だけ伸びて、ＴＦＴの所望の性能特性が
得られるようにパターン決めされる。上側キャップ層１
７５を持ち上げ方法によって除去し、中間本体部１６５
を除去してＴＦＴの製造を完了する。
ルフアライン薄膜トランジスタ（ＴＦＴ）アセンブリを
製造する方法を提供する。 【構成】 持ち上げ方法を用いてセルフアラインＴＦＴ
１００を製造する方法が、半導体層１３０上に多層アイ
ランド１４０を形成する工程を含んでいる。アイランド
構造はゲート電極１１０に対して所望の整合をするよう
に配設され、基部層部１５５と中間本体部１６５と上側
キャップ部１７５とを含んでいる。ソース及びドレイン
電極は、ソース／ドレイン材料が基部１５５の側壁まで
半導体材料の上に配設されるように形成される。この基
部は、ソース及びドレイン電極がゲート１１０に対して
セルフアラインになると共にゲート１１０の上に選択さ
れた重なり距離だけ伸びて、ＴＦＴの所望の性能特性が
得られるようにパターン決めされる。上側キャップ層１
７５を持ち上げ方法によって除去し、中間本体部１６５
を除去してＴＦＴの製造を完了する。
Description
【０００１】
【関連出願及び特許】本発明は、１９９３年３月１日に
Ｇ．ポッシン等によって出願された係属中の米国特許出
願番号第０８／０２４０５０号、発明の名称「持ち上げ
（リフト・オフ）方法を用いて構成されたセルフアライ
ン薄膜トランジスタ」、及び１９９３年４月５日にＲ．
クアズニック等によって出願された同第０８／０４３０
４３号、発明の名称「持ち上げ（リフト・オフ）方法を
用いて構成されたセルフアライン薄膜トランジスタ」と
関連する。
Ｇ．ポッシン等によって出願された係属中の米国特許出
願番号第０８／０２４０５０号、発明の名称「持ち上げ
（リフト・オフ）方法を用いて構成されたセルフアライ
ン薄膜トランジスタ」、及び１９９３年４月５日にＲ．
クアズニック等によって出願された同第０８／０４３０
４３号、発明の名称「持ち上げ（リフト・オフ）方法を
用いて構成されたセルフアライン薄膜トランジスタ」と
関連する。
【０００２】
【産業上の利用分野】本発明は、薄膜電界効果トランジ
スタの製造に関し、特に、ゲート電極に対して所望の整
合を有するようにソース電極及びドレイン電極をパター
ン決めする方法に関する。
スタの製造に関し、特に、ゲート電極に対して所望の整
合を有するようにソース電極及びドレイン電極をパター
ン決めする方法に関する。
【０００３】
【従来の技術】固体電子装置では、薄膜電界効果トラン
ジスタ（ＴＦＴ）がスイッチとして用いられることが普
通である。特に、作像装置及び表示装置では、各々の画
素にＴＦＴが付設されており、各々の個別の画素との間
でそれぞれの電気信号を結合することができるようにす
ることが普通である。作像装置又は表示装置内の有効な
画素面積を最大にするために、ＴＦＴはできるだけ小さ
いことが有利である。更に、配列には多数の画素がある
ため、関連するＴＦＴは比較的小さくて、物理的に一層
大きな配列を必要としないようにすることが必要であ
る。更に又、ＴＦＴの寸法が減少するにつれて、配列の
性能は改善される。これは、合計のゲート静電容量、ゲ
ート・ソース間の静電容量、及びゲート・ドレイン間の
静電容量を最小限に抑えることができるからである。
ジスタ（ＴＦＴ）がスイッチとして用いられることが普
通である。特に、作像装置及び表示装置では、各々の画
素にＴＦＴが付設されており、各々の個別の画素との間
でそれぞれの電気信号を結合することができるようにす
ることが普通である。作像装置又は表示装置内の有効な
画素面積を最大にするために、ＴＦＴはできるだけ小さ
いことが有利である。更に、配列には多数の画素がある
ため、関連するＴＦＴは比較的小さくて、物理的に一層
大きな配列を必要としないようにすることが必要であ
る。更に又、ＴＦＴの寸法が減少するにつれて、配列の
性能は改善される。これは、合計のゲート静電容量、ゲ
ート・ソース間の静電容量、及びゲート・ドレイン間の
静電容量を最小限に抑えることができるからである。
【０００４】合計のゲート静電容量は、作像装置又は表
示装置にある１行のＴＦＴを制御するアドレス線（例え
ば、走査線）の合計静電容量を減少するためにも小さく
すべきである。アドレス線の充電時間は、線の抵抗と線
の静電容量との積によって制御される。アドレス線の充
電時間を決定する際に、合計のゲート静電容量が線の静
電容量に加えられる。
示装置にある１行のＴＦＴを制御するアドレス線（例え
ば、走査線）の合計静電容量を減少するためにも小さく
すべきである。アドレス線の充電時間は、線の抵抗と線
の静電容量との積によって制御される。アドレス線の充
電時間を決定する際に、合計のゲート静電容量が線の静
電容量に加えられる。
【０００５】ゲートに接続されている入力アドレス線
と、ソース又はドレインに接続されている作像素子又は
表示素子との間の結合静電容量を最小限に抑えるため
に、ゲート・ドレイン間及びゲート・ソース間の静電容
量もそれぞれ小さくすべきである。ゲート・ソース間及
びゲート・ドレイン間の静電容量の主な決定因子は、ゲ
ート電極に対するソース電極及びドレイン電極のそれぞ
れの重なり（オーバラップ）である。ゲート電極にソー
ス電極及びドレイン電極を整合させた小さなＴＦＴを製
造することは困難であることがある。１つの理由は、ソ
ース電極及びドレイン電極をパターン決めするためには
写真製版方法を用いることが普通であるが、装置内の配
置（レイアウト）には約２ミクロン又はそれ以上のある
程度の位置決めの整合外れ（ミスアラインメント）を典
型的には考慮に入れなければならないからである。この
ような大きさの整合外れのため、ゲートがソース及びド
レインと重なっている領域は、本来必要であるよりも大
きく作成することが必要になる。この整合外れを見込ん
だ拡大した寸法の結果、前に述べたように、ゲート・ソ
ース間及びゲート・ドレイン間の静電容量が増大する。
と、ソース又はドレインに接続されている作像素子又は
表示素子との間の結合静電容量を最小限に抑えるため
に、ゲート・ドレイン間及びゲート・ソース間の静電容
量もそれぞれ小さくすべきである。ゲート・ソース間及
びゲート・ドレイン間の静電容量の主な決定因子は、ゲ
ート電極に対するソース電極及びドレイン電極のそれぞ
れの重なり（オーバラップ）である。ゲート電極にソー
ス電極及びドレイン電極を整合させた小さなＴＦＴを製
造することは困難であることがある。１つの理由は、ソ
ース電極及びドレイン電極をパターン決めするためには
写真製版方法を用いることが普通であるが、装置内の配
置（レイアウト）には約２ミクロン又はそれ以上のある
程度の位置決めの整合外れ（ミスアラインメント）を典
型的には考慮に入れなければならないからである。この
ような大きさの整合外れのため、ゲートがソース及びド
レインと重なっている領域は、本来必要であるよりも大
きく作成することが必要になる。この整合外れを見込ん
だ拡大した寸法の結果、前に述べたように、ゲート・ソ
ース間及びゲート・ドレイン間の静電容量が増大する。
【０００６】この整合外れを減少させる方式が、本出願
の被譲渡人に譲渡された米国特許番号第５０１００２７
号及び同第５１５６９８６号に記載されている。本発明
の１つの目的は、セルフアラインのソース電極及びドレ
イン電極を有しているＴＦＴに対する改良された製造方
法を提供することである。本発明の他の目的は、持ち上
げ時間が一層速くなるような、ＴＦＴを製造するセルフ
アライン持ち上げ方法を提供することである。
の被譲渡人に譲渡された米国特許番号第５０１００２７
号及び同第５１５６９８６号に記載されている。本発明
の１つの目的は、セルフアラインのソース電極及びドレ
イン電極を有しているＴＦＴに対する改良された製造方
法を提供することである。本発明の他の目的は、持ち上
げ時間が一層速くなるような、ＴＦＴを製造するセルフ
アライン持ち上げ方法を提供することである。
【０００７】
【発明の要約】持ち上げ（リフト・オフ）方法を用いて
セルフアライン薄膜トランジスタ（ＴＦＴ）を製造する
方法が、ゲート電極に重なっている半導体材料の層上に
多層アイランドを形成する工程であって、この多層アイ
ランドの基部がソース電極及びドレイン電極の所望の重
なりに対応する寸法を有するようにする、多層アイラン
ドを形成する工程と、ゲート電極に対して所望の重なり
を有しているソース電極及びドレイン電極を形成する工
程と、多層アイランドの基部以外のすべてを除去する工
程とを含んでいる。多層アイランドは、無機誘電体材料
の基部層と、有機誘電体材料の中間本体層と、透明な導
電性酸化物の上側キャップ層とを含んでおり、上側キャ
ップ層は、約０．５μｍから１．５μｍだけ中間本体層
から張り出している舌片（リップ）を有している。ソー
ス及びドレイン電極材料は、電極材料が半導体材料の上
に配設されると共に多層アイランドの基部層と当接する
ように、半導体材料及び多層アイランドの上に沈積され
る。上側キャップ層の舌片の下側の一部は、ソース及び
ドレイン電極材料が実質的にないままである。多層アイ
ランドの基部を除いたすべてを除去する際に、このアセ
ンブリは、ソース及びドレイン電極材料に対して選択性
を有するエッチャントに露出され、このエッチャントが
上側キャップ層の舌片の下側まで露出して、持ち上げ方
法によって、上側キャップ層をエッチングで除くことが
できるようにする。上側キャップ層は典型的には、酸化
インジウム錫を含んでおり、中間本体層は典型的には、
ポリイミドを含んでいる。塩酸（ＨＣｌ）が上側キャッ
プ層の持ち上げを行うエッチャントとして用いられてお
り、この方法は、ポリイミド／酸化インジウム錫の界面
におけるＨＣｌの水解効果の結果として加速される。
セルフアライン薄膜トランジスタ（ＴＦＴ）を製造する
方法が、ゲート電極に重なっている半導体材料の層上に
多層アイランドを形成する工程であって、この多層アイ
ランドの基部がソース電極及びドレイン電極の所望の重
なりに対応する寸法を有するようにする、多層アイラン
ドを形成する工程と、ゲート電極に対して所望の重なり
を有しているソース電極及びドレイン電極を形成する工
程と、多層アイランドの基部以外のすべてを除去する工
程とを含んでいる。多層アイランドは、無機誘電体材料
の基部層と、有機誘電体材料の中間本体層と、透明な導
電性酸化物の上側キャップ層とを含んでおり、上側キャ
ップ層は、約０．５μｍから１．５μｍだけ中間本体層
から張り出している舌片（リップ）を有している。ソー
ス及びドレイン電極材料は、電極材料が半導体材料の上
に配設されると共に多層アイランドの基部層と当接する
ように、半導体材料及び多層アイランドの上に沈積され
る。上側キャップ層の舌片の下側の一部は、ソース及び
ドレイン電極材料が実質的にないままである。多層アイ
ランドの基部を除いたすべてを除去する際に、このアセ
ンブリは、ソース及びドレイン電極材料に対して選択性
を有するエッチャントに露出され、このエッチャントが
上側キャップ層の舌片の下側まで露出して、持ち上げ方
法によって、上側キャップ層をエッチングで除くことが
できるようにする。上側キャップ層は典型的には、酸化
インジウム錫を含んでおり、中間本体層は典型的には、
ポリイミドを含んでいる。塩酸（ＨＣｌ）が上側キャッ
プ層の持ち上げを行うエッチャントとして用いられてお
り、この方法は、ポリイミド／酸化インジウム錫の界面
におけるＨＣｌの水解効果の結果として加速される。
【０００８】本発明の新規と考えられる特徴は、特許請
求の範囲に具体的に記載してあるが、本発明自体の構
成、作用、並びにその他の目的及び利点は、以下図面に
ついて説明するところから最もよく理解されよう。図面
全体にわたり、同様の部分には同じ参照番号を用いてい
る。
求の範囲に具体的に記載してあるが、本発明自体の構
成、作用、並びにその他の目的及び利点は、以下図面に
ついて説明するところから最もよく理解されよう。図面
全体にわたり、同様の部分には同じ参照番号を用いてい
る。
【０００９】
【実施例】薄膜トランジスタ（ＴＦＴ）の製造は、基板
上に種々の導電材料、半導体材料及び絶縁材料を沈積し
てパターン決めすることによって行われることが典型的
である。図１は、この製造方法の一点を示しており、公
知の技術を用いて行うことができるが、基板１０５上に
ゲート電極１１０が形成されているＴＦＴアセンブリ１
００を示している。本明細書で用いる「ＴＦＴアセンブ
リ」とは、製造方法の任意の点で、ＴＦＴを形成するた
めに沈積され且つパターン決めされた材料の構造を全体
的に指す。基板１０５は典型的には、基板を介しての露
出方法を用いて装置の部分をパターン決めするために後
で説明するように用いられる紫外線範囲内の波長（例え
ば、４００ｎｍ）の光に対して実質的に透明な（コーニ
ング７０５９硝子のような）硝子で構成されている。ゲ
ート電極１１０は典型的には、クロム、アルミニウム、
タングステン等のような金属で構成されているが、この
代わりに、１層又は更に多くの層の導電材料で構成して
もよい。ゲート電極の厚さは典型的には、約０．１μｍ
から０．５μｍまでの範囲内である。
上に種々の導電材料、半導体材料及び絶縁材料を沈積し
てパターン決めすることによって行われることが典型的
である。図１は、この製造方法の一点を示しており、公
知の技術を用いて行うことができるが、基板１０５上に
ゲート電極１１０が形成されているＴＦＴアセンブリ１
００を示している。本明細書で用いる「ＴＦＴアセンブ
リ」とは、製造方法の任意の点で、ＴＦＴを形成するた
めに沈積され且つパターン決めされた材料の構造を全体
的に指す。基板１０５は典型的には、基板を介しての露
出方法を用いて装置の部分をパターン決めするために後
で説明するように用いられる紫外線範囲内の波長（例え
ば、４００ｎｍ）の光に対して実質的に透明な（コーニ
ング７０５９硝子のような）硝子で構成されている。ゲ
ート電極１１０は典型的には、クロム、アルミニウム、
タングステン等のような金属で構成されているが、この
代わりに、１層又は更に多くの層の導電材料で構成して
もよい。ゲート電極の厚さは典型的には、約０．１μｍ
から０．５μｍまでの範囲内である。
【００１０】ゲート誘電体層１２０が基板１０５及びゲ
ート電極１１０の上に沈積される。ゲート誘電体層は典
型的には、窒化シリコン、酸化シリコン等で構成されて
おり、約５０ｎｍから５００ｎｍまでの範囲内の厚さを
有している。半導体材料層１３０がゲート誘電体層の上
に沈積され、典型的には非晶質シリコンのような非晶質
半導体材料で構成されており、約２０ｎｍから１００ｎ
ｍまでの範囲内の厚さを有している。この代わりに、半
導体材料層１３０として多結晶シリコン又は硫酸カドミ
ウム（ＣｄＳ）を沈積してもよい。
ート電極１１０の上に沈積される。ゲート誘電体層は典
型的には、窒化シリコン、酸化シリコン等で構成されて
おり、約５０ｎｍから５００ｎｍまでの範囲内の厚さを
有している。半導体材料層１３０がゲート誘電体層の上
に沈積され、典型的には非晶質シリコンのような非晶質
半導体材料で構成されており、約２０ｎｍから１００ｎ
ｍまでの範囲内の厚さを有している。この代わりに、半
導体材料層１３０として多結晶シリコン又は硫酸カドミ
ウム（ＣｄＳ）を沈積してもよい。
【００１１】本発明によれば、図４に示すような多層ア
イランド１４０がゲート電極１１０の上の半導体層１３
０上に形成される。窒化シリコン、又はその代わりに酸
化シリコン若しくは同様なＰＥＣＶＤで沈積された誘電
体等のような実質的に光学的に透明な材料で構成されて
いる無機誘電体層１５０（図１）が、半導体材料層１３
０の上に沈積され、約１００ｎｍから１０００ｎｍまで
の厚さを有している。一般的には、それを後で湿式エッ
チ方法（後で詳しく説明する）によってエッチングする
場合は、無機誘電体層１５０は（上に述べた範囲内で）
薄手であることが望ましい。典型的には、ゲート誘電体
層１２０、半導体材料層１３０及び無機誘電体層１５０
は、１回の真空ポンプダウンでプラズマ強化化学反応気
相成長（ＰＥＣＶＤ）によって沈積される。
イランド１４０がゲート電極１１０の上の半導体層１３
０上に形成される。窒化シリコン、又はその代わりに酸
化シリコン若しくは同様なＰＥＣＶＤで沈積された誘電
体等のような実質的に光学的に透明な材料で構成されて
いる無機誘電体層１５０（図１）が、半導体材料層１３
０の上に沈積され、約１００ｎｍから１０００ｎｍまで
の厚さを有している。一般的には、それを後で湿式エッ
チ方法（後で詳しく説明する）によってエッチングする
場合は、無機誘電体層１５０は（上に述べた範囲内で）
薄手であることが望ましい。典型的には、ゲート誘電体
層１２０、半導体材料層１３０及び無機誘電体層１５０
は、１回の真空ポンプダウンでプラズマ強化化学反応気
相成長（ＰＥＣＶＤ）によって沈積される。
【００１２】有機誘電体層１６０が無機誘電体材料層１
５０の上に沈積され、典型的にはポリイミド（ＰＩ）で
構成されている。ＰＩ被膜の層は典型的には、ＴＦＴア
センブリ１００に回転付着され、その後、約２５０℃ま
での温度でアニールされる。ＰＩ被膜の厚さは典型的に
は、約２００ｎｍから１２００ｎｍであり、基板を介し
ての露出方法を用いて装置の部分のパターン決めのため
に後で説明するように用いられる紫外線範囲内の波長
（例えば、４００ｎｍ）を有している光に対して実質的
に透明である。許容し得る透光特性を有しているＰＩ被
膜の一例は、チバガイギ２９３ポリイミドである。約５
００ｎｍの厚さを有している層は、４００ｎｍの範囲内
の波長の光に対する透過率が約８０％である。
５０の上に沈積され、典型的にはポリイミド（ＰＩ）で
構成されている。ＰＩ被膜の層は典型的には、ＴＦＴア
センブリ１００に回転付着され、その後、約２５０℃ま
での温度でアニールされる。ＰＩ被膜の厚さは典型的に
は、約２００ｎｍから１２００ｎｍであり、基板を介し
ての露出方法を用いて装置の部分のパターン決めのため
に後で説明するように用いられる紫外線範囲内の波長
（例えば、４００ｎｍ）を有している光に対して実質的
に透明である。許容し得る透光特性を有しているＰＩ被
膜の一例は、チバガイギ２９３ポリイミドである。約５
００ｎｍの厚さを有している層は、４００ｎｍの範囲内
の波長の光に対する透過率が約８０％である。
【００１３】裏側露出方法で用いられる光の周波数で実
質的に光を透過する透明な導電性酸化物層１７０が、ス
パッタリング等によって有機誘電体層１６０の上に沈積
される。層１７０は典型的には、酸化インジウム錫（Ｉ
ＴＯ）で構成されており、約１００ｎｍから２００ｎｍ
までの範囲内の厚さを有している。沈積に用いることが
できる他の透明な導電性酸化物材料は、酸化亜鉛（Ｚｎ
Ｏ）である。約１００ｎｍから２００ｎｍの厚さを有し
ているＩＴＯ層は、約４００ｎｍの波長を有している光
の透過率が約８０％である。
質的に光を透過する透明な導電性酸化物層１７０が、ス
パッタリング等によって有機誘電体層１６０の上に沈積
される。層１７０は典型的には、酸化インジウム錫（Ｉ
ＴＯ）で構成されており、約１００ｎｍから２００ｎｍ
までの範囲内の厚さを有している。沈積に用いることが
できる他の透明な導電性酸化物材料は、酸化亜鉛（Ｚｎ
Ｏ）である。約１００ｎｍから２００ｎｍの厚さを有し
ているＩＴＯ層は、約４００ｎｍの波長を有している光
の透過率が約８０％である。
【００１４】次に、基板を介しての（又は裏側からの）
露出方法を用いて透明な導電性酸化物層１７０をパター
ン決めして、多層アイランド１４０（図４）の上側キャ
ップ層１７５を形成する。フォトレジスト層１７２をＩ
ＴＯ層１７０の上に沈積し、その後、図１に示すよう
に、ゲート電極１１０とは基板１０５の反対側にある源
からの光７５、典型的には約４００ｎｍの波長を有して
いる紫外光にアセンブリ１００を露出する。ＴＦＴアセ
ンブリ１００の各層における光の減衰を考慮に入れて、
相当する強度を有する光源を用いたフォトレジストの露
出時間は、裏側露出方法の場合は、通常の前側露出の場
合よりも一層長くしなければならない。本発明のＴＦＴ
アセンブリに対する露出時間の増加は、例えば米国特許
番号第５０１００２７号の方法の場合に必要な露出時間
よりも幾分一層長いが、これは、有機誘電体層１６０及
びＩＴＯ層１７０が存在しており、それらが包括的に、
層１６０及び１７０を有していないＴＦＴアセンブリに
対して必要な場合に比べて、露出時間を約５０％分だけ
増加させるからである。
露出方法を用いて透明な導電性酸化物層１７０をパター
ン決めして、多層アイランド１４０（図４）の上側キャ
ップ層１７５を形成する。フォトレジスト層１７２をＩ
ＴＯ層１７０の上に沈積し、その後、図１に示すよう
に、ゲート電極１１０とは基板１０５の反対側にある源
からの光７５、典型的には約４００ｎｍの波長を有して
いる紫外光にアセンブリ１００を露出する。ＴＦＴアセ
ンブリ１００の各層における光の減衰を考慮に入れて、
相当する強度を有する光源を用いたフォトレジストの露
出時間は、裏側露出方法の場合は、通常の前側露出の場
合よりも一層長くしなければならない。本発明のＴＦＴ
アセンブリに対する露出時間の増加は、例えば米国特許
番号第５０１００２７号の方法の場合に必要な露出時間
よりも幾分一層長いが、これは、有機誘電体層１６０及
びＩＴＯ層１７０が存在しており、それらが包括的に、
層１６０及び１７０を有していないＴＦＴアセンブリに
対して必要な場合に比べて、露出時間を約５０％分だけ
増加させるからである。
【００１５】露出工程の間、ゲート１１０は、図１の破
線で区切った領域内にあるフォトレジスト層１７２に陰
７６を投ずる。露出されたフォトレジスト（即ち、陰の
外側にある区域）は現像されて除去され、ＩＴＯ層１７
０上の陰７６内にある区域に対応するフォトレジストの
未露出部分がマスクとして残る。ＩＴＯ層１７０をエッ
チングして、フォトレジスト・マスクの下方にないＩＴ
Ｏの部分を除去する。ＩＴＯは典型的には、反応性イオ
ン・エッチング方法により、又はその代わりに、例えば
蓚酸を用いた湿式エッチング方法によりエッチングす
る。このエッチャントは有機誘電体層１６０に対して選
択性でなければならない。塩酸のようなある普通の湿式
エッチャントは、ＨＣｌがその下方にあるポリイミド層
１６０を劣化させるので、この工程で用いるのに適切で
はないことに注意されたい。特に湿式エッチング方法で
は、ＩＴＯ層のある程度のアンダカットは普通である
が、このようなアンダカットは０．５μｍを超えない限
り、セルフアライン方法に悪影響はない。ＩＴＯ層１７
０のエッチングが終わったとき、ＴＦＴアセンブリ１０
０は図２に示すようになる。このときに、（チバガイギ
・フォトレジスト・ストリッパＱＺ３２９８のように、
層１６０にある露出したＰＩ材料を侵食しない）フォト
レジスト・ストリッパを用いて、フォトレジスト層１７
２の残る部分を剥がすことができる。この代わりに、残
留フォトレジストは、無機誘電体層１５０のエッチング
の前というような、ＴＦＴ製造過程の後の時点で剥がす
ことができる。ＩＴＯ層の残っている部分は、多層アイ
ランド１４０の上側キャップ１７５（図３及び図４）を
構成している。
線で区切った領域内にあるフォトレジスト層１７２に陰
７６を投ずる。露出されたフォトレジスト（即ち、陰の
外側にある区域）は現像されて除去され、ＩＴＯ層１７
０上の陰７６内にある区域に対応するフォトレジストの
未露出部分がマスクとして残る。ＩＴＯ層１７０をエッ
チングして、フォトレジスト・マスクの下方にないＩＴ
Ｏの部分を除去する。ＩＴＯは典型的には、反応性イオ
ン・エッチング方法により、又はその代わりに、例えば
蓚酸を用いた湿式エッチング方法によりエッチングす
る。このエッチャントは有機誘電体層１６０に対して選
択性でなければならない。塩酸のようなある普通の湿式
エッチャントは、ＨＣｌがその下方にあるポリイミド層
１６０を劣化させるので、この工程で用いるのに適切で
はないことに注意されたい。特に湿式エッチング方法で
は、ＩＴＯ層のある程度のアンダカットは普通である
が、このようなアンダカットは０．５μｍを超えない限
り、セルフアライン方法に悪影響はない。ＩＴＯ層１７
０のエッチングが終わったとき、ＴＦＴアセンブリ１０
０は図２に示すようになる。このときに、（チバガイギ
・フォトレジスト・ストリッパＱＺ３２９８のように、
層１６０にある露出したＰＩ材料を侵食しない）フォト
レジスト・ストリッパを用いて、フォトレジスト層１７
２の残る部分を剥がすことができる。この代わりに、残
留フォトレジストは、無機誘電体層１５０のエッチング
の前というような、ＴＦＴ製造過程の後の時点で剥がす
ことができる。ＩＴＯ層の残っている部分は、多層アイ
ランド１４０の上側キャップ１７５（図３及び図４）を
構成している。
【００１６】次に、パターン決めされたＩＴＯ層１７０
（即ち、上側キャップ１７５）をマスクとして用いて、
ポリイミド層１６０をエッチングする。典型的には、こ
のエッチング過程は酸素プラズマ・エッチであり、ＴＦ
Ｔアセンブリ１００の露出部分からＰＩをエッチングす
るように、そして更に上側キャップ１７５の下方にアン
ダカットの輪郭を形成するように選択された時間の間行
われる。このエッチングの調時は、アンダカット領域１
６２（図３に詳しく示してあるが、必ずしも割合は正し
くない）が得られるように定める。ＩＴＯの下方からＰ
Ｉがエッチングによって除かれたアンダカット領域１６
２が、上側キャップ層１７５に舌片（リップ）１７６を
形成する。アンダカットの程度、又は舌片１７６の長さ
“Ｌ”は、約０．５ｎｍから１．５ｎｍである。ＰＩ層
１６０の残りの部分又はパターン決めされた部分が、多
層アイランド１４０の中間本体層１６５を構成している
（図３及び図４）。
（即ち、上側キャップ１７５）をマスクとして用いて、
ポリイミド層１６０をエッチングする。典型的には、こ
のエッチング過程は酸素プラズマ・エッチであり、ＴＦ
Ｔアセンブリ１００の露出部分からＰＩをエッチングす
るように、そして更に上側キャップ１７５の下方にアン
ダカットの輪郭を形成するように選択された時間の間行
われる。このエッチングの調時は、アンダカット領域１
６２（図３に詳しく示してあるが、必ずしも割合は正し
くない）が得られるように定める。ＩＴＯの下方からＰ
Ｉがエッチングによって除かれたアンダカット領域１６
２が、上側キャップ層１７５に舌片（リップ）１７６を
形成する。アンダカットの程度、又は舌片１７６の長さ
“Ｌ”は、約０．５ｎｍから１．５ｎｍである。ＰＩ層
１６０の残りの部分又はパターン決めされた部分が、多
層アイランド１４０の中間本体層１６５を構成している
（図３及び図４）。
【００１７】次に、それに重なっているＰＩ及びＩＴＯ
層をマスクとして用いて、無機誘電体層１５０をエッチ
ングする。例えば、層１５０の無機誘電体材料を典型的
に構成している窒化シリコンが、中間本体層１６５を窒
化シリコンの露出部分を除去するためのマスクとして用
いて、弗化水素酸（ＨＦ）又は緩衝ＨＦ（ＢＨＦ）を用
いた湿式エッチング方法によってエッチングされる。こ
の代わりに、乾式エッチング方法、例えばその下方にあ
る半導体材料層１３０に対して選択的に窒化シリコンを
エッチングする反応性イオン・エッチングを用いてもよ
い。この場合には、ＩＴＯの上側キャップ層１７５が、
このエッチング工程の後に残る窒化シリコン層１５０の
部分の境界（又は側壁）を定める主マスクとして作用す
る。この層は多層アイランド１４０の基部層１５５を構
成している。図４に示すアイランド構造は、湿式エッチ
ング方法を用いることによって典型的に得られる構造を
例示しており、このときの窒化シリコンの基部層１５５
の寸法は、主に中間本体層１６５を形成しているパター
ン決めされたＰＩによって定まる（基部層１５５の若干
のアンダカットは起こることがあるが、典型的には非常
に小さく、例えば、約０．５μｍ未満である）。いずれ
にせよ、基部はゲート電極１１０に対して実質的に中心
合わせされ、横方向の寸法が、多層アイランド１４０の
それに重なっている層に対応する。
層をマスクとして用いて、無機誘電体層１５０をエッチ
ングする。例えば、層１５０の無機誘電体材料を典型的
に構成している窒化シリコンが、中間本体層１６５を窒
化シリコンの露出部分を除去するためのマスクとして用
いて、弗化水素酸（ＨＦ）又は緩衝ＨＦ（ＢＨＦ）を用
いた湿式エッチング方法によってエッチングされる。こ
の代わりに、乾式エッチング方法、例えばその下方にあ
る半導体材料層１３０に対して選択的に窒化シリコンを
エッチングする反応性イオン・エッチングを用いてもよ
い。この場合には、ＩＴＯの上側キャップ層１７５が、
このエッチング工程の後に残る窒化シリコン層１５０の
部分の境界（又は側壁）を定める主マスクとして作用す
る。この層は多層アイランド１４０の基部層１５５を構
成している。図４に示すアイランド構造は、湿式エッチ
ング方法を用いることによって典型的に得られる構造を
例示しており、このときの窒化シリコンの基部層１５５
の寸法は、主に中間本体層１６５を形成しているパター
ン決めされたＰＩによって定まる（基部層１５５の若干
のアンダカットは起こることがあるが、典型的には非常
に小さく、例えば、約０．５μｍ未満である）。いずれ
にせよ、基部はゲート電極１１０に対して実質的に中心
合わせされ、横方向の寸法が、多層アイランド１４０の
それに重なっている層に対応する。
【００１８】製造過程のこの点で、多層アイランド１４
０が形成され、図４に示すようになる。前に述べたよう
に、上側キャップ層１７５の横方向の寸法（即ち、図面
の平面内の寸法）は、裏側露出方法によって決定され
る。中間本体層１６５の横方向の寸法は、上側キャップ
層１７５の長さと、所望の寸法（例えば、約０．５μｍ
から１．５μｍまでのアンダカット）を有している上側
キャップ層１７５のアンダカットを達成するようなＰＩ
の調時されたエッチングとによって決定される。基部層
１５５の横方向の寸法は、中間本体層１６５の横方向の
寸法と実質的に同じである。このため、基部層１５５の
横方向の寸法は、裏側露出セルフアライン方法によって
決定される。次に、露出面を希釈ＢＨＦ（例えば、市場
で入手し得る標準的なＨＦ溶液の１％溶液）での短い
（例えば、約３０秒の）湿式エッチで洗浄することによ
り、ＴＦＴアセンブリ１００はソース電極及びドレイン
電極を形成するために準備される。
０が形成され、図４に示すようになる。前に述べたよう
に、上側キャップ層１７５の横方向の寸法（即ち、図面
の平面内の寸法）は、裏側露出方法によって決定され
る。中間本体層１６５の横方向の寸法は、上側キャップ
層１７５の長さと、所望の寸法（例えば、約０．５μｍ
から１．５μｍまでのアンダカット）を有している上側
キャップ層１７５のアンダカットを達成するようなＰＩ
の調時されたエッチングとによって決定される。基部層
１５５の横方向の寸法は、中間本体層１６５の横方向の
寸法と実質的に同じである。このため、基部層１５５の
横方向の寸法は、裏側露出セルフアライン方法によって
決定される。次に、露出面を希釈ＢＨＦ（例えば、市場
で入手し得る標準的なＨＦ溶液の１％溶液）での短い
（例えば、約３０秒の）湿式エッチで洗浄することによ
り、ＴＦＴアセンブリ１００はソース電極及びドレイン
電極を形成するために準備される。
【００１９】図５（Ａ）に示すように、電極を形成する
ための適当なソース・ドレイン材料をＴＦＴアセンブリ
１００の上に沈積することにより、ソース電極及びドレ
イン電極が形成される。典型的には、ドープされた半導
体材料、例えばｎ＋形の導電型を有するようにドープさ
れたシリコンの層１８０を最初にＴＦＴアセンブリ１０
０の上に沈積する。ドープされた半導体材料は、ｎ＋形
非晶質シリコン（ｎ＋Ｓｉ）、又はその代わりに、ｎ＋
形微結晶シリコン（ｎ＋μｃ−Ｓｉ）で構成されてい
る。ドープされた半導体材料はＰＥＣＶＤ方法で沈積さ
れ、約１０ｎｍから１００ｎｍまでの範囲内の厚さを有
している。ドープされた半導体材料は非晶質シリコン層
１３０の露出領域を覆うと共に、多層アイランド１４０
の基部層１６５の側壁に当接する。更にこの沈積過程に
より、上側キャップ層１７５の上面上にドープされた半
導体材料が累積し、これはある程度舌片１７６の角を包
み込むことがある。ドープされた半導体材料は、上側キ
ャップ層の舌片１７６の縁で途切れる傾向があり、この
ため、実質的にこの材料はいずも、舌片１７６の下側の
面に付着しない。本明細書で用いる「実質的にこの材料
がいずれも下側の面に付着しない」という表現は、下側
に沈積された材料の蓄積が殆ど（例えば、２０オングス
トローム）又は全くなく、後で説明する持ち上げ（リフ
ト・オフ）過程で、上側キャップ層１７５を除去するた
めに適用されるエッチャントが、沈積されている材料が
あっても、容易にその中に入り込んで、ＩＴＯ／ＰＩの
界面に出入することを言う。舌片１７６の下方のアンダ
カットの距離Ｄは（例えば、ＰＩエッチの調時を通じ
て）、ソース・ドレイン材料の沈積過程により、特に実
質的に上側キャップ層１７５のＩＴＯ材料と中間本体層
１６５のＰＩとの間の界面の角を覆うことがないように
選択される。
ための適当なソース・ドレイン材料をＴＦＴアセンブリ
１００の上に沈積することにより、ソース電極及びドレ
イン電極が形成される。典型的には、ドープされた半導
体材料、例えばｎ＋形の導電型を有するようにドープさ
れたシリコンの層１８０を最初にＴＦＴアセンブリ１０
０の上に沈積する。ドープされた半導体材料は、ｎ＋形
非晶質シリコン（ｎ＋Ｓｉ）、又はその代わりに、ｎ＋
形微結晶シリコン（ｎ＋μｃ−Ｓｉ）で構成されてい
る。ドープされた半導体材料はＰＥＣＶＤ方法で沈積さ
れ、約１０ｎｍから１００ｎｍまでの範囲内の厚さを有
している。ドープされた半導体材料は非晶質シリコン層
１３０の露出領域を覆うと共に、多層アイランド１４０
の基部層１６５の側壁に当接する。更にこの沈積過程に
より、上側キャップ層１７５の上面上にドープされた半
導体材料が累積し、これはある程度舌片１７６の角を包
み込むことがある。ドープされた半導体材料は、上側キ
ャップ層の舌片１７６の縁で途切れる傾向があり、この
ため、実質的にこの材料はいずも、舌片１７６の下側の
面に付着しない。本明細書で用いる「実質的にこの材料
がいずれも下側の面に付着しない」という表現は、下側
に沈積された材料の蓄積が殆ど（例えば、２０オングス
トローム）又は全くなく、後で説明する持ち上げ（リフ
ト・オフ）過程で、上側キャップ層１７５を除去するた
めに適用されるエッチャントが、沈積されている材料が
あっても、容易にその中に入り込んで、ＩＴＯ／ＰＩの
界面に出入することを言う。舌片１７６の下方のアンダ
カットの距離Ｄは（例えば、ＰＩエッチの調時を通じ
て）、ソース・ドレイン材料の沈積過程により、特に実
質的に上側キャップ層１７５のＩＴＯ材料と中間本体層
１６５のＰＩとの間の界面の角を覆うことがないように
選択される。
【００２０】本発明の一実施例では、この後、ドープさ
れた半導体材料層１８０の上に、普通はスパッタリング
又は蒸着過程により、比較的薄手（例えば、１０ｎｍ〜
５０ｎｍ）の導電金属材料層１９０が沈積される。前に
述べたように、この導電材料層は実質的に何も上側キャ
ップ層１７５の舌片１７６の下側に付着しない。製造過
程のこの段階では、ＴＦＴアセンブリ１００は図５
（Ａ）に示すようになる。導電金属層の厚さは、良好な
ＴＦＴの性能が得られるくらいに小さくなるように、ド
ープされた半導体層、及びＴＦＴの接点領域（即ち、ゲ
ート電極１１０の上方の領域）にある導電金属層の合計
の横方向の抵抗値を減少させるように選択される。基部
層１５５の側壁まで非晶質シリコン半導体層１３０の上
に沈積されているドープされた半導体材料及び導電材料
は、ソース電極を構成しており、基部層１５５の反対側
の側壁まで非晶質シリコンの半導体材料１３０の上に沈
積されているドープされた半導体材料及び導電材料は、
ドレイン電極を構成している。どの部分がソース電極を
構成し、どの部分がドレイン電極を構成しているかは、
それぞれの電極に対する接続によって決定され、本発明
を説明する上では重要ではない。基部１５５の横方向の
寸法によって、それが（裏側露出方法、並びにその後の
ＩＴＯ層１７０及びＰＩ層１６０のエッチングによって
決定される通りに）ゲート電極１１０の上に実質的に中
心合わせされて配置されることにより、ゲート電極の上
でのソース電極及びドレイン電極のそれぞれの重なり
（オーバラップ）の程度が決定される（従って、ゲート
・ソース間及びゲート・ドレイン間の静電容量がそれぞ
れ決定される）。
れた半導体材料層１８０の上に、普通はスパッタリング
又は蒸着過程により、比較的薄手（例えば、１０ｎｍ〜
５０ｎｍ）の導電金属材料層１９０が沈積される。前に
述べたように、この導電材料層は実質的に何も上側キャ
ップ層１７５の舌片１７６の下側に付着しない。製造過
程のこの段階では、ＴＦＴアセンブリ１００は図５
（Ａ）に示すようになる。導電金属層の厚さは、良好な
ＴＦＴの性能が得られるくらいに小さくなるように、ド
ープされた半導体層、及びＴＦＴの接点領域（即ち、ゲ
ート電極１１０の上方の領域）にある導電金属層の合計
の横方向の抵抗値を減少させるように選択される。基部
層１５５の側壁まで非晶質シリコン半導体層１３０の上
に沈積されているドープされた半導体材料及び導電材料
は、ソース電極を構成しており、基部層１５５の反対側
の側壁まで非晶質シリコンの半導体材料１３０の上に沈
積されているドープされた半導体材料及び導電材料は、
ドレイン電極を構成している。どの部分がソース電極を
構成し、どの部分がドレイン電極を構成しているかは、
それぞれの電極に対する接続によって決定され、本発明
を説明する上では重要ではない。基部１５５の横方向の
寸法によって、それが（裏側露出方法、並びにその後の
ＩＴＯ層１７０及びＰＩ層１６０のエッチングによって
決定される通りに）ゲート電極１１０の上に実質的に中
心合わせされて配置されることにより、ゲート電極の上
でのソース電極及びドレイン電極のそれぞれの重なり
（オーバラップ）の程度が決定される（従って、ゲート
・ソース間及びゲート・ドレイン間の静電容量がそれぞ
れ決定される）。
【００２１】この後、ＴＦＴアセンブリ１００をソース
／ドレイン材料に対して選択性を有するエッチャントに
露出することにより、持ち上げ（リフト・オフ）方法を
用いて、上側キャップ層１７５（並びにソース／ドレイ
ン材料の沈積過程からそこに付着しているドープされた
半導体材料及び導電金属材料）をＴＦＴアセンブリ１０
０から除去する。「持ち上げ（リフト・オフ）」とは、
上側キャップ層の構造がそれ以外の方法で、エッチャン
トによって破壊される前に、上側キャップ層がその下方
にある中間部分の層から引き離されること（そして、エ
ッチング過程でＴＦＴアセンブリから取り除かれるこ
と）を指し、こうして、上側キャップ層１７５上に沈積
されていると共に上側キャップ層１７５を形成している
材料をエッチングによって除くのに必要な時間よりも短
い時間内に構造を除去することによって、時間を節約す
る。
／ドレイン材料に対して選択性を有するエッチャントに
露出することにより、持ち上げ（リフト・オフ）方法を
用いて、上側キャップ層１７５（並びにソース／ドレイ
ン材料の沈積過程からそこに付着しているドープされた
半導体材料及び導電金属材料）をＴＦＴアセンブリ１０
０から除去する。「持ち上げ（リフト・オフ）」とは、
上側キャップ層の構造がそれ以外の方法で、エッチャン
トによって破壊される前に、上側キャップ層がその下方
にある中間部分の層から引き離されること（そして、エ
ッチング過程でＴＦＴアセンブリから取り除かれるこ
と）を指し、こうして、上側キャップ層１７５上に沈積
されていると共に上側キャップ層１７５を形成している
材料をエッチングによって除くのに必要な時間よりも短
い時間内に構造を除去することによって、時間を節約す
る。
【００２２】本発明によれば、ＴＦＴアセンブリ１００
が塩酸（ＨＣｌ）を用いた湿式エッチングにかけられ
る。これは、上側キャップ層１７５の舌片１７６の下側
で露出したＩＴＯをエッチングするのみでなく、中間本
体層１６５のＰＩをも水解する。このＰＩの水解によっ
て、上側キャップ層１７５及び中間本体層１６５のＩＴ
Ｏ−ＰＩ界面におけるＩＴＯのエッチバックが非常に急
速に行われる。ＰＩの水解はＩＴＯ／ＰＩ界面の構造的
な健全性を悪くし、界面の長さに沿ってＩＴＯに対する
エッチャントの接近を一層速め、このため、わずか数分
間で数１００ミクロンのエッチングが行われ、中間本体
層１６５からの上側キャップ層１７５の比較的敏速な
「持ち上げ」が行われる。ＰＩ／ＩＴＯ界面の構造的な
健全性の破壊により、エッチング作用のみでＩＴＯが取
り除かれた場合に可能であるよりも、一層速く上側キャ
ップ層を持ち上げて除くことができる。
が塩酸（ＨＣｌ）を用いた湿式エッチングにかけられ
る。これは、上側キャップ層１７５の舌片１７６の下側
で露出したＩＴＯをエッチングするのみでなく、中間本
体層１６５のＰＩをも水解する。このＰＩの水解によっ
て、上側キャップ層１７５及び中間本体層１６５のＩＴ
Ｏ−ＰＩ界面におけるＩＴＯのエッチバックが非常に急
速に行われる。ＰＩの水解はＩＴＯ／ＰＩ界面の構造的
な健全性を悪くし、界面の長さに沿ってＩＴＯに対する
エッチャントの接近を一層速め、このため、わずか数分
間で数１００ミクロンのエッチングが行われ、中間本体
層１６５からの上側キャップ層１７５の比較的敏速な
「持ち上げ」が行われる。ＰＩ／ＩＴＯ界面の構造的な
健全性の破壊により、エッチング作用のみでＩＴＯが取
り除かれた場合に可能であるよりも、一層速く上側キャ
ップ層を持ち上げて除くことができる。
【００２３】前に述べたように、上側キャップ層１７５
を持ち上げるために適用されるエッチャントは、用いら
れるソース／ドレイン材料に対して選択性を有してお
り、このため、ソース電極及びドレイン電極を構成して
いる材料は、ＴＦＴアセンブリ１００から除去されな
い。ソース電極及びドレイン電極が２層配置（下側にあ
るドープされた半導体材料及び上側に重なっている導電
金属材料）で構成されている本発明の実施例では、導電
金属材料層１９０は、ＨＣｌ内でエッチングされないの
で、モリブデン（Ｍｏ）で構成されていることが好まし
い。この代わりに、タングステン（Ｗ）、ニッケル・ク
ロム（ＮｉＣｒ）、タンタル（Ｔａ）及びアルミニウム
（Ａｌ）も、これらの材料は、ソース電極及びドレイン
電極に対する横方向の抵抗値を十分低くしながら、ｎ＋
Ｓｉとその下方にある非晶質シリコンとの間の電気的な
接合を損傷せずに、ｎ＋形にドープされたシリコンに対
して良好な電気的な接触をもたらすので、導電金属層１
９０を形成するために用いることができる。
を持ち上げるために適用されるエッチャントは、用いら
れるソース／ドレイン材料に対して選択性を有してお
り、このため、ソース電極及びドレイン電極を構成して
いる材料は、ＴＦＴアセンブリ１００から除去されな
い。ソース電極及びドレイン電極が２層配置（下側にあ
るドープされた半導体材料及び上側に重なっている導電
金属材料）で構成されている本発明の実施例では、導電
金属材料層１９０は、ＨＣｌ内でエッチングされないの
で、モリブデン（Ｍｏ）で構成されていることが好まし
い。この代わりに、タングステン（Ｗ）、ニッケル・ク
ロム（ＮｉＣｒ）、タンタル（Ｔａ）及びアルミニウム
（Ａｌ）も、これらの材料は、ソース電極及びドレイン
電極に対する横方向の抵抗値を十分低くしながら、ｎ＋
Ｓｉとその下方にある非晶質シリコンとの間の電気的な
接合を損傷せずに、ｎ＋形にドープされたシリコンに対
して良好な電気的な接触をもたらすので、導電金属層１
９０を形成するために用いることができる。
【００２４】その後、中間本体層１６５をＴＦＴアセン
ブリ１００から取り除いて、ＴＦＴの製造を完了する。
ＰＩ中間本体層は、例えば、酸素プラズマ内でアセンブ
リ１００をエッチングすることによって取り除くことが
できる。これによって、基部層１５５、並びにセルフア
ラインのソース電極及びドレイン電極が残る。ＴＦＴア
センブリ１００がその一部であるような配列が、この
後、所望のアドレス線、及び画素の有効区域に対する接
点を形成するためにソース・ドレイン材料をパターン決
めする等の公知の手順に従って完成され、ソース・ドレ
イン材料によって覆われていない領域では、過剰のｎ＋
Ｓｉ及び非晶質シリコンが除去される。
ブリ１００から取り除いて、ＴＦＴの製造を完了する。
ＰＩ中間本体層は、例えば、酸素プラズマ内でアセンブ
リ１００をエッチングすることによって取り除くことが
できる。これによって、基部層１５５、並びにセルフア
ラインのソース電極及びドレイン電極が残る。ＴＦＴア
センブリ１００がその一部であるような配列が、この
後、所望のアドレス線、及び画素の有効区域に対する接
点を形成するためにソース・ドレイン材料をパターン決
めする等の公知の手順に従って完成され、ソース・ドレ
イン材料によって覆われていない領域では、過剰のｎ＋
Ｓｉ及び非晶質シリコンが除去される。
【００２５】本発明の他の一実施例では、導電金属層１
９０はクロム（Ｃｒ）で構成されている。クロムは、約
２００℃におけるアニール工程の後に、ｎ＋Ｓｉと反応
させて、ｎ＋Ｓｉ層とＣｒ層との間にクロム珪化物を形
成することが知られている。Ｃｒ層を沈積した後にＨＣ
ｌ溶液内でＴＦＴアセンブリ１００をエッチングするこ
とは、ＩＴＯの他にＣｒをエッチングするのに役立ち、
このため、Ｃｒによって覆われていないＩＴＯ、特にＩ
ＴＯ／ＰＩ界面にあるＩＴＯの任意の部分が、ＨＣｌエ
ッチャントに対して一層敏速に露出される。特にＩＴＯ
／ＰＩ界面では、Ｃｒを除去することにより、上側キャ
ップ層１７５の持ち上げを行うための全体的なエッチン
グ時間を短縮することができる。残りのｎ＋Ｓｉは典型
的には、それに重なっている珪化物層と共に、ＴＦＴ動
作にとって十分に小さなソース／ドレイン電極の横方向
の抵抗値を生ずる。
９０はクロム（Ｃｒ）で構成されている。クロムは、約
２００℃におけるアニール工程の後に、ｎ＋Ｓｉと反応
させて、ｎ＋Ｓｉ層とＣｒ層との間にクロム珪化物を形
成することが知られている。Ｃｒ層を沈積した後にＨＣ
ｌ溶液内でＴＦＴアセンブリ１００をエッチングするこ
とは、ＩＴＯの他にＣｒをエッチングするのに役立ち、
このため、Ｃｒによって覆われていないＩＴＯ、特にＩ
ＴＯ／ＰＩ界面にあるＩＴＯの任意の部分が、ＨＣｌエ
ッチャントに対して一層敏速に露出される。特にＩＴＯ
／ＰＩ界面では、Ｃｒを除去することにより、上側キャ
ップ層１７５の持ち上げを行うための全体的なエッチン
グ時間を短縮することができる。残りのｎ＋Ｓｉは典型
的には、それに重なっている珪化物層と共に、ＴＦＴ動
作にとって十分に小さなソース／ドレイン電極の横方向
の抵抗値を生ずる。
【００２６】本発明の他の実施例は、導電金属層１９０
の沈積の必要性を回避している。この実施例では、ドー
プされた半導体層１８０が微結晶ｎ＋シリコンで構成さ
れていることが好ましい。これは、ＴＦＴ動作にとって
十分に小さなソース／ドレイン電極の横方向の抵抗値を
生ずる。この方法では、導電金属層１９０を沈積しない
が、上に述べたように持ち上げを行うために適用された
ＨＣｌエッチャントは、ｎ＋材料を覆う薄いものがあっ
ても、それを敏速に漂白して、ＴＦＴアセンブリのＩＴ
Ｏ／ＰＩ界面の部分に接近することができるので、エッ
チング時間を更に短縮することができる。
の沈積の必要性を回避している。この実施例では、ドー
プされた半導体層１８０が微結晶ｎ＋シリコンで構成さ
れていることが好ましい。これは、ＴＦＴ動作にとって
十分に小さなソース／ドレイン電極の横方向の抵抗値を
生ずる。この方法では、導電金属層１９０を沈積しない
が、上に述べたように持ち上げを行うために適用された
ＨＣｌエッチャントは、ｎ＋材料を覆う薄いものがあっ
ても、それを敏速に漂白して、ＴＦＴアセンブリのＩＴ
Ｏ／ＰＩ界面の部分に接近することができるので、エッ
チング時間を更に短縮することができる。
【００２７】上に述べた本発明のいずれの他の実施例の
方法でも、導電性金属のアクセス電極が、ＴＦＴアセン
ブリ内のソース電極及びドレイン電極を、ゲート領域の
外側にあるアドレス線又は有効な画素区域に接続するよ
うに製造されることが典型的である。ソース電極及びド
レイン電極に対するこのような金属接点はＴＦＴのチャ
ンネル領域の外側にあるので、整合は（チャンネル領域
におけるソース電極及びドレイン電極の配置を決定する
ときの場合のように）重要ではなく、これらの金属接点
は、普通の写真製版方法を用いて作成することができ
る。
方法でも、導電性金属のアクセス電極が、ＴＦＴアセン
ブリ内のソース電極及びドレイン電極を、ゲート領域の
外側にあるアドレス線又は有効な画素区域に接続するよ
うに製造されることが典型的である。ソース電極及びド
レイン電極に対するこのような金属接点はＴＦＴのチャ
ンネル領域の外側にあるので、整合は（チャンネル領域
におけるソース電極及びドレイン電極の配置を決定する
ときの場合のように）重要ではなく、これらの金属接点
は、普通の写真製版方法を用いて作成することができ
る。
【００２８】本発明のある好ましい特徴のみを図面に示
して説明したが、当業者には種々の改変及び変更が考え
られよう。従って、特許請求の範囲は、本発明の要旨の
範囲内に属するこのようなすべての改変及び変更を包括
するものと承知されたい。
して説明したが、当業者には種々の改変及び変更が考え
られよう。従って、特許請求の範囲は、本発明の要旨の
範囲内に属するこのようなすべての改変及び変更を包括
するものと承知されたい。
【図１】本発明に従ってＴＦＴを作成する工程の順序の
一部を示す概略図である。
一部を示す概略図である。
【図２】本発明に従ってＴＦＴを作成する工程の順序の
一部を示す概略図である。
一部を示す概略図である。
【図３】本発明に従ってＴＦＴを作成する工程の順序の
一部を示す概略図である。
一部を示す概略図である。
【図４】本発明に従ってＴＦＴを作成する工程の順序の
一部を示す概略図である。
一部を示す概略図である。
【図５】図５（Ａ）及び図５（Ｂ）は本発明の手順の持
ち上げ部分を示す概略図である。
ち上げ部分を示す概略図である。
１００ ＴＦＴアセンブリ １０５ 基板 １１０ ゲート電極 １２０ ゲート誘電体層 １３０ 半導体層 １４０ 多層アイランド １５０ 無機誘電体層 １５５ 基部層 １６０ 有機誘電体層 １６２ アンダカット領域 １６５ 中間本体層 １７０ 導電性酸化物層 １７２ フォトレジスト層 １７５ 上側キャップ層 １７６ 舌片 １８０ 半導体材料層 １９０ 導電金属材料層
Claims (25)
- 【請求項１】 基板上にセルフアライン薄膜トランジス
タ（ＴＦＴ）アセンブリを製造する方法であって、 ゲート電極に重なっている半導体材料の層上に多層アイ
ランドを形成する工程であって、前記多層アイランド
は、実質的に光学的に透明な導電性酸化物で構成されて
いる上側キャップ層と、実質的に透明な有機誘電体材料
で構成されている中間本体層と、無機誘電体材料で構成
されている基部層とを含んでおり、前記多層アイランド
の前記基部層は、前記ゲート電極に対するソース及びド
レイン電極のそれぞれの選択された重なりの距離を決定
するように、選択された寸法を有していると共に前記ゲ
ート電極の上の前記半導体層上に設けられている、多層
アイランドを形成する工程と、 前記ゲート電極の前記選択された重なりを有しているソ
ース電極及びドレイン電極を形成する工程と、 持ち上げ方法を用いて前記上側キャップ層を除去すると
共に、前記基部層がパターン決めされたソース電極とド
レイン電極との間に設けられたままであるように、前記
中間本体層を前記多層アイランドから除去する工程とを
備えたセルフアライン薄膜トランジスタ・アセンブリを
製造する方法。 - 【請求項２】 前記多層アイランドを形成する工程は、 前記半導体材料の層の上に無機誘電体材料の層を沈積す
る工程と、 前記無機誘電体材料の上に実質的に光学的に透明な有機
誘電体材料の層を沈積する工程と、 前記無機誘電体材料の層の上に実質的に透明な導電性酸
化物の層を沈積する工程と、 前記ゲート電極の寸法に対応する寸法を有している上側
キャップ層を形成するように、基板を介しての露出方法
を用いて前記実質的に透明な導電性酸化物の層をパター
ン決めする工程とを含んでいる請求項１に記載の方法。 - 【請求項３】 前記多層アイランドを形成する工程は、
前記中間本体層を形成するように前記有機誘電体層をエ
ッチングする工程を含んでおり、 前記中間本体層は、前記上側キャップ層の舌片部が約
０．５μｍから１．５μｍだけ前記中間本体層から張り
出すように、前記上側キャップ層の下方にある請求項２
に記載の方法。 - 【請求項４】 前記多層アイランドを形成する工程は、
前記基部層を形成するように前記無機誘電体材料の層を
エッチングする工程を含んでおり、前記中間本体層は、
前記無機誘電体材料の層のエッチングに対するマスクを
構成している請求項３に記載の方法。 - 【請求項５】 前記ソース電極及びドレイン電極を形成
する工程は、ドープされた半導体材料が前記上側キャッ
プ層及び前記中間本体層の露出した界面に実質的に接着
しないように、前記アセンブリの上にドープされた半導
体材料の層を沈積する工程を含んでいる請求項４に記載
の方法。 - 【請求項６】 前記多層アイランドから前記上側キャッ
プ層を除去する工程は、ソース及びドレイン電極材料に
対して選択性を有するエッチャント内で前記アセンブリ
をエッチングする工程を含んでおり、前記エッチャント
は、前記上側キャップ層の前記舌片の下側に露出するよ
うに適用される請求項５に記載の方法。 - 【請求項７】 前記ソース電極及びドレイン電極を形成
する工程は、前記ドープされた半導体材料の上に導電金
属材料の層を沈積する工程を含んでいる請求項５に記載
の方法。 - 【請求項８】 前記上側キャップ層を除去する工程は、
塩酸（ＨＣｌ）を含んでいるエッチャントを用いて前記
アセンブリをエッチングする工程を含んでおり、前記Ｈ
Ｃｌエッチャントは、前記上側キャップ層と前記中間本
体層との界面に適用される請求項７に記載の方法。 - 【請求項９】 前記ドープされた半導体材料の層は、ｎ
＋形の導電型を有するようにドープされたシリコンを含
んでおり、前記導電金属層は、モリブデンと、ニッケル
−クロムと、タンタルと、アルミニウムとを含んでいる
群から選択された金属を含んでいる請求項８に記載の方
法。 - 【請求項１０】 前記実質的に光学的に透明な無機誘電
体材料の層は、窒化シリコンを含んでいる請求項５に記
載の方法。 - 【請求項１１】 前記実質的に光学的に透明な有機誘電
体材料の層は、ポリイミドを含んでいる請求項１０に記
載の方法。 - 【請求項１２】 前記実質的に透明な導電性酸化物の層
は、酸化インジウム錫と、酸化亜鉛とを含んでいる群か
ら選択された材料を含んでいる請求項１１に記載の方
法。 - 【請求項１３】 前記上側キャップ層を除去する工程
は、ソース／ドレイン電極材料の上側層に対して選択性
を有するエッチャントに対して前記アセンブリを露出す
る工程を含んでおり、前記エッチャントは、塩酸（ＨＣ
ｌ）を含んでいる請求項１２に記載の方法。 - 【請求項１４】 前記上側キャップ層を形成する工程
は、 前記透明な導電性酸化物の層の上にフォトレジストの層
を沈積する工程と、 前記フォトレジストのうち前記ゲートの陰の実質的に外
側にある部分を露出するように、前記ゲート電極に対し
て前記フォトレジストとは反対側に設けられている源か
ら来る化学放射線に対して前記アセンブリを露出する工
程と、 前記化学放射線に露出された部分を除去するように前記
フォトレジストを現像する工程とを含んでいる請求項１
３に記載の方法。 - 【請求項１５】 前記ポリイミドに前記中間本体層を形
成する工程は、前記アセンブリを酸素プラズマ・エッチ
に選択された時間の間露出する工程を含んでおり、該時
間は、前記上側キャップ層の舌片の下方に前記ポリイミ
ドの中間本体の所望のアンダカットを作成するように選
択される請求項１４に記載の方法。 - 【請求項１６】 セルフアライン薄膜トランジスタ（Ｔ
ＦＴ）を製造する方法であって、 基板上にゲート電極を形成する工程と、 前記ゲート電極及び前記基板の上にゲート誘電体層を沈
積する工程と、 前記ゲート誘電体層の上に半導体層を沈積する工程と、 前記ゲート電極の上に設けられている前記半導体層上に
多層アイランドを形成する工程であって、前記多層アイ
ランドは、前記半導体層上に設けられている無機誘電体
基部層と、該基部層の上に設けられているポリイミドの
中間本体層と、該中間本体層の上に設けられている酸化
インジウム錫の上側キャップ層とを含んでおり、前記多
層アイランドの前記基部層は、前記ゲート電極に対する
ソース及びドレイン電極のそれぞれの選択された重なり
距離を決定するように、選択された寸法を有していると
共に前記ゲート電極の上の前記半導体層上に設けられて
おり、前記上側キャップ層は、前記中間本体層の上に
０．５μｍから１．５μｍまで伸びている舌片を有して
いる、多層アイランドを形成する工程と、 前記ゲート電極との前記選択された重なりを有している
ソース電極及びドレイン電極を形成する工程と、 持ち上げ方法を用いて前記多層アイランドから前記上側
キャップ層を除去する工程と、 前記多層アイランドから前記中間本体層を除去する工程
とを備えたセルフアライン薄膜トランジスタを製造する
方法。 - 【請求項１７】 前記ソース電極及びドレイン電極に形
成する工程は、少なくとも１つの選択された電極材料を
沈積する工程であって、前記選択された電極材料は、前
記多層アイランドの前記基部の部分まで前記半導体層の
上に設けられると共に前記上側キャップ層の上面の上に
設けられるようする、電極材料を沈積する工程を含んで
おり、 前記選択された電極材料は、前記上側キャップ層の舌片
の下側の少なくとも一部に実質的に前記選択された電極
材料がないままで残るように沈積される請求項１６に記
載の方法。 - 【請求項１８】 前記持ち上げ方法を用いて前記上側キ
ャップ層を除去する工程は、前記選択された電極材料に
対して選択性を有するエッチャントに対してＴＦＴ構造
を露出する工程であって、前記選択された電極材料がな
いままである前記上側キャップ層の舌片の下側で前記上
側キャップ層まで前記エッチャントが露出するようにす
る、ＴＦＴ構造を露出する工程を含んでいる請求項１７
に記載の方法。 - 【請求項１９】 前記選択された電極材料は、ｎ＋形に
ドープされた微結晶シリコンを含んでいる請求項１８に
記載の方法。 - 【請求項２０】 前記ソース電極及びドレイン電極を形
成する工程は、 ｎ＋形にドープされたシリコンの層を沈積する工程と、 前記ドープされたシリコン及び前記クロムが反応して該
ドープされたシリコンと該クロムとの間に珪化物層を形
成するように、前記ドープされたシリコンの上にクロム
の層を沈積する工程とを含んでいる請求項１８に記載の
方法。 - 【請求項２１】 前記上側キャップ層を除去する工程
は、前記クロム及び前記上側キャップ層を除去するよう
に、塩酸（ＨＣｌ）を含んでいるエッチャントを用いて
前記ＴＦＴアセンブリをエッチングする工程を含んでい
る請求項２０に記載の方法。 - 【請求項２２】 前記ソース電極及びドレイン電極を形
成する工程は、 ｎ＋形にドープされたシリコン層を沈積する工程と、 前記ドープされたシリコン層の上に導電金属材料の層を
沈積する工程とを含んでいる請求項１８記載の方法。 - 【請求項２３】 前記導電金属材料は、モリブデンと、
ニッケル−クロムと、タンタルと、アルミニウムとを含
んでいる群から選択された金属を含んでいる請求項２２
に記載の方法。 - 【請求項２４】 前記上側キャップ層を除去する工程
は、前記ソース電極及びドレイン電極の前記導電金属材
料に対して選択性を有するエッチャントに対して前記Ｔ
ＦＴアセンブリを露出する工程を含んでおり、前記エッ
チャントは、塩酸（ＨＣｌ）を含んでいる請求項２３に
記載の方法。 - 【請求項２５】 前記中間本体層を除去する工程は、酸
素プラズマ内で前記ＴＦＴアセンブリをエッチングする
工程を含んでいる請求項１８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US115973 | 1980-01-28 | ||
| US08/115,973 US5391507A (en) | 1993-09-03 | 1993-09-03 | Lift-off fabrication method for self-aligned thin film transistors |
Publications (2)
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|---|---|
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Family
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|---|---|---|---|
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|---|---|
| US (1) | US5391507A (ja) |
| EP (1) | EP0643420B1 (ja) |
| JP (1) | JP3510681B2 (ja) |
| DE (1) | DE69433948T2 (ja) |
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