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Die
Erfindung bezieht sich auf die gleichzeitig anhängige Anmeldung PCT/US 94/01737
und
EP 94909684.6 (entsprechend
der US-Anmeldung von G. Possin u. a. mit der Bezeichnung "Self-Aligned Thin-Film
Transistor Constructed Using Lift-Off Technique", Anmelde Nr. 08/024,050, eingereicht
1. März 1993)
und die europäische
Anmeldung 94302246.7 (entsprechend der US-Anmeldung von R. Kwasnick u.
a. mit der Bezeichnung "Self-Aligned
Thin Film Transistor Constructed Using Lift-Off Technique", Anmelde Nr. 08/043,043,
eingereicht 5. April 1993), die beide auf die Rechtsnachfolgerin
der vorliegenden Erfindung übertragen
und durch diese Bezugnahme in die vorliegende Offenbarung eingeschlossen
sind.
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Hintergrund
der Erfindung
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Die
Erfindung bezieht sich auf die Herstellung von Dünnfilm-Feldeffekt-Transistoren und
insbesondere auf ein Verfahren zur Musterausbildung der Source- und Drain-Elektroden,
damit diese eine gewünschte
Ausrichtung mit der Gate-Elektrode
haben.
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In
elektronischen Festkörper-Vorrichtungen werden
Dünnfilm-Feldeffekt-Transistoren (TFTs) üblicherweise
als Schalter verwendet. Genauer gesagt, wird in Bildgebung- und
Display-Vorrichtungen ein TFT üblicherweise
jedem Pixel zugeordnet, um zu ermöglichen, dass ein entsprechendes
elektrisches Signal mit jedem einzelnen Pixel verbunden oder von diesem
abgeführt
wird. Um die aktive Pixelfläche
in einem Bildgeber oder einer Display-Vorrichtung zu maximieren,
ist es vorteilhaft, dass der TFT so klein wie möglich ist. Ferner erfordert
die große
Anzahl von Pixeln in einem Feld (Array), dass die zugeordneten TFT's relativ klein sind,
um so keine physikalisch größeren Felder
zu benötigen.
Zusätzlich
wird die Leistungsfähigkeit
eines Feldes verbessert, wenn die TFT Größe verkleinert wird, weil die
gesamte Gate-Kapazität, Gate-zu-Source-Kapazität und Gate-zu-Drain-Kapazität minimiert
werden.
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Die
gesamte Gate-Kapazität
sollte klein sein, um die gesamte Kapazität der Adressleitung (z. B. eine
Abtastleitung) zu verkleinern, die eine Reihe von TFTs in der Bildgebungs-
oder Displayvorrichtung steuert. Die Ladezeit der Adressleitung
wird durch das Produkt des Leitungs-Widerstandes und der Leitungs-Kapazität gesteuert.
Die gesamte Gate-Kapazität
wird zu der Leitungs-Kapazität
bei der Ermittlung der Adressleitungs-Ladezeit hinzuaddiert.
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Die
Gate-zu-Drain- bzw. Gate-zu-Source-Kapazitäten sollten klein sein, um
die Kopplungskapazität
zwischen der Eingangs-Adressleitung, die mit dem Gate verbunden
ist, und dem Bildgebungs- oder Display-Element zu minimieren, das
mit der Source oder der Drain verbunden ist.
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Eine
primäre
bestimmende Größe der Gate-zu-Source-
und Gate-zu-Drain-Kapazitäten ist die Überlappung
der Source- bzw. Drain-Elektroden über der Gate-Elektrode. Die
Fertigung von kleinen TFTs, bei denen die Source- und Drain-Efektraden über der
Gate-Elektrode ausgerichtet sind, kann schwierig sein. Ein Grund
besteht darin, dass photolithographische Prozesse üblicherweise
verwendet werden, um die Source- und die Drain-Elektrode mit einem
Muster zu versehen, und es gibt üblicherweise eine
gewisse Positionierungs-Fehlausrichtung von etwa 2 Mikron oder mehr,
die beim Layout der Vorrichtung berücksichtigt werden muss. Diese
Größe der Fehlausrichtung
erfordert, dass die Bereiche, wo das Gate die Source und die Drain überlappt,
größer gemacht
werden als es anderenfalls erforderlich wäre. Diese vergrößerten Größen, um
der Fehlausrichtung Rechnung zu tragen, haben erhöhte Gate-zu-Source-
und Gate-zu-Drain-Kapazitäten
zur Folge, wie es oben genannt ist.
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Lösungen zum
Verkleinern dieser Fehlausrichtung sind in dem US-Patent 5,010,027
von G. Possin u. a. und dem US-Patent 5,156,986 von C. Wei u. a.
zu finden, die alle auf die Rechtsnachfolgerin der vorliegenden
Erfindung übertragen
sind und durch diese Bezugnahme in die vorliegende Offenbarung eingeschlossen
werden.
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, ein verbessertes
Herstellungsverfahren für
TFTs mit selbst-ausgerichteten Source- und Drain-Elektroden bereitzustellen.
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Eine
andere Aufgabe der vorliegenden Erfindung besteht darin, ein selbst-ausrichtendes Abhebe-
bzw. Lift-Off-Verfahren der Herstellung eines TFT bereit zu stellen,
das für
schnellere Abhebe- bzw. Lift-Off-Zeiten sorgt.
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Zusammenfassung
der Erfindung
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Gemäß der Erfindung
wird ein Verfahren bereitgestellt zum Fertigen einer selbstausrichtenden Dünnfilm-Feldeffekt-Transistoranordnung,
das die folgenden Schritte in Reihenfolge enthält:
- a)
Bereitstellen eines im wesentlichen optisch transparenten Substrates
mit einer Gate-Elektrode, einer Gate-Isolierschicht, die über der Gate-Elektrode
liegt, und einer Schicht aus Halbleitermaterial auf der Gate-Isolierschicht,
- b) Abscheiden einer Schicht aus im wesentlichen optisch transparentem
anorganischen Isoliermaterial auf der Schicht aus Halbleitermaterial
zum Bilden einer Basis-Schicht,
- c) Abscheiden einer Schicht aus im wesentlichen optisch transparentem
anorganischen Isoliermaterial enthaltend Polyimid auf dem im wesentlichen
optisch transparenten anorganischen Isoliermaterial zum Bilden einer
Zwischenschicht,
- d) Abscheiden einer Schicht aus Indium-Zinnoxid über der
Schicht aus im wesentlichen optisch transparenten anorganischen
Isoliermaterial enthaltend Polyimid,
- e) Abscheiden einer Fotolackschicht auf der Schicht aus Indium-Zinnoxid,
- f) Ausbilden eines Musters auf der Fotolackschicht mit einer
Licht-durch-das-Substrat-Belichtungstechnik
zum Formen eines Fotolackmusters mit Abmessungen, die den Abmessungen
der Gate-Elektrode entsprechen,
- g) Formen einer Kappenschicht aus Indium-Zinnoxid durch selektives Ätzen der
Schicht aus Indium-Zinnoxid, wobei das Fotolackmuster als eine Maske
verwendet wird,
- h) Entfernen des Fotolackmusters,
- i) Formen der Zwischen- und Basis-Schichten durch selektives Ätzen der
Schicht aus im wesentlichen optisch transparentem organischen Isoliermaterial
ent haltend Polyimid bzw. der Schicht aus im wesentlichen optisch
transparentem anorganischen Isoliermaterial derart, dass die Zwischen- und
Basis-Schichten kleinere Abmessungen haben als die Kappenschicht,
und die laterale Abmessung der Basis-Schicht eine entsprechende Überlappungsstrecke
von einer Source- und einer Drain-Elektrode bestimmt, die in bezug auf
die Gate-Elektrode zu formen sind,
- j) Abscheiden einer Schicht aus Elektrodenmaterial über der
im Schritt i) erhaltenen Struktur derart, dass wenigstens ein Teil
von der Unterseite der Kappenschicht, die im Schritt i) freigelegt
wird, im wesentlichen frei von dem Elektrodenmaterial bleibt, und
- k) Definieren der Source- und Drain-Elektroden mit der entsprechenden Überlappung
der Gate-Elektrode mit einer Abhebe- bzw. Lift-off-Technik, bei
der die Kappenschicht und der darüber liegende Teil der Schicht
aus Elektrodenmaterial durch ein nasses Ätzen durch Verwendung von Salzsäure derart
entfernt werden, dass die Basis-Schicht zwischen den Source- und Drain-Elektroden
angeordnet bleibt.
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Kurze Beschreibung
der Zeichnungen
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Die
Merkmale der Erfindung, die für
neuartig gehalten werden, sind insbesondere in den beigefügten Ansprüchen angegeben.
Die Erfindung selbst jedoch, sowohl bezüglich ihres Aufbaues als auch
des Arbeitsverfahrens, zusammen mit ihren weiteren Aufgaben und
Vorteilen kann am besten unter Bezugnahme auf die folgende Beschreibung
in Verbindung mit den beigefügten
Zeichnungen verstanden werden, in denen gleiche Bezugszahlen gleiche
Teile in den Zeichnungen darstellen, und in denen:
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1(A)–1(D) eine vereinfachte Darstellung von
einem Teil der Folge von Schritten sind, die bei der Fertigung von
einem TFT gemäß der Erfindung verwendet
werden;
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2(A)–2(B) eine vereinfachte Darstellung von dem Lift-Off-Abschnitt
von dem erfindungsgemäßen Verfahren
sind.
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Detaillierte
Beschreibung der Erfindung
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Die
Fertigung von Dünnfilm-Transistoren (TFTs)
erfolgt üblicherweise
durch die Abscheidung und Musterbildung von verschiedenen leitenden, halbleitenden
und isolierenden Materialien auf einem Substrat. Siehe beispielsweise
JP 62-260369 .
1(A) stellt
einen Punkt in dem Fertigungsprozess dar, der eine TFT Einrichtung
100 zeigt,
an dem eine Gate-Elektrode
110 auf einem Substrat
105 geformt
worden ist, wie es unter Verwendung bekannter Techniken geschehen
kann. Wie der Begriff hier verwendet wird, bezieht sich "TFT Einrichtung" allgemein auf die
Struktur der Materialien, die zur Bildung des TFT an jedem Punkt
des Fertigungsprozesses abgeschieden und zu einem Muster geformt
sind. Das Substrat
105 weist üblicherweise Glas (wie beispielsweise
Corning 7059 Glas) oder ähnliches
auf, das für
Licht mit einer Wellenlänge
in dem Ultraviolett-Bereich (z. B. 400 nm) im wesentlichen transparent
ist, das verwendet wird, wie es nachfolgend beschrieben wird, um
Abschnitte der Vorrichtung unter Verwendung einer Bestrahlungstechnik
durch das Substrat hindurch mit einem Muster zu versehen. Die Gate-Elektrode
110 weist üblicherweise
ein Metall auf, wie beispielsweise Chrom, Aluminium, Wolfram oder ähnliches,
und kann alternativ eine oder mehrere Schichten von einem leitfähigen Material
aufweisen. Die Gate-Elektrode hat üblicherweise eine Dicke in
einem Bereich von etwa 0,1 μm
bis 0,5 μm.
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Eine
dielektrische Gate-Schicht 120 ist über dem Substrat 105 und
der Gate-Elektrode 110 abgeschieden. Die dielektrische
Gate-Schicht weist üblicherweise
Siliziumnitrid, Siliziumoxid oder ähnliches auf und hat eine Dicke
in dem Bereich zwischen etwa 50–500
nm. Eine Schicht 130 aus Halbleitermaterial ist über der
dielektrischen Gate-Schicht abgeschieden und weist üblicherweise
ein amorphes Halbleitermaterial auf, wie beispielsweise amorphes
Silizium oder ähnliches,
und hat eine Dicke in dem Bereich zwischen etwa 20 nm bis 100 nm.
Alternativ kann polykristallines Silizium- oder Cadmiumsulfat (CdS)
als Halbleitermaterialschicht 130 abgeschieden sein.
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Gemäß der Erfindung
ist eine vielschichtige Insel 140, wie es in 1(D) gezeigt ist, auf der Halbleiterschicht 130 über der
Gate-Elektrode 110 gebildet. Eine anorganische dielektrische
Schicht 150 (1(A)),
die ein im wesentlichen optisch transparentes Material, wie beispielsweise
Siliziumnitrid oder alternativ Siliziumoxid oder ähnliche
PECVD-abgeschiedene Dielektrika oder ähnliches, wird über der Halbleitermaterialschicht 130 abgeschieden
und hat eine Dicke zwischen etwa 100 nm und 1000 nm. Es ist im Allgemeinen
wünschenswert,
dass die anorganische dielektrische Schicht 150 dünner (innerhalb des
oben angegebenen Bereiches) ist, wenn sie später in einem nassen Ätzprozess
(wie es nachfolgend näher
beschrieben wird) geätzt
wird. Üblicherweise werden
die dielektrische Gate-Schicht 120, die Halbleitermaterialschicht 130 und
die anorganische dielektrische Schicht 150 durch Plasma-verstärkte chemische
Dampfabscheidung (PECVD von plasma enhanced chemical vapor deposition)
in einem einzelnen Vakuumabpumpen abgeschieden.
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Eine
anorganische dielektrische Schicht 160 ist über der
anorganischen Schicht 150 aus dielektrischem Material 150 abgeschieden
und weist üblicherweise
Polyimid (PI) auf. Die Schicht aus PI Film wird üblicherweise auf die TFT Einrichtung 100 aufgeschleudert
und dann bei Temperaturen bis zu etwa 250°C vergütet. Der PI Film hat üblicherweise
eine Dicke zwischen etwa 200 nm bis 1200 nm und ist im wesentlichen
transparent für
Licht mit einer Wellenlänge
in dem Ultraviolett-Bereich (z. B. 400 nm), das verwendet wird,
wie es nachfolgend beschrieben wird, zur Musterbildung von Abschnitten
der Vorrichtung unter Verwendung einer Bestrahlungstechnik durch
das Substrat hindurch. Ein Beispiel des PI Films mit akzeptablen
Lichtdurchlässigkeits-Charakteristiken
ist Ciba-Geigy 293 Polyimid; eine Schicht mit einer Dicke von etwa
500 nm hat eine Durchlässigkeit
von etwa 80% für
Licht in dem 400 nm Wellenlängenbereich.
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Eine
transparente leitende Oxidschicht 170, die im wesentlichen
lichtdurchlässig
ist bei der Frequenz des Lichtes, das in der Rückseiten-Bestrahlungstechnik
verwendet wird, ist über
einer organischen dielektrischen Schicht 160 abgeschieden,
wie beispielsweise durch Zerstäuben.
Die Schicht 170 weist üblicherweise
Indiumzinnoxid (ITO) auf, das eine Dicke in dem Bereich zwischen
etwa 100 nm bis 200 nm hat. Ein alternatives transparentes, leitendes Oxidmaterial,
das abgeschieden werden kann, ist Zinkoxid (ZnO). Eine ITO Schicht
mit einer Dicke zwischen etwa 100 nm und 200 nm weist etwa 80% Durchlässigkeit
für Licht
mit einer Wellenlänge
von etwa 400 nm auf.
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Die
transparente leitende Oxidschicht 170 wird als nächstes mit
einer Bestrahlungstechnik durch das Substrat hindurch (oder Rückseiten-Bestrahlungstechnik)
mit einem Muster versehen, um eine obere Deck- bzw. Kappenschicht 175 von
der vielschichtigen Insel 140 zu bilden (1(D)).
Eine Photolackschicht 172 wird über der ITO Schicht 170 abgeschieden
und die Einrichtung 100 wird dann mit Licht 75 bestrahlt, üblicherweise
Ultraviolett-Licht mit einer Wellenfänge von etwa 400 nm, aus einer
Quelle auf der Seite des Substrates 105 gegenüber der Gate-Elektrode 110,
wie es in 1(A) dargestellt ist. Die Bestrahlungszeit
des Photolakkes, wobei Lichtquellen mit vergleichbarer Intensität verwendet werden,
muss für
die Rückseiten-Bestrahlungstechnik
länger
sein als mit der üblichen
Vorderseiten-Bestrahlung,
um der Dämpfung
des Lichtes in den Schichten der TFT Einrichtung 100 Rechnung
zu tragen. Die Verlängerung
in der Bestrahlungszeit für
die TFT Einrichtung gemäß der Erfindung
ist etwas länger
als diejenige, die in dem Verfahren gemäß beispielsweise dem US-Patent
5,010,027 benötigt
wird, wegen des Vorhandenseins der organischen dielektrischen Schicht 160 und
der ITO Schicht 170, die zusammen die Bestrahlungszeit
um einen Faktor von etwa 50% gegenüber derjenigen vergrößern, die
für eine
TFT Einrichtung ohne die Schichten 160 und 170 erforderlich
ist.
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Während des
Bestrahlungsschrittes wirft das Gate 110 einen Schatten 76 auf
die Photolackschicht 172 innerhalb des Bereiches, der durch
die gestrichelten Linien in 1(A) begrenzt
ist. Der belichtete Photolack (das heißt der Bereich außerhalb
des Schattens) wird entwickelt und entfernt, wobei ein unbelichteter
Abschnitt von dem Photolack entsprechend der Fläche innerhalb des Schattens 76 auf
der ITO Schicht 170 als eine Maske zurückbleibt. Die ITO Schicht 170 wird
geätzt,
um denjenigen Abschnitt von dem ITO zu entfernen, der nicht unter
der Photolackmaske liegt. Das ITO wird üblicherweise in einem reaktiven
Ionenätzverfahren
oder alternativ in einem nassen Ätzverfahren
geätzt,
wobei beispielsweise Oxasäure
verwendet wird. Das Ätzmittel
muss selektiv für
die organische dielektrische Schicht 160 sein; Es sei darauf
hingewiesen, dass gewisse, übliche nasse Ätzmittel,
wie beispielsweise Salzsäure,
nicht zur Verwendung in diesem Schritt geeignet ist, da das HCl
die darunter liegende Polyimid-Schicht 160 verschlechtert.
Insbesondere in einem nassen Ätzverfahren
ist ein gewisses Unterschneiden der ITO Schicht üblich, aber solange dieses
Unterschneiden 0,5 μm
nicht überschreitet,
beeinflusst es den Selbstausrichtungsprozess nicht in nachteiliger
Weise. Die TFT Einrichtung 100 erscheint wie in 1(B) dargestellt zum Abschluss des Ätzens der ITO
Schicht 170. Verbleibende Abschnitte der Photolackschicht 172 können abgestreift
werden unter Verwendung eines Photolackabstreifers (wie beispielsweise
Ciba-Geigy Photolackabstreifer QZ3298, der das belichtete PI Material
in der Schicht 160 nicht angreift). Alternativ kann der
restliche Photolack an einem späteren
Punkt in dem TFT Fertigungsverfahren abgestreift werden, wie beispielsweise
vor dem Ätzen
der anorganischen dielektrischen Schicht 150. Der verbleibende
Teil der ITO Schicht weist die obere Kappe 175 von der
vielschichtigen Insel 140 auf (1(C) und 1(D)).
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Die
Polyimid-Schicht 160 wird als nächste geätzt, wobei die mit einem Muster
versehene ITO Schicht 170 (das heißt die obere Kappe 175)
als eine Maske verwendet wird. Üblicherweise
ist der Ätzprozess
ein Sauerstoff-Plasmaätzen,
das für
eine gewählte
Zeit durchgeführt
wird, um das PI von den belichteten Bereichen der TFT Einrichtung 100 zu ätzen und
ferner ein unterschnittenes Profil unter der oberen Kappe 175 zu
erzeugen. Das Ätzen
wird zeitlich gesteuert, um einen unterschnittenen Bereich 162 zu bilden
(detailliert in 1(C), aber nicht notwendigerweise
mit richtigen Proportionen). Der unterschnittene Bereich 162,
in dem das PI von unter dem ITO weggeätzt worden ist, bildet eine
Lippe 176 in der oberen Kappenschicht 175. Die
Größe der Unterschneidung
oder die Länge "L" der Lippe 176 liegt zwischen
etwa 0,5 μm
und 1,5 μm.
Die verbleibenden oder mit einem Muster versehenen Teile der PI Schicht 160 weisen
eine Zwischenkörperschicht 165 der
vielschichtigen Insel auf (1(C) und 1(D)).
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Die
anorganische dielektrische Schicht 150 wird als nächste geätzt, wobei
die darüber
liegenden Schichten von PI und ITO als eine Maske verwendet werden.
Beispielsweise wird Siliziumnitrid, das üblicherweise das anorganische
dielektrische Material in der Schicht 150 bildet, in einem
nassen Ätzverfahren geätzt, wobei
Flusssäure
(HF) oder gepufferte Flusssäure
(BHF) verwendet wird, wobei die Zwischenkörperschicht 165 als
eine Maske verwendet wird, um belichtete Teile von dem Siliziumnitrid
zu entfernen. Alternativ kann ein trockenes Ätzverfahren, beispielsweise
unter Verwendung von reaktivem Ionenätzen, um das Siliziumnitrid
selektiv zu der darunter liegenden Halbleitermaterialschicht 130 zu ätzen, verwendet
werden, wobei in diesem Fall die obere Kappenschicht 175 aus
ITO als die primäre
Maske wirkt, um die Grenze (oder Seitenwand) von dem Abschnitt der Siliziumnitridschicht 150 zu
bilden, die nach diesem Ätzschritt
verbleibt, die eine Basisschicht 155 der vielschichtigen
Insel 140 aufweist. Die in 1(D) dargestellte
Inselstruktur stellt eine Struktur dar, die üblicherweise aus der Verwendung
des nassen Ätzverfahrens
resultieren würde,
wobei die Abmessungen der Siliziumnitrid-Basisschicht 155 primär durch das
gemusterte PI definiert werden, das die Zwischenkörperschicht 165 bildet
(ein gewisses Unterschneiden der Basisschicht 155 kann
auftreten, aber üblicherweise
ist es recht minimal, z. B. weniger als 0,5 μm). In jedem Fall ist der Basisabschnitt
im wesentlichen zentriert über
der Gate-Elektrode 110 und hat eine seitliche Abmessung,
die den darüber
liegenden Schichten der vielschichtigen Insel 140 entspricht.
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An
diesem Punkt in dem Fertigungsverfahren ist die vielschichtige Insel 140 gebildet
worden und erscheint, wie es in 1(D) dargestellt
ist. Wie oben erwähnt
ist, wird die seitliche Abmessung (d. h. in der Ebene des Papiers
der Figuren) der oberen Kappenschicht 175 durch die Rückseiten-Bestrahlungstechnik
bestimmt; die seitliche Abmessung der Zwischenkörperschicht 165 wird
durch die Länge
der oberen Kappenschicht 175 und das zeitlich gesteuerte Ätzen des
PI bestimmt, um einen Unterschnitt der oberen Kappenschicht 175 mit
den gewünschten
Abmessungen zu erreichen (z. B. etwa 0,5 μm bis 1,5 μm Unterschneidung); und die
seitliche Abmessung der Basisschicht 155 ist im wesentlichen
die gleiche wie diejenige der Zwischenkörperschicht 165. Die seitliche
Abmessung der Basisschicht 155 wird somit durch die Rückseiten-Belichtungs-Selbstausrichtungstechnik
bestimmt. Die TFT Einrichtung 100 wird als nächstes für die Bildung
der Source- und Drain-Elektroden vorbereitet, indem die belichteten Oberflächen in
einem kurzen (z. B. etwa 30 Sekunden) nassen Ätzen in verdünnter BHF
(z. B. eine 1%-ige Lösung
der üblichen
im Handel erhältlichen HF
Lösung)
gereinigt werden.
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Wie
in 2(A) dargestellt ist, werden
die Source- und Drain-Elektroden durch die Abscheidung über der
TFT Einrichtung 100 von geeignetem Source-Drain-Material gebildet,
um die Elektroden zu formen. Üblicherweise
wird eine Schicht aus dotiertem Halbleitermaterial 180,
z. B. Silizium-dotiert, um n+ Leitfähigkeit aufzuweisen, zunächst über der
TFT Einrichtung 100 abgeschieden. Das dotierte halbleitende
Material weist n+ amorphes Silizium (n + Si) oder, alternativ, n+
mikrokristallines Sili zium (n + μc-Si)
auf. Das dotierte halbleitende Material wird in einem PECVD Verfahren
abgeschieden und hat eine Dicke in dem Bereich zwischen etwa 10
nm und 100 nm. Das dotierte halbleitende Material überdeckt
die belichteten Bereiche der Schicht 130 aus amorphem Silizium
und stößt an den
Seitenwänden
der Basisschicht 165 der vielschichtigen Insel 140 an;
das Abscheidungsverfahren hat ferner eine Ansammlung von dotiertem
halbleitenden Material auf der Deckfläche mit der oberen Kappenschicht 175 zur
Folge und kann sich, bis zu einem gewissen Grad, um die Ecke der
Lippe 176 herumwickeln; das dotierte halbleitende Material
hat die Tendenz, an der Kante der oberen Kappenlippe 176 zu
brechen, so dass im wesentlichen kein Material an der unterseitigen
Oberfläche der
Lippe 176 anhaftet. Wie sie hier verwendet wird, bezieht
sich die Bezugnahme auf "im
wesentlichen kein Material, das an der unterseitigen Oberfläche anhaftet" oder ähnliches
auf wenig (z. B. 20 Ä)
oder keine Ansammlung des abgeschiedenen Materials auf der Unterseite,
so dass in dem Lift-Off-Verfahren, wie es nachfolgend beschrieben
wird, das Ätzmittel, das
zum Beseitigen der oberen Kappenschicht 175 aufgebracht
wird, alles abgeschiedene Material auf einfache Weise durchdringt
und Zugang zu der ITO/PI-Grenzfläche gewinnt.
Der Abstand D der unterschnittenen unteren Lippe 176 wird
gewählt
(z. B. durch die zeitliche Steuerung der PI Ätzung), um sicherzustellen,
dass das Source-Drain-Materialabscheidungsverfahren insbesondere
die Ecke an der Grenzfläche
zwischen dem ITO Material der oberen Kappe 175 und dem
PI der Zwischenkörperschicht 165 nicht überdeckt.
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In
einem Ausführungsbeispiel
der Erfindung wird dann eine relativ dünne (z. B. 10 nm–50 nm)
metallische leitfähige
Materialschicht 190, gewöhnlich in einem Zerstäubungs-
oder Verdampfungsverfahren, über
der dotierten halbleitenden Materialschicht 180 abgeschieden.
Wie oben erwähnt
wurde, haftet im wesentlichen nichts von der Schicht aus leitfähigem Material
an der Unterseite der Lippe 176 von der oberen Kappenschicht 175 an.
An dieser Stufe des Fertigungsverfahrens erscheint die TFT Einrichtung 100, wie
sie in 2(A) dargestellt ist. Die Dicke
der metallischen leitfähigen
Schicht wird gewählt,
um den kombinierten seitlichen Widerstand der dotierten Halbleiterschicht
und der metallischen leitfähigen Schicht
in dem Kontaktbereich des TFT (das heißt in dem Bereich über der
Gate-Elektrode 110) zu verringern, so dass er klein genug
ist, um für
ein gutes TFT Leistungsvermögen
zu sorgen. Das dotierte halbleitende Material und das leitfähige Material,
die über der halbleitenden
Schicht 130 aus amorphem Silizium bis zur Seitenwand der
Basisschicht 155 abgeschieden sind, bilden die Source-Elektrode,
und das dotierte halbleitende und leitende Material, die über dem
halbleitenden Material 130 aus amorphem Silizium bis zur
gegenüberliegenden
Seitenwand der Basisschicht 155 abgeschieden sind, bilden
die Drain-Elektrode; die Ermittlung, welcher Teil die Source-Elektrode bildet
und welcher die Drain-Elektrode bildet, wird durch die Verbindungen
bestimmt, die mit den entsprechenden Elektroden gemacht werden,
und ist nicht kritisch für
die Zwecke der Beschreibung dieser Erfindung. Die seitliche Abmessung
des Basisabschnittes 155, die mit ihrer im wesentlichen
zentrierten Anordnung über
der Gate-Elektrode 110 verbunden ist (wie sie durch die Rückseiten-Bestrahlungstechnik
und das anschließende Ätzen der
ITO Schicht 170 und der PI Schicht 160 bestimmt
wird), bestimmt die Größe der Überlappung
von jeder der Source- und Drain-Elektroden über der Gate-Elektrode (und
bestimmt somit die entsprechenden Gate-zu-Source- und Gate-zu-Drain-Kapazitäten).
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Die
obere Kappenschicht 175 (und das dotierte halbleitende
Material und das metallische leitende Material, das daran anhaftet
von den Source/Drain-Materialabscheidungsverfahren)
wird dann von der TFT Einrichtung 100 mit einer Abhebe-
bzw. Lift-Off-Technik entfernt, indem die Einrichtung gegenüber einem Ätzmittel
ausgesetzt wird, das für
das Source/Drain-Material selektiv ist. "Lift-Off" bezieht sich auf ein Ätzverfahren,
in dem die obere Kappenschicht von der darunter liegenden Schicht
des Zwischenabschnittes abgehoben bzw. abgelöst wird (und von der TFT Einrichtung
in dem Ätzverfahren entfernt
wird), bevor die Struktur der oberen Kappenschicht auf andere Weise
durch das Ätzmittel
zerstört wird,
so dass Zeit gespart wird, indem die Entfernung der Struktur in
einer kürzeren
Zeit bewirkt wird als sie erforderlich wäre, um das Material wegzuätzen, das auf
der oberen Kappenschicht 175 abgeschieden ist und diese
bildet.
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Gemäß dieser
Erfindung wird die TFT Einrichtung 100 nass geätzt, wobei
Salzsäure
(HCl) verwendet wird, die nicht nur ITO ätzt, das an der Unterseite
der Lippe 176 der oberen Kappe 175 freiliegt, sondern
auch das PI der Zwischenkörperschicht 165 hydrolyisert.
Diese Hydrolysierung des PI hat ein sehr schnelles Rückätzen des
ITO an der ITO-PI Grenzfläche
von der oberen Kappenschicht 175 und der Zwischenkörperschicht 165 zur
Folge. Die Hydrolysierung des PI verschlechtert die strukturelle
Integrität
der ITO/PI-Grenzfläche
und sorgt für
einen schnelleren Zugang des Ätzmittels
zu dem ITO entlang der Länge
der Grenzfläche,
so dass das Ätzen mehrere
hundert Mikron in nur wenigen Minuten überdeckt, was ein relativ schnelles "Abheben" der oberen Kappenschicht 175 von
der Zwischenkörperschicht 165 zur
Folge hat. Das Aufbrechen der strukturellen Integrität der PI/ITO-Grenzfläche ermöglicht auch,
dass die obere Kappenschicht schneller abgehoben wird als es möglich sein
würde,
wenn das ITO allein in ätzenden
Interaktionen beseitigt werden würde.
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Wie
oben ausgeführt
ist, ist das Ätzmittel, das
zum Abheben der oberen Kappenschicht 175 aufgebracht wird,
selektiv für
das aufgebrachte Source/Drain-Material,
so dass das Material, das die Source- und Drain-Elektroden bildet,
nicht von der TFT Einrichtung 100 entfernt wird. In dem
Ausführungsbeispiel
dieser Erfindung, bei dem die Source- und Drain-Elektroden eine
Zweischicht-Anordnung bilden (ein unten liegendes dotiertes Halbleitermaterial
und ein darüber
liegendes metallisches leitfähiges
Material), weist die metallische leitfähige Materialschicht 190 vorzugsweise
Molybdän
(Mo) auf, da es in HCl nicht geätzt
wird. Alternativ können
Wolfram (W), Nickel-Chrom (NiCr), Tantal (Ta) und Aluminium (Al)
verwendet werden, um die metallische leitfähige Schicht 190 zu
bilden, da diese Materialien einen guten elektrischen Kontakt zu
dem n+ dotierten Silizium bilden, ohne den elektrischen Übergang
zwischen dem n + Si und dem darunter liegenden amorphen Silizium
zu beschädigen,
während
ein ausreichend kleiner seitlicher Widerstand für die Source- und Drain-Elektroden gebildet
wird.
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Die
Zwischenkörperschicht 165 wird
dann von der TFT Einrichtung 100 entfernt, um die Fertigung
des TFT abzuschließen.
Die PI Zwischenkörperschicht
wird entfernt, indem beispielsweise die Einrichtung 100 in
einem Sauerstoff-Plasma geätzt wird,
das die Basisschicht 155 und die selbst-ausgerichteten
Source- und Drain-Elektroden zurücklässt.
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Das
Feld bzw. die Array, von der die TFT Einrichtung 100 ein
Teil ist, wird dann nach bekannten Verfahren vervollständigt, beispielsweise
durch Musterbildung des Source-Drain-Materials, um die gewünschten
Adressleitungen und Kontakte zu aktiven Pixelflächen zu formen, und der Überschuss
an n + Si und amorphem Silizium wird in Bereichen entfernt, die
von dem Source-Drain-Material nicht überdeckt sind.
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In
einem alternativen Ausführungsbeispiel der
Erfindung weist die metallische leitfähige Schicht 190 Chrom
(Cr) auf, das bekanntlich mit n + Si reagiert, um ein Chrom-Silicid,
nach einem Vergütungsschritt
bei etwa 200°C,
zwischen dem n + Si und der Cr Schicht zu bilden. Ein Ätzen der
TFT Einrichtung 100 in einer Lösung von HCl nach der Abscheidung der
Cr Schicht dient zum Ätzen
des Cr zusätzlich
zu dem ITO, und somit wird jeder Teil von dem ITO, der durch das
Cr überdeckt
ist, insbesondere an der ITO/PI-Grenzfläche, schneller gegenüber dem
HCl Ätzmittel
ausgesetzt. Insbesondere an der ITO/PI-Grenzfläche kann ein Entfernen des
Cr die gesamte Ätzzeit,
um das Abheben der oberen Kappenschicht 175 zu bewirken,
verkürzen.
Das verbleibende n + Si mit der darüber liegenden Silicidschicht sorgt üblicherweise
für einen
genügend
kleinen Source/Drain-Elektroden-Lateralwiderstand für den TFT Betrieb.
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Ein
weiteres Ausführungsbeispiel
der Erfindung vermeidet das Erfordernis für die Abscheidung der metallischen
leitfähigen
Schicht 190. In diesem Ausführungsbeispiel ist es bevorzugt,
dass die dotierte Halbleiterschicht 180 mikrokristallines
n+ Silizium aufweist, das für
einen genügend
niedrigen Source/Drain-Elektroden-Lateralwiderstand für den TFT Betrieb sorgt. Dieses
Verfahren, in dem keine getrennte metallische leitende Schicht 190 abgeschieden
wird, bietet die Möglichkeit
für kürzere Ätzzeiten, da
das HCl Ätzmittel,
das aufgebracht ist, um das Abheben bzw. Lift-Off zu bewirken, wie
es oben beschrieben ist, schneller jede dünne Überdeckung des n+ Materials
aufbrechen kann, um Zugang zu dem ITO/PI-Grenzflächenabschnitt der TFT Einrichtung
zu gewinnen.
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In
jedem der alternativen Ausführungsbeispiele
des Verfahrens gemäß der Erfindung,
wie sie vorstehend beschrieben ist, werden leitfähige metallische Zugangselektroden üblicherweise
gefertigt, um die Source- und Drain-Elektroden in einer TFT Einrichtung
mit einer Adressleitung bzw. einer aktiven Pixelfläche außerhalb
des Gate-Bereiches zu verbinden. Da diese metallischen Kontaktstücke mit der
Source- und Drain-Elektrode außerhalb
des TFT Kanalbereiches sind, ist eine Ausrichtung nicht kritisch
(wie es bei der Ermittlung der Anordnung von Source- und Drain-Elektroden
in dem Kanalbereich der Fall ist), und diese metallischen Kontaktstücke können unter
Verwendung üblicher
photolithographischer Techniken gefertigt werden.