JPS60182134A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS60182134A JPS60182134A JP59037043A JP3704384A JPS60182134A JP S60182134 A JPS60182134 A JP S60182134A JP 59037043 A JP59037043 A JP 59037043A JP 3704384 A JP3704384 A JP 3704384A JP S60182134 A JPS60182134 A JP S60182134A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern forming
- pattern
- polyimide
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はフォトリングラフィによるパターン形や成方法
の改良に関するものである。
の改良に関するものである。
従来技術と問題点
フォトリングラフィによるパターン形成に際しては、従
来から感光性レジストを用いてエツチングあるいはリフ
トオフを行なっている。
来から感光性レジストを用いてエツチングあるいはリフ
トオフを行なっている。
しかしながら、リフトオフのためには該感光性レジスト
を被着形成物よりも十分厚くする必要があるが、レジス
トを厚くすると露光時間が長くなるという欠点があり、
特にガラス基板等の透明基板やセラミック基板等の半透
明基板上に設けられた不透明材料パターンをマスクとす
る背面露光による自己整合型パターン形成時には、レジ
ストが厚いと露光時間が極端に長くなって実用的でない
という欠点がある。また、例えばＳ龜３Ｎ４のりん酸（
Ｈｓ ＰＯ２）によるウェットエツチング時には、りん
酸を１８０°Ｃ程度の高温にする必要があシこのためレ
ジストが変質して使用に耐えなくなる。そこで、発明の
目的 本発明は上述の各種の欠点を解決するためのもので、露
光時間が少なくてすみかつリフトオフが容易で、しかも
耐熱性に優れたパターニング材料を用いたパターン形成
方法を提供することを目的としている。
を被着形成物よりも十分厚くする必要があるが、レジス
トを厚くすると露光時間が長くなるという欠点があり、
特にガラス基板等の透明基板やセラミック基板等の半透
明基板上に設けられた不透明材料パターンをマスクとす
る背面露光による自己整合型パターン形成時には、レジ
ストが厚いと露光時間が極端に長くなって実用的でない
という欠点がある。また、例えばＳ龜３Ｎ４のりん酸（
Ｈｓ ＰＯ２）によるウェットエツチング時には、りん
酸を１８０°Ｃ程度の高温にする必要があシこのためレ
ジストが変質して使用に耐えなくなる。そこで、発明の
目的 本発明は上述の各種の欠点を解決するためのもので、露
光時間が少なくてすみかつリフトオフが容易で、しかも
耐熱性に優れたパターニング材料を用いたパターン形成
方法を提供することを目的としている。
発明の構成
本発明では、透明または半透明の基板上に設けられた素
子間の接続等に用いる′電極、半導体、及び絶縁体のエ
ツチング、リフトオフを表面に形成されたパターン形成
用膜を用いてフォトリングラフィによシ行うパターン形
成方法において、前記パターン形成用膜が、半硬化ポリ
イミド膜と、該半硬化ポリイミド膜の上に形成された感
光性レジスト膜とより形成されたことを特徴とするパタ
ーン形成方法により上記目的の達成を図っている。
子間の接続等に用いる′電極、半導体、及び絶縁体のエ
ツチング、リフトオフを表面に形成されたパターン形成
用膜を用いてフォトリングラフィによシ行うパターン形
成方法において、前記パターン形成用膜が、半硬化ポリ
イミド膜と、該半硬化ポリイミド膜の上に形成された感
光性レジスト膜とより形成されたことを特徴とするパタ
ーン形成方法により上記目的の達成を図っている。
発明の実施例
以下図面に関連して本発明の詳細な説明する。
本発明は、
（１）感光性レジスト膜厚を薄くする程蕗光時間を短か
くできること。
くできること。
（２） 半硬化ポリイミドが、フォトレジスト現像液で
ある強アルカリ、テトラメチル・アンモニウム・ハイド
ロオキサイド（（ＣＨ３）４・ｙ−ｏｎ）水溶液に容易
に溶解するので、フォトレジスト下部に用いた場合該フ
ォトレジストと同一のパターンが容易に形成されること
。
ある強アルカリ、テトラメチル・アンモニウム・ハイド
ロオキサイド（（ＣＨ３）４・ｙ−ｏｎ）水溶液に容易
に溶解するので、フォトレジスト下部に用いた場合該フ
ォトレジストと同一のパターンが容易に形成されること
。
（３） ポリイミドの光透過率が良いこと。
（４） ポリイミドがＮＭＰ ’（＃−メチルー２−ピ
ロリドン）によって容易に溶解すること。
ロリドン）によって容易に溶解すること。
に着目し、厚い半硬化ポリイミドの上に薄いフォトレジ
ストを重ねた２重構造の採用にょシ目的の達成を図った
もので、さらにはこの半硬化ポリイミドを更に高温でキ
ュアすることにょシ、耐熱性に優れたレジストとなシ得
ることを用いた（この場合には上部の感光性レジストは
除去しておく）ものである。次に各実施例を詳細に説明
する。
ストを重ねた２重構造の採用にょシ目的の達成を図った
もので、さらにはこの半硬化ポリイミドを更に高温でキ
ュアすることにょシ、耐熱性に優れたレジストとなシ得
ることを用いた（この場合には上部の感光性レジストは
除去しておく）ものである。次に各実施例を詳細に説明
する。
第１図に第１の実施例を示す。本図は、透明ガラス基板
上に設けられた１０００ノの半透過性アモルファスシリ
コン（α−５ｉ：Ｈ）を用いた薄膜トランジスタ（ｒｐ
ｒ）の製造工程を示すもので、第１図←）の工程では、
透明ガラス基板１上にまず背面露光用のマスクとなるＮ
ｉＣｒパターン２を形成し、次にこの上に５ｋ０２層（
絶縁体層）６．α−５ｉ層（半導体薄膜）４，５ｉ０２
層（絶縁体層）５を形成した後、その上にパターン形成
用膜６ｔ−形成する。パターン形成用膜６は、従来のフ
ォトレジストスピンコートに代えて、まずポリイミドを
スピンコードし８０〜１５０°Ｃで半硬化して２．５μ
ｍ厚のポリイミド膜７を鎖線で示すように形成し、次に
例えばマイクロポジット社製のマイクロポジット１３５
０Ｂ（４，５ｃｐフオトレジスト）を３００Ｏｒ、ｆｌ
、ｍ’、でスピンコードして０．４５μ常厚のフォトレ
ジスト膜８を鎖線で示すように形威し、次に図中矢印線
で示すようにガラス基板１の裏側から背面露光を行なっ
た後、レジスト現像液中に浸漬する（この場合、レジス
ト及び半硬化ポリイミドが同時にパターニングされる）
ことによ多形成される。ここで、従来のマイクロポジッ
ト１３５０７ （ｓｏ、ｓ ｅｐ ）を３００Ｏｒ、ｐ
。
上に設けられた１０００ノの半透過性アモルファスシリ
コン（α−５ｉ：Ｈ）を用いた薄膜トランジスタ（ｒｐ
ｒ）の製造工程を示すもので、第１図←）の工程では、
透明ガラス基板１上にまず背面露光用のマスクとなるＮ
ｉＣｒパターン２を形成し、次にこの上に５ｋ０２層（
絶縁体層）６．α−５ｉ層（半導体薄膜）４，５ｉ０２
層（絶縁体層）５を形成した後、その上にパターン形成
用膜６ｔ−形成する。パターン形成用膜６は、従来のフ
ォトレジストスピンコートに代えて、まずポリイミドを
スピンコードし８０〜１５０°Ｃで半硬化して２．５μ
ｍ厚のポリイミド膜７を鎖線で示すように形成し、次に
例えばマイクロポジット社製のマイクロポジット１３５
０Ｂ（４，５ｃｐフオトレジスト）を３００Ｏｒ、ｆｌ
、ｍ’、でスピンコードして０．４５μ常厚のフォトレ
ジスト膜８を鎖線で示すように形威し、次に図中矢印線
で示すようにガラス基板１の裏側から背面露光を行なっ
た後、レジスト現像液中に浸漬する（この場合、レジス
ト及び半硬化ポリイミドが同時にパターニングされる）
ことによ多形成される。ここで、従来のマイクロポジッ
ト１３５０７ （ｓｏ、ｓ ｅｐ ）を３００Ｏｒ、ｐ
。
ｍ、でスピンコードして得られる２、１μｍのレジスト
では通常の上面からの露光に比較して約２００程度度の
長時間背面露光が必要であったが、本例のパターン形成
用膜６を用いた場合、露光時間を約１１５（通常の上面
からの露光の４０倍程度）に短縮することができた。
では通常の上面からの露光に比較して約２００程度度の
長時間背面露光が必要であったが、本例のパターン形成
用膜６を用いた場合、露光時間を約１１５（通常の上面
からの露光の４０倍程度）に短縮することができた。
次に、第１図（ｂ）の工程では、パターン形成用膜６を
マスクとしてエツチングを行なって５ｉ０２層５をパタ
ーニングし、第１１１（ｃ）の工程では、上面にｎ＋α
−５，ｉ層９．ＮｉＣ１層１０を蒸着にょ多形成するが
、これらの工程は従来と同様である。
マスクとしてエツチングを行なって５ｉ０２層５をパタ
ーニングし、第１１１（ｃ）の工程では、上面にｎ＋α
−５，ｉ層９．ＮｉＣ１層１０を蒸着にょ多形成するが
、これらの工程は従来と同様である。
最後の第１図（のの工程では、ＮＭＰに超音波槽中で浸
漬する。この場合、半硬化ポリイミドが溶解し容易−に
リフトオフできる。残ったＮｉＣｒ層１０．１０は素子
間の接続等に用いる電極（ソース電極、ドレイン電極）
に相白する。
漬する。この場合、半硬化ポリイミドが溶解し容易−に
リフトオフできる。残ったＮｉＣｒ層１０．１０は素子
間の接続等に用いる電極（ソース電極、ドレイン電極）
に相白する。
このような工程（特に第１図＠）の工程）の採用によシ
、容易に露光時間の短縮を図ることが可能である。
、容易に露光時間の短縮を図ることが可能である。
第２図に第２の実施例を示す。本図はスタガード型と呼
ばれるアモルファスシリコン薄膜トランジスタの例を示
してイル。
ばれるアモルファスシリコン薄膜トランジスタの例を示
してイル。
この種の素子においては、ゲート絶縁層である５ｉＢＮ
４を選択的にエツチングする必要があるが、ＣＦ４等の
ガスプラズマによるエツチングでは（Ｌ−５ｉ二Ｈとの
選択エツチングは不可能である。これに対して、熱りん
酸では容易にエツチングが可能であるが、この場合、り
ん酸液温を１８０°Ｃ程度にする必要があるため通常の
感光性レジストは使用できない。このため従来は一般に
このＳｉ３Ｎ４上に更に５ｉｏ２膜を形成して該ｓｉｏ
ｚＭを通常の感光性レジスト、ガスプラズマ等でエツチ
ングしてパターニングし、この５ｉ０２パターンをマス
クとして熱シん酸でエツチングするという複雑な工程が
採用されていた。
４を選択的にエツチングする必要があるが、ＣＦ４等の
ガスプラズマによるエツチングでは（Ｌ−５ｉ二Ｈとの
選択エツチングは不可能である。これに対して、熱りん
酸では容易にエツチングが可能であるが、この場合、り
ん酸液温を１８０°Ｃ程度にする必要があるため通常の
感光性レジストは使用できない。このため従来は一般に
このＳｉ３Ｎ４上に更に５ｉｏ２膜を形成して該ｓｉｏ
ｚＭを通常の感光性レジスト、ガスプラズマ等でエツチ
ングしてパターニングし、この５ｉ０２パターンをマス
クとして熱シん酸でエツチングするという複雑な工程が
採用されていた。
この問題を解決する本発明の方法を第２図を用いて説明
すると次の通りである。図中、１１は透明ガラス基板、
１２はガラス基板１１上形成された背面露光用のＮｉＣ
デパターン、１６及ヒ１４ハこの上に順次形成されたα
−５ｉ：Ｈ層（半導体薄膜）及びＳ番３Ｎ４層（絶縁体
層）、１５及び１６はＳｉ３Ｎ４層上に形成されたソー
ス電極及びドレイン電極である。
すると次の通りである。図中、１１は透明ガラス基板、
１２はガラス基板１１上形成された背面露光用のＮｉＣ
デパターン、１６及ヒ１４ハこの上に順次形成されたα
−５ｉ：Ｈ層（半導体薄膜）及びＳ番３Ｎ４層（絶縁体
層）、１５及び１６はＳｉ３Ｎ４層上に形成されたソー
ス電極及びドレイン電極である。
本発明では、第２図に示すように、Ｓｉ３Ｎ４層１４上
に厚さの厚い半硬化ポリイミド膜１７と厚さの薄いフォ
トレジスト膜１８を形成し、これに図示しないマスクを
用いて露光しエツチングを行なってパターン形成用膜１
９を形成（この工程は前例と同様）した後ポジレジスト
を除去し、ポリイミドを２００°Ｃ程度でキュアするこ
とにより硬化を更に進める。そして、その後これをマス
クとして１８０°Ｃのシん酸中でエツチングを行なうと
、図中斜線を記入したＳｉ３Ｎ４のみが選択的に除去さ
れる〇その後は、ＮＭＰするいは０２ガスプラズマによ
りポリイミドを容易に除去することができるので、工程
は非常に簡単なものとなる。
に厚さの厚い半硬化ポリイミド膜１７と厚さの薄いフォ
トレジスト膜１８を形成し、これに図示しないマスクを
用いて露光しエツチングを行なってパターン形成用膜１
９を形成（この工程は前例と同様）した後ポジレジスト
を除去し、ポリイミドを２００°Ｃ程度でキュアするこ
とにより硬化を更に進める。そして、その後これをマス
クとして１８０°Ｃのシん酸中でエツチングを行なうと
、図中斜線を記入したＳｉ３Ｎ４のみが選択的に除去さ
れる〇その後は、ＮＭＰするいは０２ガスプラズマによ
りポリイミドを容易に除去することができるので、工程
は非常に簡単なものとなる。
発明の効果
以上述べたように、本発明によれば、露光時間の短縮が
図れ、しかもリフトオフが容易であるので信頼性の高い
素子作製プロセスを実現することができる。また、耐熱
性に優れたエツチングマスクが容易に実現でき、プレロ
スの簡略化を図ることが可能である。
図れ、しかもリフトオフが容易であるので信頼性の高い
素子作製プロセスを実現することができる。また、耐熱
性に優れたエツチングマスクが容易に実現でき、プレロ
スの簡略化を図ることが可能である。
図面は本発明に係るパターン形成方法の実施例を示すも
ので、第１図（α）〜（ψは第１の実施例の工程図、第
２図は第２の実施例のスタガード型薄膜トランジスタの
製造侠領説明図である。 図中、１．１１は透明ガラス基板、６，５は５ｉ０２層
（絶縁体層）、４，９．１３はＧ−５ｉ層（半導体４Ｍ
）、６．１９はパターン形成用膜、７．１７はポリイミ
ド膜、８，１８はフォトレジスト膜である。 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外１名）第 １
図
ので、第１図（α）〜（ψは第１の実施例の工程図、第
２図は第２の実施例のスタガード型薄膜トランジスタの
製造侠領説明図である。 図中、１．１１は透明ガラス基板、６，５は５ｉ０２層
（絶縁体層）、４，９．１３はＧ−５ｉ層（半導体４Ｍ
）、６．１９はパターン形成用膜、７．１７はポリイミ
ド膜、８，１８はフォトレジスト膜である。 特許出願人富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外１名）第 １
図
Claims (1)
- 【特許請求の範囲】 ｔ 透明または半透明の基板上に設けられた素子間の接
続等に用いる電極、半導体、及び絶縁体のエツチング、
リフトオフを表面に形成されたパターン形成用膜を用い
てフォトリングラフィによシ行うパターン形成方法にお
いて、前記パターン形成用膜が、半硬化ポリイミド膜と
、該半硬化ポリイミド膜の上に形成された感光性レジス
ト膜とより形成されることを特徴とするパターン形成方
法。 Ｚ 半硬化ポリイミド膜が感光性レジスト膜より厚い膜
厚で形成された特許請求の範囲第１項記載のパターン形
成方法。 ５．７オトリングラフイが背面露光方式により行われる
特許請求の範囲第１項記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037043A JPS60182134A (ja) | 1984-02-28 | 1984-02-28 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037043A JPS60182134A (ja) | 1984-02-28 | 1984-02-28 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182134A true JPS60182134A (ja) | 1985-09-17 |
Family
ID=12486568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037043A Pending JPS60182134A (ja) | 1984-02-28 | 1984-02-28 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182134A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4684435A (en) * | 1985-02-13 | 1987-08-04 | Sharp Kabushiki Kaisha | Method of manufacturing thin film transistor |
| US5391507A (en) * | 1993-09-03 | 1995-02-21 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5925260A (en) * | 1997-01-02 | 1999-07-20 | Micron Technology, Inc. | Removal of polyimide from dies and wafers |
| JP2009200315A (ja) * | 2008-02-22 | 2009-09-03 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-02-28 JP JP59037043A patent/JPS60182134A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4684435A (en) * | 1985-02-13 | 1987-08-04 | Sharp Kabushiki Kaisha | Method of manufacturing thin film transistor |
| US5541128A (en) * | 1993-04-05 | 1996-07-30 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| US5391507A (en) * | 1993-09-03 | 1995-02-21 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
| EP0643420A2 (en) * | 1993-09-03 | 1995-03-15 | General Electric Company | Lift-off fabrication method for self-aligned thin film transistors |
| EP0643420A3 (en) * | 1993-09-03 | 1997-04-02 | Gen Electric | Lift-off process for self-aligning thin-film transistors. |
| US5925260A (en) * | 1997-01-02 | 1999-07-20 | Micron Technology, Inc. | Removal of polyimide from dies and wafers |
| JP2009200315A (ja) * | 2008-02-22 | 2009-09-03 | Hitachi Ltd | 半導体装置の製造方法 |
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