DE69216311T2 - Herstellung von einem Dünnschicht-Transistor - Google Patents

Herstellung von einem Dünnschicht-Transistor

Info

Publication number
DE69216311T2
DE69216311T2 DE69216311T DE69216311T DE69216311T2 DE 69216311 T2 DE69216311 T2 DE 69216311T2 DE 69216311 T DE69216311 T DE 69216311T DE 69216311 T DE69216311 T DE 69216311T DE 69216311 T2 DE69216311 T2 DE 69216311T2
Authority
DE
Germany
Prior art keywords
layer
gate
conductive layer
photoresist
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69216311T
Other languages
English (en)
Other versions
DE69216311D1 (de
Inventor
Nigel David Young
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Application granted granted Critical
Publication of DE69216311D1 publication Critical patent/DE69216311D1/de
Publication of DE69216311T2 publication Critical patent/DE69216311T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/949—Energy beam treating radiation resist on semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)

Description

  • Die Erfindung bezieht sich auf die Herstellung eines Dünnschicht- Transistors (TFT) mit isoliertem Gate unter Anwendung eines fotolithografischen Verfahrens, bei welchem das Gate als Fotomaske dient, sowie ferner auf Dünnschicht- Transistoren, welche mit Hilfe eines solchen Verfahrens hergestellt werden. Ein solches Verfahren ist vor allem, jedoch nicht ausschließlich, auf die Herstellung von Hochgeschwindigkeits-TFTs, welche zum Beispiel einen den Transistorkanal vorsehenden, polykristallinen Siliciumfilm aufweisen, anwendbar. Transistoren dieser Art sind zur Zeit bei großflächigen, elektronischen Schaltungen auf Glas, zum Beispiel der Treiberschaltung eines Großflächen-Flüssigkristalldisplays (LCD) bzw. eines Sensor- oder Speicherfeldes oder Druckers von Interesse.
  • Die bekanntgemachte Japanische Patentanmeldung Kokai JP-A-62-152174 offenbart ein Verfahren zur Herstellung eines Dünnschicht-Transistors mit isoliertem Gate, welcher eine Halbleiterschicht aufweist, die einen Transistorkanal in Angrenzung an ein isoliertes Gate zwischen Source und Drain des Transistors vorsieht. Bei diesem bekannten Verfahren besteht die Halbleiterschicht aus amorphem Silicium. Source und Drain werden aus einer leitenden Schicht (bei diesem bekannten Verfahren aus ITO, d.h. Indium-Zinn-Oxid) gebildet, welche von dem Gate unter Anwendung eines fotolithografischen Verfahrens, bei welchem das Gate als Fotomaske dient, abgetragen wird. In diesem Verfahren wird ein negativer Fotolack auf der leitenden Schicht durch ein transparentes Substrat, welches bei diesem bekannten Verfahren aus Glas besteht, belichtet.
  • Bei diesem bekannten Verfahren aus JP-A-62-152174 wird das isolierte Gate auf dem Substrat gebildet, und es werden folgende Schichten in der nachstehenden Reihenfolge aufgebracht: Halbleiterschicht, leitende Schicht und negativer Fotolack. Die Kombination aus Substrat, Halbleiterschicht und leitender Schicht ist gegenüber dem zur Belichtung des Fotolackes verwendeten Licht transparent, wohingegen das als Fotomaske dienende Gate lichtundurchlässig ist. Der fotomaskierte Abschnitt der ITO-Schicht wird nach Entwicklung des Fotolacks von der Halbleiterschicht über dem isolierten Gate weggeätzt.
  • Durch Anwendung dieser fotolithografischen und Ätztechniken kann im Vergleich zu einem fotolithografischen Abhebeprozeß das Auftreten von Kurzschlüssen zwischen Source und Drain reduziert werden. Auf diese Weise wird die Ausbeute des Herstellungsverfahrens erhöht und die Zuverlässigkeit des Produktes verbessert. Darüberhinaus ist, da eine Ausbildung der Ränder der Source und des Drains unter Verwendung des Gate als Fotomaske erfolgt, eine Überlappung zwischen Gate und Source und Drain gering oder wird sogar vermieden, was eine Reduzierung der Gate- Drain- sowie Gate-Source-Kapazität und damit eine Erhöhung der Geschwindigkeit des TFTs zur Folge hat.
  • Die bekanntgemachte europäische Patentanmeldung EP-A-0 071 244 offenbart eine Variante eines solchen Verfahrens, bei welchem, nachdem das isolierte Gate auf dem Substrat vorgesehen worden ist, die leitende Schicht und der Fotolack vor der Halbleiterschicht aufgebracht werden. Vor Aufbringen der Halbleiterschicht erfolgen sodann das fotolithografische Verfahren und die Ausbildung der Source und des Drains. Anschließend wird diese Schicht entweder als polykristallines oder amorphes Halbleitermaterial aufgebracht und sieht in Angrenzung an ihre Unterseite den TFT-Kanal vor. Vorteil des polykristallinen Materials ist, daß es eine größere Beweglichkeit als amorphes Material aufweist, was in einer Erhöhung der Geschwindigkeit der TFTs resultiert; diese Tatsache wird in EP-A-O 071 244 jedoch nicht erläutert.
  • Die vorliegende Erfindung basiert auf der Erkenntnis, daß durch Einhalten einer anderen Folge der einzelnen Verfahrensschritte unter Verwendung des Gate als Fotomaske bei einem Herstellungsverfahren noch bessere Bauelementdaten bei guter Ausbeute und hoher Zuverlässigkeit erzielt werden können. Die Anmelder haben somit festgestellt, daß es von Vorteil ist, die Haibleiterschicht auf dem Substrat vorzusehen und das isolierte Gate (das als Fotomaske dienen soll) auf der von dem Substrat entfernt vorgesehenen Oberseite der Halbleiterschicht auszubilden. Die leitende Source- und Drainschicht wird vom Gate entfernt, jedoch ist in diesem Falle der Transistorkanal in Angrenzung an die Oberseite der Halbleiterschicht vorgesehen. Diese Konfiguration ist besonders jedoch nicht ausschließlich) dann von Vorteil, wenn zur Herstellung von Hochgeschwindigkeitstransistoren polykristallines Halbleitermaterial, zum Beispiel durch kristallisierendes Ausheilen der aufgebrachten Schicht, vorgesehen wird. Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Dünnschicht-Transistors mit isoliertem Gate vorgesehen, welcher eine Halbleiterschicht aufweist, die einen Transistorkanal in Angrenzung an ein isoliertes Gate zwischen Source und Drain des Transistors vorsieht. Source und Drain werden aus einer leitenden Schicht gebildet, welche unter Anwendung eines fotolithografischen Verfahrens von dem Gate, das hierbei als Fotomaske dient, entfernt wird, während ein negativer Fotolack auf der leitenden Schicht durch ein transparentes Substrat mittels Licht belichtet wird. Gemäß der vorliegenden Erfindung ist ein solches Verfahren gekennzeichnet durch:
  • (a) Aufbringen von Material für die Halbleiterschicht auf dem Substrat;
  • (b) Ausbildung des isolierten Gate auf der Oberseite der Halbleiterschicht durch Verfahrensschritte, wonach das Gate auf einer Isolierschicht auf der von dem Substrat entfernt angeordneten Vorderseite der Schicht vorgesehen ist;
  • (c) Aufbringen der leitenden Schicht auf dem isolierten Gate und auf der Halbleiterschicht neben dem isolierten Gate;
  • (d) Beschichtung der leitenden Schicht mit dem negativen Fotolack und Durchführung des fotolithografischen Verfahrens durch Belichtung des Fotolackes durch die Kombination aus Substrat, Halbleiterschicht und leitender Schicht, welche zusammen lichtdurchlässig sind, während das Gate lichtundurchlässig ist, um den belichteten Fotolack auf dem Gate zu maskieren, sowie Entwicklung des Fotolackes zur Ausbildung eines Fensters in dem Fotolack auf der durch das Gate maskierten Fläche; sowie
  • (e) Ätzung der leitenden Schicht durch das Fenster in dem Fotolack, wobei die Ätzung durch den gesamten Auftrag der leitenden Schicht, dort wo sich diese über dem isolierten Gate erstreckt, fortgesetzt wird, bis die leitende Schicht von dem isolierten Gate abgetragen ist und einzelne Teile der leitenden Schicht zur Ausbildung der Source und des Drains des Transistors auf zumindest der Halbleiterschicht auf den gegenüberliegenden Seiten des isolierten Gate verbleiben.
  • Somit ist es mit der vorliegenden Erfindung möglich, eine geringe Gate- Drain- sowie Gate-Source-Kapazität zu erzielen, indem das Gate als Fotomaske auf der Oberseite der Halbleiterschicht vorgesehen wird; darüberhinaus ist es vorteilhaft, den Transistorkanal in dem von dem Substrat entfernten Haibleitermaterial vorzusehen. Die Anmelder haben festgestellt, daß im Vergleich zu einem auf der Unterseite einer auf einem isolierten Gate auf dem Substrat aufgebrachten Halbleiterschicht ausgebildeten Transistorkanal, ein eine bessere Qualität aufweisender Kanal in Angrenzung an die Oberseite der Halbleiterschicht ausgebildet werden kann. Die charakteristischen Eigenschaften des Halbleitermaterials auf der Oberseite werden durch das Substrat weniger beeinträchtigt. Der Transistor kann eine amorphe Halbleiterschicht aufweisen, wobei die vorliegende Erfindung jedoch im besonderen für Transistoren mit kristalliner Schicht zumindest im Bereich des Transistorkanales vorteilhaft ist. Somit erlaubt die Erfindung die Herstellung von Hochgeschwindigkeits-TFTs, was sowohl auf die niedrige Gate-Drain- und Gate-Source-Kapazität als auch auf die hohe Beweglichkeit des kristallinen Halbleitermaterials in Angrenzung an das isolierte Gate auf der Oberseite der Schicht zurückzuführen ist.
  • Es besteht zur Zeit großes Interesse an der Entwicklung von polykristallinen Hochgeschwindigkeits-Tlts für großflächige, flache LCDs. Diese Displays werden durch eine Matrix aktiver Bauelemente (TFTs oder Dioden) mit zumindest einem Bauelement je Pixel adressiert. Die zur Zeit maßgebliche und am häufigsten angewandte Technik basiert auf amorphen Silicium-TFTs. Amorphe Silicium-TFTs sind jedoch zu langsam, um die Treiberschaltung vorzusehen, so daß das Display gegenwärtig normalerweise extern an in monokristallinem Silicium ausgebildete, peripherisch vorgesehene, integrierte Schaltkreise angeschlossen ist. Die vorliegende Erfindung erlaubt die Herstellung ausreichend schneller TFTs zur Implementierung der Abfrageund Adressierschaltung bei großflächigen Displays dieser Art, wobei das Display auf dem gleichen Substrat wie die TFTs hergestellt werden kann. Zu diesem Zweck sollten die TFTs eine ausreichend hohe Beweglichkeit und geringe parasitäre Kapazität aufweisen, um die Herstellung von zum Beispiel auf etwa 30kHz beziehungsweise 11MHz arbeitenden Zeilen- und Spaltenschieberegistern zu ermöglichen, wobei Ausgangstreiber-TFTs in der Lage sein sollen, die jeweiligen Reihen- bzw. Spaltenkapazitäten zu laden. TFTs dieser Art können gemäß der Erfindung hergestellt werden.
  • Die Halbleiterschicht kann als kristallines Material auf dem Substrat in Verfahrensschritt (a) aufgebracht werden. Somit kann zum Beispiel durch chemische Aufdampfung bei Substrattemperaturen von 600 bis 620ºC säulenformiges, polykristallines Silicium in feinkörniger Form bei Kornbreiten von bis zu etwa 0,1µm aufgebracht werden. Aus diesem Material hergestellte TFTs können Beweglichkeiten im Bereich von zum Beispiel 5 bis 10cm² .V&supmin;¹ .s&supmin;¹ aufweisen, wobei das isolierte Gate auf der von dem Substrat entfernten Oberseite vorgesehen ist. Es hat sich herausgestellt, daß die kristalline Kornstruktur des oberen, aufgebrachten Materials in der Regel besser als die in Angrenzung an das Substrat aufgebrachte ist.
  • Jedoch kann das Material für die Halbleiterschicht in feinkörniger oder sogar amorpher Form in Verfahrensschritt (a) aufgebracht werden, wobei das aufgebrachte Material sodann auf dem Substrat vor Verfahrensschritt (b) ausgeheilt werden kann, um die Schicht zumindest in Angrenzung an die von dem Substrat entfernte Oberseite zu kristallisieren. Somit kann zum Beispiel im wesentlichen amorphes Silicium bei einer Substrattemperatur von etwa 540ºC und durch chemische Niederdruckdampfphasenabscheidung aufgebracht werden. Alternativ kann durch plasmagestützte, chemische Dampfabscheidung amorphes Silicium bei einer Temperatur von etwa 250ºC bis 300ºC abgeschieden werden. Die Schicht kann durch Erwärmung in einem Ofen ausgeheilt werden. Folglich kann zum Beispiel bei einer Ofentemperatur von etwa 600ºC amorphes Silicium dieser Art infolge zufälliger Keimbildung in grobkörniges (mit einer Breite von etwa 1µm), polykristallines Silicium umgewandelt werden. Es können Beweglichkeiten im Bereich von zum Beispiel 20 bis 80 cm² . V&supmin;¹ .s&supmin;¹ erzielt werden.
  • Jedoch kann es anstelle der Ausheizung im Ofen sogar von größerem Vorteil sein, das abgeschiedene Schichtmaterial durch Bestrahlen der Oberseite desselben mit einem Energiestrahl, zum Beispiel einem Laserstrahl, auszuheilen. Je nach Einzelbedingungen können auf diese Weise Beweglichkeiten des polykristallinen Siliciums im Bereich von zum Beispiel 10 bis 175 cm² . V&supmin;¹ .s&supmin;¹ erreicht werden.
  • Darüberhinaus ermöglicht Laserausheilung eine selektive, lokale Kristallisation der Schicht, so daß zum Beispiel polykristalline Silicium-Treiber-TFTs in peripheren Bereichen eines LCD-Substrats gebildet werden können, wobei ein zentraler Bereich des gleichen Substrats amorphe Siliciumbauelemente des LCDs aufweisen kann.
  • Für das Ausheilverfahren eignet sich sichtbares Licht eines Argonlasers oder eine Infrarotstrahlung eines CO&sub2;-Lasers. Der Aufsatz mit dem Titel "Low Temperature Polysilicon TFTs by Non-Mass-Separated Ion Flux Doping Technique" von K Masumo et al (Japanese Journal of Applied Physics, 22. Conf. on Solid State Devices and Materials, 1990, Seiten 975-978) beschreibt die Verwendung eines Argonlasers zur Kristallisation einer Siliciumschicht bei der Herstellung von TFTs, deren isoliertes Gate auf der Oberseite der kristallisierten Siliciumschicht vorgesehen ist. Bei diesem bekannten Verfahren werden Source und Drain der TFTs durch Ionenimplantation unter Verwendung des Gate als Implantationsmaske und somit nicht gemaß der vorliegenden Erfindung gebildet.
  • Obgleich sichtbare bzw. Infrarotlaserstrahlung für einen Ausheilvorgang eines Verfahrens gemäß der vorliegenden Erfindung verwendet werden kann, wird bevorzugt, von einer Ultraviolettstrahlung, wie zum Beispiel einem Excimerlaser, Gebrauch zu machen. Vorteil der ultravioletten Strahlung ist ihre geringere Absorptionstiefe, so daß zum Beispiel die Starke des für die Halbleiterschicht aufgebrachten Materials (z.B. amorphes Material) größer als die Absorptionstiefe der ultravioletten Strahlung in dem amorphen Material ist. Diese geringere Absorptionstiefe reduziert die Erwärmung des Substrats und der Grenzschicht zwischen Substrat und Halbleiterschicht.
  • Die Anmelder haben festgestellt, daß eine solche Erwärmung des Substrats die Ausbeute des Herstellungsverfahrens durch Abschwächung der Haftung der Halbleiterschicht am Substrat mindern kann. Deshalb ist es erfindungsgemaß von Vorteil, das isolierte Gate auf der der Schicht gegenüberliegenden (d.h. oberen) Seite, und zwar nach Ausheilen der Schicht vorzusehen, um in Angrenzung an ihre Oberseite eine eine gute Qualität aufweisende Kristallkornstruktur auszubilden. Während des Ausheilens kann auf der Halbleiterschicht eine Isolierschicht der Struktur mit isoliertem Gate entstehen. Es hat jedoch zur Zeit den Anschein, daß eine bessere Kristallkornstruktur bei dem TFT-Kanal erreicht werden kann, wenn die Oberseite der Schicht während des Ausheilvorganges nicht mit einer solchen Schicht versehen ist.
  • Neben den bereits beschriebenen Vorteilen, das Gate auf der Oberseite der Halbleiterschicht als Fotomaske vorzusehen, ermöglicht ein spezielles Verfahren gemäß der vorliegenden Erfindung zur Reduzierung des Bereiches am Drain auch die Ausbildung eines schwächer dotierten Teiles des Drains. Somit kann ein spezielles, erfindgunsgemäßes Verfahren weiterhin dadurch gekennzeichnet sein, daß die leitende Schicht aus dotiertem Halbleitermaterial besteht, welches ein geringeres Dotierungs niveau in einem unteren Teil der Schicht unter einem einen höheren Leitwert aufweisenden, oberen Teil vorsieht, und daß nach Entfernen der leitenden Schicht von dem Gate der obere Teil von dem unteren Teil zumindest auf der Drainseite des Gate durch Ätzung abgetragen wird, um den einen höheren Leitwert aufweisenden, oberen Teil des Drains von dem Kanal durch einen schwächer dotierten Teil der leitenden Schicht lateral zu beabstanden. Die Anordnung dieses schwächer dotierten Teiles kann dazu dienen, ein lokalisiertes, starkes, elektrisches Feld, welches am Drainrand des Gate bei hoher Drain-Vorspannung entsteht, zu reduzieren, und welches sonst durch Anlagerung von in die Struktur mit isoliertem Gate injizierten, heißen Ladungsträgern zur Verschlechterung der TFT-Leistung führen kann. Wenn gewünscht, kann ein ähnlicher, schwach dotierter Source-Abschnitt auf der Sourceseite des Gate gebildet werden. Es ist jedoch unter Anwendung eines speziellen, erfindungsgemaßen Verfahrens möglich, den schwach dotierten Teil lediglich auf der Drainseite zu belichten und sogar den lateralen Bereich des schwach dotierten Drain-Abschnittes unter Anwendung eines Schattenmaskiereffektes des isolierten Gate zu definieren.
  • Somit wird zum Beispiel bei einer erfindungsgemäßen Form ein zweites fotolithografisches Verfahren unter Verwendung eines negativen Fotolacks angewandt, um den Bereich zu definieren, an welchem der obere Teil der leitenden Schicht von dem unteren Teil durch Ätzung entfernt wird, wobei der negative Fotolack in dem zweiten fotolithografischen Verfahren durch das Substrat mittels Licht in einem solchen Winkel belichtet wird, daß das isolierte Gate den Fotolack über einem Bereich der leitenden Schicht auf der Drainseite des isolierten Gate mit einer Schattenmaske versieht. Bei einer anderen erfindungsgemäßen Form wird ein fotolithografisches Verfahren unter Verwendung eines positiven Fotolacks angewandt, um den Bereich zu definieren, an welchem der obere Teil der leitenden Schicht von dem unteren Teil durch Ätzung entfernt wird, wobei der positive Fotolack durch Belichtung der Oberseite, welche von dem Substrat entfernt in einem solchen Winkel vorgesehen ist, daß das isolierte Gate über dem auf der Drainseite des isolierten Gate befindlichen Bereich der leitenden Schicht den Fotolack mit einer Schattenmaske versieht, belichtet wird; in diesem Falle kann der mit der Schattenmaske versehene, nach Entwicklung des belichteten Fotolacks verbleibende Bereich des Fotolacks in einem Abhebeprozeß verwendet werden, um eine komplementäre Maske auf dem umgebenden Bereich zum Schutz desselben während des Ätzens des oberen Teiles der leitenden Schicht auf der Drainseite des isolierten Gate zu bilden.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden naher beschrieben. Es zeigen:
  • Figur 1 - einen Querschnitt einer in einem frühen Stadium des erfindungsgem: Ren Verfahrens zur Herstellung eines TFTs auf einem Substrat aufgebrachten Halbleiterschicht;
  • Figur 2 bis 5 - ähnliche Querschnitte wie in Figur 1, jedoch in einem späteren Stadium des Verfahrens zur Herstellung des TFTs, deren endgültige Struktur in Figur 5 dargestellt ist;
  • Figur 6 - einen Querschnitt ähnlich wie dieser in Figur 5, welcher jedoch eine modifizierte TFT-Struktur mit einem sich lateral zwischen dem isolierten Gate und dem Hauptteil der Drainelektrode erstreckenden, schwach dotierten Drain- Abschnitt aufweist;
  • Figur 7 - einen Querschnitt der TFT-Struktur ähnlich wie dieser in Figur 5, jedoch in einem Stadium des erfindungsgemaßen Herstellungsverfahrens bei Anwendung eines zweiten fotolithografischen Verfahrens, wobei das isolierte Gate zur Schattenmaskierung eines negativen Fotolacks verwendet wird; sowie
  • Figuren 8 und 9 - ähnliche Querschnitte der TFT-Struktur wie in Figur 6, jedoch in zwei aufeinanderfolgenden Stufen eines weiteren Verfahrens zur erfindungsgemaßen Herstellung bei Anwendung eines fotolithografischen Verfahrens, wobei das isolierte Gate zur Schattenmaskierung eines positiven Fotolacks verwendet wird.
  • Es wird darauf hingewiesen, daß es sich bei der Zeichnung um schematische, jedoch nicht maßstabsgetreue Darstellungen handelt. Bestimmte Dimensionen und Proportionen können übertrieben, andere dagegen vermindert dargestellt sein. Ebenfalls wird darauf hingewiesen, daß identische oder ähnliche Teile in den Figuren stets durch die gleichen Bezugsziffern gekennzeichnet sind.
  • Die Figuren 1 bis 5 zeigen ein Beispiel eines erfindungsgemäßen Verfahrens zur Herstellung eines TFTs mit isoliertem Gate. Der in Figur 5 dargestellte TFT ist auf einem transparenten Substrat 1 vorgesehen und weist eine Halbleiterschicht 2, zum Beispiel polykristallines Silicium, auf. Schicht 2 sieht einen Transistorkanal in Angrenzung an eine Struktur 3 und 4 mit isoliertem Gate vor. Kanal und isoliertes Gate sind zwischen Source und Drain 51 und 52 des TFTs vorgesehen. Source und Drain 51 und 52 werden aus einer leitenden Schicht 5 (Figur 3) gebildet, bei welcher es sich in der dargestellten Form zum Beispiel um stark dotiertes N-Silicium (n+) handelt. Diese n+ Source und Drain 51 und 52 werden in der TFT-Struktur in Figur 5 durch Metallelektroden 41 bzw. 42, zum Beispiel aus Aluminium oder Chrom, kontaktiert.
  • In kurzer Zusammenfassung weist das in den Figuren 1 bis 5 dargestellte Herstellungsverfahren folgende Schritte auf:
  • (a) Aufbringen von Material für die Halbleiterschicht 2 auf dem Substrat 1, 5. Figur 1;
  • (b) Ausbildung der Struktur 3 und 4 mit isoliertem Gate auf der Oberseite der Schicht 2, d.h. der von dem Substrat entfernt angeordneten Seite;
  • (c) Aufbringen der leitenden Schicht 5 auf dem isolierten Gate 3 und 4 und auf der Halbleiterschicht 2 neben dem isolierten Gate
  • (d) Beschichtung der leitenden Schicht 5 mit einem negativen Fotolack 6 und anschließende Belichtung des Fotolacks mittels Licht 25 durch Substrat 1, wobei das Gate 4 als Fotomaske verwendet wird, 5. Figur 3; sowie
  • (e) Entfernen der leitenden Schicht 5 von dem Gate 4, um einzelne Teile 51 und 52 auf der Halbleiterschicht 2 zur Ausbildung der Source und des Drains des Transistors auf den dem isolierten Gate 3,4 gegenüberliegenden Seiten zu belassen.
  • Es wird nun im nachfolgenden ein spezifisches Beispiel des in den Figuren 1 bis 5 dargestellten Verfahrens beschrieben. In diesem Beispiel kann es sich bei dem Substrat 1 um ein alkalifreies Aluminoborsilikatglas handeln, wobei ein LCD zum Beispiel auf einer nicht in dem in den Figuren 1 bis 5 gezeigten Querschnitt dargestellten, anderen Fläche des Substrats 1 vorgesehen sein kann. Unter Anwendung einer chemischen Niederdruckdampfphasenabscheidung bei etwa 540ºC oder einer plasmagestützten, chemischen Dampfabscheidung bei etwa 250ºC kann hydriertes, amorphes Silicium auf dem Glassubstrat 1 aus Silan abgeschieden werden, um die Schicht 2 in einer Stärke von weniger als 0,1µm, zum Beispiel etwa 4onm oder 60nm auszubilden. Sodann wird ein fotolithografisches Verfahren durchgeführt, um die Bereiche der Schicht 2, auf welchen der TFT und weitere Bauelemente auszubilden sind, zu maskieren, wobei die unmaskierten Bereiche durch Ätzung abgetragen werden, um amorphe Siliciuminseln 2 auf dem Substrat 1 zu belassen.
  • Figur 1 zeigt eine solche Insel 2 zur Ausbildung eines einzelnen, polykristallinen Silicium-TFTs. Es wird darauf hingewiesen, daß das Substrat 1 in Figur 1 viele Siliciuminseln 2 dieser Art aufweist, wobei einige von ihnen in der gleichen Weise wie die in den Figuren 1 bis 5 dargestellten, andere dagegen zur Ausbildung eines anderen TFTs (z.B. eines TFTs aus amorphem Silicium) bzw. anderen Bauelementes auf andere Weise bearbeitet werden.
  • Wie in Figur 1 durch die Pfeile 20 dargestellt, werden diese in polykristallines Silicium auszuheilenden, amorphen Siliciuminseln 2 auf ihrer von dem Substrat 1 entfernten Oberseite mit einem Laserstrahl 20 bestrahlt. Vorzugsweise wird von einer ultravioletten Strahlung 20 Gebrauch gemacht, wobei die Absorptionstiefe in dem Silicium weniger als die Stärke der Siliciumschicht 2 beträgt. Somit kann zum Beispiel eine ultraviolette Wellenlänge von 248nm eines Excimerlasers mit einer Absorptionstiefe von etwa 6nm in der amorphen Siliciumschicht 2 verwendet werden. Die Schicht 2 kann mehrfachen, mit diesem Laser erzeugten Impulsen (zum Beispiel mehreren zehnfachen Impulsen) bei einer Impulsenergie von 100mJ. cm&supmin;² bis 300mJ.cm&supmin;² je Impuls ausgesetzt werden. In diesem Falle stellte sich bei einer 4onm bzw. 60nm starken Schicht 2 heraus, daß die Kristallisation in große, etwa 8onm breite Körner in Angrenzung an deren Oberseite stattfindet, während das darunterliegende Material in Angrenzung an das Substrat 1 lediglich kleine, bis etwa 2snm breite Körner aufweist und an der Grenzfläche zu dem Substrat 1 sogar im wesentlich amorph bleiben kann. Die Korngröße an der Oberseite kann mit steigender Anzahl der Impulse, welchen es bei einer vorgegebenen Abtastgeschwindigkeit ausgesetzt ist, zunehmen. Bei Vorliegen einer höheren Abtastgeschwindigkeit ist zur Durchführung der gleichen Ausheilung eine größere Anzahl Impulse erforderlich.
  • Die grobkörnige Schicht in Angrenzung an die Oberseite der Schicht 2 sieht für den TFT-Kanal eine hohe Beweglichkeit vor (z.B. über 30cm² . V&supmin;¹ .s&supmin;¹ bei einem Energieimpuls von 200mJ.cm&supmin;²). Diese ist sowohl bei Zeilen- als auch Spaltentreiberschaltungen eines LCDs adäquat. So sollte zum Beispiel bei auf etwa 3º0Hz bzw.
  • 1IMHz arbeitenden Zeilen- und Spaltenschieberegistern die Feldeffektbeweglichkeit bei Zeilen-Treiber-TFTs mehr als etwa 1 cm² . v&supmin;¹ .s&supmin;¹ , bei Spalten-Treiber-TFTs dagegen mehr als etwa 25 cm² . v&supmin;¹ .s&supmin;¹ betragen. Die grobkörnige Schicht ist mit ihrem Fermi- Niveau unweit der Mitte des Energiebandabstandes effektiv eigenleitend. Die Schicht 2 kann jedoch mit einem geeigneten Donator, wie zum Beispiel Phosphor, oder einem geeigneten Akzeptor, wie zum Beispiel Bor, leicht dotiert werden, um die Gate-Schwellenspannung des TFTs einzustellen und/oder die kristallisierte Schicht 2 mit einer leichten N- bzw. P-Leitfahigkeit zu versehen.
  • Die groben Körner in dem oberen Abschnitt ergeben sich offenbar aus dem Schmelzen der Oberfläche des Siliciums durch die stark absorbierte Ultraviolettbestrahlung, die darunterliegenden, feinen Körner dagegen aus der Festphasen-Rekristallisation. Die Tiefe der grobkörnigen Oberflächenschicht erweist sich als essentielles Merkmal der auftreffenden Laserenergie, welche zwischen etwa 1onm bei einem 150mJ.cm&supmin;² Impuls und etwa Sonm bei einem 250mJ.cm&supmin;² Impuls variiert. Ein Ausheilen der Schicht 2, in diesem Falle mit Hilfe eines ultravioletten Lasers, ist vorteilhaft, um eine gute Haftung am Substrat 1 zu erreichen. Die Anmelder haben derartige Schichten 2 ebenfalls unter Anwendung sichtbarer Strahlung (5 14.Snm) eines Argonlasers einer Ausheilung unterworfen; in diesem Falle wird die Schicht 2 in nahezu ihrer gesamten Starke in grobe Kristallkörner ausgeheilt, wobei jedoch Schicht 2 dazu tendierte, sich infolge der starken Erwärmung des Substrats von diesem abzuheben.
  • Nach erfolgtem Ausheilen der Schicht 2 wird eine Isolierschicht (zum Beispiel aus Siliciumdioxid), gefolgt von einer leitenden Gate-Schicht (zum Beispiel aus Aluminium oder Chrom), auf bekannte Weise aufgebracht. Sodann wird in bekannter Weise ein fotolithografisches und Ätzverfahren durchgeführt, um diese Schichten abzutragen, ausgenommen in den Bereichen, in denen die Ausbildung der Struktur 3 und 4 mit isoliertem Gate für die TFTs erforderlich ist. Die sich ergebende Struktur ist in Figur 2 dargestellt. Die verbleibenden Schichtteile 3 und 4 erstrecken sich als Streifen (senkrecht zu der Ebene der Zeichnung) über die Schichtinseln 2, welche, wie in Figur 2 dargestellt, unter den der Struktur 3 und 4 mit isoliertem Gate gegenüberliegenden Enden lateral herausragen.
  • Sodann wird die leitende Schicht 5, zum Beispiel aus phosphordotiertem Silicium, in bekannter Weise durch chemische Abscheidung aufgebracht und mit dem negativen Fotolack 6 versehen. Die N-Schicht 5 kann zum Beispiel eine Starke von etwa 20nm und der Fotolack eine Starke von etwa 1µm aufweisen. Nun erfolgt das fotolithografische und Ätzverfahren zur Ausbildung von Source und Drain 51 und 52 aus Schicht 5.
  • Wie in Figur 3 dargestellt, wird der negative Fotolack 6 durch Licht mittels Strahlung 25 durch die Kombination aus Substrat 1, Schicht 2 sowie Schicht 5, welche gegenüber der für die Belichtung 25 gewählten Wellenlänge (zum Beispiel im nahen ultravioletten bzw. sichtbaren Bereich des Spektrums) transparent sind, belichtet. Obgleich die Isolierschicht 3 ebenfalls transparent sein kann, ist das Metallgate 4 auf dieser Wellenlänge lichtundurchlässig und dient somit als Fotomaske. Sodann wird der Fotolack in bekannter Weise entwickelt, in dem unbelichteten Fotolack über dem isolierten Gate 3 und 4 ein Fenster 14 geöffnet und die leitende Schicht 5 in diesem Bereich freigelegt. Das Fenster ist als Teildarstellung aus Figur 3 ersichtlich. Im Anschluß daran wird Schicht 5 am Fenster 14 durch Ätzung abgetragen, um die Struktur 3 und 4 mit isoliertem Gate freizulegen und aus den, mit dem verbliebenen Fotolack 6 versehenen, aus Schicht 5 verbliebenen Abschnitten Source und Drain einzeln auszubilden. Das Gate 4 wird bei dieser Ätzbehandlung keiner Ätzung in signifikantem Ausmaß unterworfen.
  • Wie durch die gestrichelten Linien an den Rändern von Source und Drain 51 und 52 in Angrenzung an die Struktur 3 und 4 mit isoliertem Gate dargestellt, kann das Abätzen der Schicht 5 am Fenster 14 solange fortgesetzt werden, bis sich ein kleiner Spalt 53 zwischen den Rändern der Gatestruktur und den Stirnrändern der Source und des Drains 51 und 52 bildet. Alternativ kann der Ätzvorgang unterbrochen werden, wenn die Source- und Drainschichten 51 und 52 noch an die Isolierschicht 3 stoßen, obgleich hier äußerste Sorgfalt erforderlich ist, um sicherzustellen, daß diese Schichten 51 und 52 zur Vermeidung eines Kurzschließens mit dem leitenden Gate 4 einer ausreichenden Rückätzung unterworfen wurden. Es besteht ebenfalls die Möglichkeit, vor der Schicht 5 eine Siliciumdioxid- oder andere Isolierschicht auf der Oberfläche des leitenden Gate 4 aufzubringen, um einen Kurzschluß zwischen Source und Drain 51 und 52 und dem Gate 4 zu vermeiden. Des weiteren kann eine solche Isolierschicht das Abätzen der Schicht 5 von dem Gate 4 unterstützen, wenn das Gate 4 oder die Schicht 5 aus Materialien bestehen, welche von den oben beschriebenen abweichen und für welche selektive Ätzmittel nicht so ohne weiteres zur Verfügung stehen.
  • Die verbleibenden Source- und Drainabschnitte lassen sich mit dem grobkörnigen, eine hohe Beweglichkeit aufweisenden Material auf der Oberseite der Schicht 2 verbinden, welche sich lateral über die Struktur 3 und 4 mit isoliertem Gate hinaus erstreckt. Diese Anordnung sieht eine gute und zuverlässige elektrische Verbindung zwischen dem TFT-Kanal und Source und Drain 51 und 52 vor. Der Schichtwiderstand der Source- und Drainschichten 51 und 52 kann, wenn gewünscht, durch eine Laserausheilung reduziert werden. Da Source und Drain 51 und 52 unter Verwendung des Gate 4 als Fotomaske gebildet werden, ist die Gate-/Source- und Gate- /Drain-Kapazität sehr gering, zum Beispiel geringer als etwa 2 x 10&supmin;¹&sup6; F per µm der Kanalbreite, wodurch ein schneller Betrieb dieses polykristallinen Silicium-TFTs mit hoher Ladungsträgerbeweglichkeit, zum Beispiel in Spaltentreiberschaltungen von LCDs, möglich ist.
  • Das weitere Ausmaß der Source- und Drainschichten 51 und 52 wird sodann in einem weiteren fotolithografischen und Ätzverfahren definiert. Es wird sodann eine Isolierdeckschicht 8 aufgebracht, und es werden Metaliverbindungen 41,42,44 jeweils zu Source, Drain und Gate 51,52 und 4 vorgesehen. Die Gateverbindung 44 liegt außerhalb des durch die Zeichnung dargestellten Bereiches und ist somit aus keiner der Figuren ersichtlich.
  • Bei hoher Drainvorspannung (zum Beispiel bei Drainspannungen über 15 Volt) kann eine lokalisierte, starke elektrische Feldzone in dem Kanairand in Angrenzung an den Drain 52 gebildet werden. Ladungsträger in diesem starken Feld können kinetische Energien von mehr als einigen eV erreichen und so über der Grenzflächen-Potentialbarriere zwischen der Schicht 2 und dem Gateoxid 3 injiziert werden. Diese Trägerinjektion bewirkt eine Minderung der charakteristischen Merkmale des Tfrs, wie zum Beispiel eine Reduzierung der Steilheit oder eine Verschiebung der Schwellenspannung. Wie bereits unter Bezugnahme auf die Figuren 3 und 4 beschrieben, kann die leitende Schicht 5 am Fenster 14 so einer Rückätzung unterworfen werden, daß ein kleiner Spalt 53 zwischen den Stirnrändem des Drains 52 und der Struktur 3 und 4 mit isoliertem Gate entsteht. Dieser Spalt kann zu einer Reduzierung des starken Feldes in diesem Bereich beitragen und somit eine Reduzierung der Heißträgerinjektion bewirken.
  • Eine noch vorteilhaftere Struktur kann jedoch unter Anwendung eines modifizierten, ebenfalls erfindungsgemäßen Verfahrens erhalten werden. Bei diesem modifizierten Verfahren ändert sich die Dotierung der leitenden Schicht durch den gesamten Auftrag der Schicht 5 insofern, als sie im unteren Teil 55 geringer als im stark leitenden, oberen Teil 56 ist. Das Dotierungsniveau kann während des gesamten Auftragens der Schicht 5 progressiv verändert werden oder die Schicht 5 kann als zwei übereinanderliegende Schichten 55 und 56 mit unterschiedlichen Dotierungsniveaus aufgebracht werden. Nach Entfernen der Schichten bzw. Schichtabschnitte 55 und 56 von dem Gate 4 wird der obere Teil 56 in diesem Falle von dem unteren Teil 55 in einem Bereich A zumindest auf der Drainseite des Gate 4 durch Ätzung so abgetragen, daß der eine höhere Leitfahigkeit aufweisende, obere Teil 56 des Drains 52 von dem Kanal durch einen schwächer dotierten Abschnitt 55 der Schicht 5 lateral beabstandet ist. Die sich ergebende Struktur ist in Figur 6 dargestellt.
  • Der Bereich A, über welchem der obere Abschnitt 56 durch Ätzung abgetragen wird, kann unter Verwendung einer separaten Fotomaske definiert werden; wozu ein zusätzlicher Ausrichtungsvorgang erforderlich ist. Es besteht jedoch auch die Möglichkeit, die Struktur 3, 4 mit isoliertem Gate als Fotomaske zu verwenden und dabei den Fotolack in einem solchen Winkel zu belichten, daß die Struktur 3, 4 mit isoliertem Gate einen Bereich des Fotolackes auf der Drainseite des Gate 4 mit einer Schattenmaske versieht. Dieses ist durch die Pfeile 26 in Figur 6 dargestellt. Die in einem bestimmten Winkel erfolgende Belichtung 26 kann anstelle der aus Figur 3 ersichtlichen, senkrechten Belichtung 25 stattfinden, so daß das in dem negativen Fotolack 6 ausgebildete Fenster 14 gegen den Drain lateral verschoben wird. Sodann kann der obere Abschnitt 56 von dem unteren Abschnitt 55 durch dieses Fenster 14 mittels A tzung abgetragen und bei Fortsetzung des Ätzvorganges die Schicht(en) 55 und 56 von dem Gate 4 entfernt werden. Jedoch kann diese Variation bei den fotolithografi schen und Ätztechniken von Fig. 3 und 4 im Hinblick auf eine zuverlässige Reproduzierbarkeit in einem Herstellungsverfahren zu Schwierigkeiten führen, weshalb die in einem bestimmten Winkel durchgeführte Belichtung 26 vorzugsweise in einem separaten fotolithografischen Verfahrensschritt im Anschluß an die Vorgänge von Fig. 3 und 4 erfolgt.
  • Figur 7 zeigt einen solchen Verfahrensschritt, bei welchem eine neue, negative Fotomaske 16 auf der aus Fig. 4 ersichtlichen Struktur, deren leitende Schicht 5 die unterschiedlichen Dotierungsniveaus von 55 und 56 aufweist, aufgebracht wird.
  • Der belichtete Fotolack 16 wird sodann geringfügig überentwickelt, um ein verbreitertes Fenster 15 auf der durch das Gate 4 mit einer Schattenmaske versehenen, unbelichteten Fläche auszubilden. Figur 7 zeigt die sich ergebende Struktur vor Durchführung des Ätzvorganges zur Entfernung des freigelegten, stärker dotierten, oberen Teiles 56 von dem unteren Teil 55 auf der Drainseite der Struktur 3 und 4 mit isoliertem Gate. Wenn gewünscht, kann ein selektives Ätzmittel verwendet werden, welches das stärker dotierte Material schneller als das schwächer dotierte Material angreift.
  • Statt ein zweites, fotolithografisches Verfahren mit einem negativen Fotolack 16 anzuwenden, kann, wie in Figur 8 dargestellt, ein Verfahren unter Verwendung eines positiven Fotolackes 17 gewählt werden. In diesem Falle wird der positive Fotolack auf seiner Oberseite in einem geeigneten Winkel (Pfeile 27) belichtet, wobei das isolierte Gate 4 den Fotolack 17 auf einer drainseitigen Fläche mit einer Schattenmaske versieht. Der Originalauftrag des positiven Fotolackes 17 ist in Figur 8 umrißmäßig durch gestrichelte Linien dargestellt, während die durchgehende Linie die mit Schattenmaske versehene, nach Entwicklung des belichteten Fotolackes verbleibende Fläche des Fotolackes 17 zeigt. Dieser verbleibende Fotolack 17 wird sodann in einem Abhebeverfahren zur Ausbildung einer komplementären Maske 28 auf der umgebenden Fläche verwendet. Maske 28 wird gebildet, indem zum Beispiel eine Goldschicht aufgebracht und sodann der verbleibende Fotolack 17 weggelöst wird, um den darüberliegenden Teil der Goldschicht wegzutreiben. Sodann wird Maske 28 verwendet, um die darunterliegende Umgebungsfiäche zu schützen, wenn der obere Abschnitt 56 von dem unteren Abschnitt 55 auf der Drainseite des isolierten Gate 3 und 4 durch Ätzung abgetragen wird. Figur 9 zeigt die sich ergebende Struktur vor Entfernen der Maske 28.
  • Die Herstellung von N-Kanal-TFTs wird unter Bezugnahme auf die Zeichnung dargestellt. Jedoch kann die Erfindung ebenfalls zur Herstellung von P- Kanal-Bauelementen mit p-leitender Source und Drain 51 und 52 angewandt werden. Die Source- und Drainschichten 51 und 52 können ebenfalls aus Metall, zum Beispiel aus Indium-Zinn-Oxid, bestehen, wobei das Aufbringen einer Isolierschicht auf dem Gate 4 vor Auftragen der Metallschicht 5 wünschenswert sein kann, um ein Abätzen der Schicht 5 von dem Gate 4 zu ermöglichen.
  • Bei Lesen der vorliegenden Offenbarung werden sich für Fachkundige weitere Modifikationen und Variationen ergeben. Solche Modifikationen und Variationen können Äquivalente und weitere Merkmale mit sich bringen, welche in Bezug auf Design, Herstellung und Verwendung von TFTs sowie andere Halbleiteranordnungen und Bestandteile bereits bekannt sind und welche anstelle oder zusätzlich zu den hier bereits beschriebenen Merkmalen verwendet werden können.
  • Es wurde oben erwähnt, daß die Zeichnung Ausführungsbeispiele der Erfindung darstellt. Um Mißverständnisse zu vermeiden, wird weiterhin erklärt, daß die in den nachfolgenden Patentansprüchen technischen Merkmalen zugeordneten Bezugsziffern, welche sich auf Merkmale in der Zeichnung beziehen und zwischen Klammern gesetzt sind, gemäß Regel 29(7)EPÜ zum alleinigen Zwecke der Vereinfachung des Patentanspruches unter Bezugnahme auf ein Ausführungsbeispiel eingefügt sind.

Claims (10)

1. Verfahren zur Herstellung eines Dünnschicht-Transistors mit isoliertem Gate, welcher eine Halbleiterschicht (2) aufweist, die einen Transistorkanal in Angrenzung an ein isoliertes Gate (4) zwischen Source und Drain des Transistors vorsieht, wobei Source und Drain (51,52) aus einer leitenden Schicht (5) gebildet werden, welche unter Anwendung eines fotolithografischen Verfahrens von dem Gate, welche hierbei als Fotomaske dient, entfernt wird, während ein negativer Fotolack (6) auf der leitenden Schicht (5) durch ein transparentes Substrat (1) mittels Licht (25) belichtet wird,
gekennzeichnet durch
(a) Aufbringen von Material für die Halbleiterschicht (2) auf dem Substrat (1);
(b) Ausbildung des isolierten Gate auf der Oberseite der Halbleiterschicht (2) durch Verfahrensschritte, wonach das Gate (4) auf einer Isolierschicht (3) auf der von dem Substrat (1) entfernt angeordneten Vorderseite der Schicht (2) vorgesehen ist;
(c) Aufbringen der leitenden Schicht (5) auf dem isolierten Gate (4) und auf der Halbleiterschicht (2) neben dem isolierten Gate;
(d) Beschichtung der leitenden Schicht (5) mit dem negativen Fotolack (6) und Durchführung des fotolithografischen Verfahrens durch Belichtung des Fotolackes durch die Kombination aus Substrat (1), Halbleiterschicht (2) und leitender Schicht (5), welche zusammen dem Licht (25) gegenüber transparent sind, wobei das Gate (4) lichtundurchlässig ist, um den belichteten Fotolack auf dem Gate (4) zu maskieren und den Fotolack (6) zur Ausbildung eines Fensters (14) in dem Fotolack auf der durch das Gate (4) maskierten Fläche zu entwickeln; sowie
(e) Ätzung der leitenden Schicht (5) durch das Fenster (14) in dem Fotolack (6), wobei die Ätzung durch den gesamten Auftrag der leitenden Schicht (5), dort wo sich diese über dem isolierten Gate (4) erstreckt, fortgesetzt wird, bis die leitende Schicht (5) von dem isolierten Gate (4) abgetragen ist und einzelne Teile (51,52) der leitenden Schicht (5) zur Ausbildung der Source und des Drains des Transistors auf zumindest der Halbleiterschicht (2) auf den dem isolierten Gate (4) gegenüberliegenden Seiten verbleiben.
2. Verfahren nach Anspruch 1, weiterhin dadurch gekennzeichnet, daß das Material für die Halbleiterschicht (2) in feinkörniger oder amorpher Form in Verfahrensstufe (a) aufgebracht wird, und daß das aufgebrachte Material vor Ausbildung des Gate (4) in Verfahrensstufe (1,) auf dem Substrat einer Ausheilung unterworfen wird, um die Halbleiterschicht (2) zumindest in Angrenzung an ihre von dem Substrat (1) entfernt vorgesehene Oberseite zu kristallisieren.
3. Verfahren nach Anspruch 2, weiterhin dadurch gekennzeichnet, daß das für die Halbleiterschicht (2) aufgebrachte Material in einem Ofen durch Erwärmung auf dem Substrat (1) ausgeheilt wird.
4. Verfahren nach Anspruch 2, weiterhin dadurch gekennzeichnet, daß das für die Halbleiterschicht (2) aufgebrachte Material durch Bestrahlen der Oberseite mit einem Energiestrahl (20), zum Beispiel einem Laserstrahl, ausgeheilt wird.
5. Verfahren nach Anspruch 4, weiterhin dadurch gekennzeichnet, daß die Ausheilung mit Hilfe einer ultravioletten Laserstrahlung (20) erfolgt.
6. Verfahren nach Anspruch 5, weiterhin dadurch gekennzeichnet, daß die Stärke des auf dem Substrat (1) für die Halbleiterschicht (2) aufgebrachten Materials größer als die Absorptionstiefe der ultravioletten Strahlung (20) des Lasers in diesem Material ist.
7. Verfahren nach einem der Ansprüche 2 bis 5, weiterhin dadurch gekannzeichnet, daß das für die Halbleiterschicht (2) aufgebrachte Material vor Ausbildung der Isolierschicht (3) in Verfahrensstufe (1)) auf der kristallisierten Oberseite der Schicht (2) ausgeheilt wird.
8. Verfahren nach einem der vorangegangenen Ansprüche, weiterhin dadurch gekennzeichnet. daß die leitende Schicht (5) aus dotiertem Halbleitermaterial besteht, welches ein geringeres Dotierungsniveau in einem unteren Teil (55) der Schicht unter einem eine höhere Leitfahigkeit aufweisenden, oberen Teil (56) vorsieht, und daß nach Entfernen der leitenden Schicht (5) von dem Gate (4) der obere Teil (56) von dem unteren Teil (55) in einem Bereich (A) zumindest auf der Drainseite des Gate (4) durch Ätzung abgetragen wird, um den einen höheren Leitwert aufweisenden, oberen Teil (56) des Drains (52) von dem Kanal durch einen schwächer dotierten Teil (55) der leitenden Schicht (5) lateral zu beabstanden.
9. Verfahren nach Anspruch 8, weiterhin dadurch gekennzeichnet, daß ein zweites fotolithografisches Verfahren unter Verwendung eines negativen Fotolackes (16) angewandt wird, um den Bereich (A) zu definieren, an welchem der obere Teil (56) der leitenden Schicht (5) von dem unteren Teil (55) durch Ätzung entfernt wird, wobei der negative Fotolack (16) in dem zweiten fotolithografischen Verfahren durch das Substrat (1) mittels Licht (26) in einem solchen Winkel belichtet wird, daß das isolierte Gate (4) den Fotolack (16) über einem Bereich der leitenden Schicht (5) auf der Drainseite des isolierten Gate (4) mit einer Schattenmaske versieht.
10. Verfahren nach Anspruch 8, weiterhin dadurch gekennzeichnet, daß ein fotolithografisches Verfahren unter Verwendung eines positiven Fotolackes (17) angewandt wird, um den Bereich (A) zu definieren, an welchem der obere Teil der leitenden Schicht von dem unteren Teil durch Ätzung entfernt wird, wobei der positive Fotolack (17) durch Belichtung (27) der Oberseite, welche von dem Substrat (1) entfernt in einem solchen Winkel vorgesehen ist, daß das isolierte Gate (4) über dem auf der Drainseite des isolierten Gate (4) befindlichen Bereich der leitenden Schicht (5) den Fotolack (17) mit einer Schattenmaske versieht, belichtet wird, und daß der mit einer Schattenmaske versehene Bereich des Fotolackes (17) nach Entwicklung des belichteten Fotolackes verbleibt und in einem Abhebeverfahren verwendet wird, um eine komplementäte Maske (28) auf dem umgebenden Bereich zum Schutz desselben während des Ätzens des oberen Teiles (56) der leitenden Schicht (5) auf der Drainseite des isolierten Gate (4) zu bilden.
DE69216311T 1991-06-28 1992-06-19 Herstellung von einem Dünnschicht-Transistor Expired - Fee Related DE69216311T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB919114018A GB9114018D0 (en) 1991-06-28 1991-06-28 Thin-film transistor manufacture

Publications (2)

Publication Number Publication Date
DE69216311D1 DE69216311D1 (de) 1997-02-13
DE69216311T2 true DE69216311T2 (de) 1997-06-12

Family

ID=10697510

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69216311T Expired - Fee Related DE69216311T2 (de) 1991-06-28 1992-06-19 Herstellung von einem Dünnschicht-Transistor

Country Status (8)

Country Link
US (1) US5264383A (de)
EP (1) EP0523768B1 (de)
JP (1) JPH05190568A (de)
KR (1) KR100260063B1 (de)
CA (1) CA2072264A1 (de)
DE (1) DE69216311T2 (de)
GB (1) GB9114018D0 (de)
TW (1) TW232088B (de)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753542A (en) 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
JP2700277B2 (ja) 1990-06-01 1998-01-19 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JP3173854B2 (ja) 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
US5372836A (en) * 1992-03-27 1994-12-13 Tokyo Electron Limited Method of forming polycrystalling silicon film in process of manufacturing LCD
JPH06124913A (ja) * 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
CA2097388A1 (en) * 1992-07-16 1994-01-17 Susan Nord Bohlke Topographical selective patterns
CN1052569C (zh) * 1992-08-27 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
JP3240719B2 (ja) * 1992-12-10 2001-12-25 ソニー株式会社 半導体薄膜結晶の成長方法
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP3497198B2 (ja) 1993-02-03 2004-02-16 株式会社半導体エネルギー研究所 半導体装置および薄膜トランジスタの作製方法
US5843225A (en) * 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5985741A (en) * 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR0171923B1 (ko) * 1993-02-15 1999-02-01 순페이 야마자끼 반도체장치 제작방법
US6875628B1 (en) * 1993-05-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of the same
JP3450376B2 (ja) 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
US6331717B1 (en) 1993-08-12 2001-12-18 Semiconductor Energy Laboratory Co. Ltd. Insulated gate semiconductor device and process for fabricating the same
JPH0766420A (ja) * 1993-08-31 1995-03-10 Matsushita Electric Ind Co Ltd 薄膜の加工方法
KR100299292B1 (ko) * 1993-11-02 2001-12-01 이데이 노부유끼 다결정실리콘박막형성방법및그표면처리장치
GB9401770D0 (en) * 1994-01-31 1994-03-23 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuits
US5604139A (en) * 1994-02-10 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
KR100321541B1 (ko) 1994-03-09 2002-06-20 야마자끼 순페이 능동 매트릭스 디스플레이 장치의 작동 방법
US6723590B1 (en) 1994-03-09 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for laser-processing semiconductor device
JPH07249591A (ja) * 1994-03-14 1995-09-26 Matsushita Electric Ind Co Ltd 半導体薄膜のレーザーアニール方法及び薄膜半導体素子
GB9406900D0 (en) * 1994-04-07 1994-06-01 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin -film transistors
US6974763B1 (en) 1994-04-13 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Method of forming semiconductor device by crystallizing amorphous silicon and forming crystallization promoting material in the same chamber
KR100279217B1 (ko) * 1994-04-13 2001-02-01 야마자끼 순페이 반도체 장치 형성 방법, 결정성 반도체 막 형성 방법, 박막 트랜지스터 형성 방법 및 반도체 장치 제조 방법
TW280037B (en) * 1994-04-22 1996-07-01 Handotai Energy Kenkyusho Kk Drive circuit of active matrix type display device and manufacturing method
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
US5600153A (en) * 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
US5773309A (en) * 1994-10-14 1998-06-30 The Regents Of The University Of California Method for producing silicon thin-film transistors with enhanced forward current drive
TW303526B (de) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
US5804838A (en) * 1995-05-26 1998-09-08 Micron Technology, Inc. Thin film transistors
KR100362187B1 (ko) * 1995-12-28 2003-03-06 주식회사 하이닉스반도체 박막트랜지스터제조방법
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
KR100248119B1 (ko) * 1997-05-01 2000-03-15 구자홍 박막트랜지스터 및 그 제조방법
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JPH11214700A (ja) 1998-01-23 1999-08-06 Semiconductor Energy Lab Co Ltd 半導体表示装置
JPH11338439A (ja) 1998-03-27 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体表示装置の駆動回路および半導体表示装置
JP3844613B2 (ja) 1998-04-28 2006-11-15 株式会社半導体エネルギー研究所 薄膜トランジスタ回路およびそれを用いた表示装置
GB9817745D0 (en) * 1998-08-15 1998-10-14 Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuit elements
US6204521B1 (en) 1998-08-28 2001-03-20 Micron Technology, Inc. Thin film transistors
SE523918C2 (sv) * 1999-01-25 2004-06-01 Appliedsensor Sweden Ab Förfarande för framställning av integrerade sensorgrupper på ett gemensamt substrat samt en mask för användning vid förfarandet
KR100312260B1 (ko) * 1999-05-25 2001-11-03 구본준, 론 위라하디락사 액정표시장치 및 그 제조방법
US6780687B2 (en) 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US6872607B2 (en) * 2000-03-21 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6831299B2 (en) * 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7270724B2 (en) 2000-12-13 2007-09-18 Uvtech Systems, Inc. Scanning plasma reactor
US6773683B2 (en) * 2001-01-08 2004-08-10 Uvtech Systems, Inc. Photocatalytic reactor system for treating flue effluents
DE10137830A1 (de) * 2001-08-02 2003-02-27 Infineon Technologies Ag Verfahren zum Herstellen einer selbstjustierten Struktur auf einem Halbleiter-Wafer
US6667215B2 (en) * 2002-05-02 2003-12-23 3M Innovative Properties Method of making transistors
NL1025475C2 (nl) * 2004-02-12 2005-08-15 C2V Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd volgens zo een werkwijze.
JP4707677B2 (ja) * 2004-12-14 2011-06-22 シャープ株式会社 半導体装置及びその製造方法
TWI396916B (zh) * 2009-07-17 2013-05-21 Chunghwa Picture Tubes Ltd 薄膜電晶體陣列基板之製作方法
JP5500907B2 (ja) * 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
KR101084261B1 (ko) * 2010-03-17 2011-11-16 삼성모바일디스플레이주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법들

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2658400A1 (de) * 1976-12-23 1978-06-29 Ibm Deutschland Verfahren zur herstellung einer negativen maske auf einem substrat
US4242156A (en) * 1979-10-15 1980-12-30 Rockwell International Corporation Method of fabricating an SOS island edge passivation structure
US4393572A (en) * 1980-05-29 1983-07-19 Rca Corporation Method of making low leakage N-channel SOS transistors utilizing positive photoresist masking techniques
JPS58170067A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 薄膜トランジスタの製造方法
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS61176156A (ja) * 1985-01-31 1986-08-07 Nec Corp 薄膜トランジスタとその製造方法
FR2590409B1 (fr) * 1985-11-15 1987-12-11 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede
JPS62119974A (ja) * 1985-11-19 1987-06-01 Sharp Corp 薄膜トランジスタの製造方法
JPS62152174A (ja) * 1985-12-25 1987-07-07 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH0622245B2 (ja) * 1986-05-02 1994-03-23 富士ゼロックス株式会社 薄膜トランジスタの製造方法
US4678542A (en) * 1986-07-25 1987-07-07 Energy Conversion Devices, Inc. Self-alignment process for thin film diode array fabrication
JPS6377159A (ja) * 1986-09-19 1988-04-07 Fujitsu Ltd 薄膜トランジスタの製造方法
JPS6379379A (ja) * 1986-09-22 1988-04-09 Fujitsu Ltd 自児整合型薄膜トランジスタの製造方法
JPH0242761A (ja) * 1988-04-20 1990-02-13 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法
GB8812235D0 (en) * 1988-05-24 1988-06-29 Jones B L Manufacturing electronic devices
NL8801379A (nl) * 1988-05-30 1989-12-18 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van een dunne-filmtransistor en een dergelijke dunne-filmtransistor.
US5053353A (en) * 1988-11-21 1991-10-01 Harris Corporation Fabricating dielectric isolation of SOI island side wall for reducing leakage current
GB9113979D0 (en) * 1991-06-28 1991-08-14 Philips Electronic Associated Thin-film transistors and their manufacture

Also Published As

Publication number Publication date
EP0523768B1 (de) 1997-01-02
JPH05190568A (ja) 1993-07-30
TW232088B (de) 1994-10-11
KR930001504A (ko) 1993-01-16
EP0523768A2 (de) 1993-01-20
KR100260063B1 (ko) 2000-07-01
DE69216311D1 (de) 1997-02-13
CA2072264A1 (en) 1992-12-29
US5264383A (en) 1993-11-23
GB9114018D0 (en) 1991-08-14
EP0523768A3 (en) 1993-06-16

Similar Documents

Publication Publication Date Title
DE69216311T2 (de) Herstellung von einem Dünnschicht-Transistor
DE3587485T2 (de) Flüssigkristall-anzeige-element und dessen herstellung.
DE3786031T2 (de) Dünnschicht-Halbleiterbauelement und sein Herstellungsverfahren.
DE69212383T2 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung
DE69226334T2 (de) Dünnschichttransistoranordnung für eine Treiber- und eine Matrixschaltung
DE69808846T2 (de) Methode zur Herstellung eines Dünnschichttransistors
DE69120329T2 (de) Anzeigevorrichtung mit aktiver Matrix
DE68921567T2 (de) Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
DE69513628T2 (de) Herstellung elektronischer artikel aus dünnschicht-schaltungen
DE69838468T2 (de) Herstellungsverfahren für Dünnschichtfeldeffekttransistor mit verminderter Streukapazität
DE68912482T2 (de) Dünnfilm-Transistoren, ihre Verfahren zur Herstellung und Anzeigeeinrichtung, die mit solchen Transistoren hergestellt sind.
DE69110563T2 (de) Flüssigkristall-Anzeigevorrichtung.
DE68920620T2 (de) Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix.
DE4107318C2 (de) Flüssigkristallanzeigenvorrichtung mit TFT-Matrixsubstrat
DE19712233C2 (de) Flüssigkristallanzeige und Herstellungsverfahren dafür
DE4344897B4 (de) Verfahren zur Herstellung von Dünnfilmtransistoren
DE69021513T2 (de) Anzeigevorrichtung mit aktiver Matrix.
DE69803713T2 (de) Herstellungsmethode eines Dünnfilm-Transistors
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE3752301T2 (de) Verfahren zur Herstellung eines Dünnschichttransistors
DE69510288T2 (de) Herstellung elektronischer anordnungen mit dünnschicht-transistoren
DE19714692C2 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE69700481T2 (de) Herstellungsverfahren für elektronisches TFT-Bauelement
DE19610283A1 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung
DE60029907T2 (de) Selbstjustierter Polysilizium-Dünnfilmtransistor (TFT) mit obenliegendem Gate und dessen Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KONINKLIJKE PHILIPS ELECTRONICS N.V., EINDHOVEN, N

8339 Ceased/non-payment of the annual fee