JPS58170067A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS58170067A JPS58170067A JP57053239A JP5323982A JPS58170067A JP S58170067 A JPS58170067 A JP S58170067A JP 57053239 A JP57053239 A JP 57053239A JP 5323982 A JP5323982 A JP 5323982A JP S58170067 A JPS58170067 A JP S58170067A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１）発明の技術分野
本発明はアモルファス半導体を用いる薄膜トランジスタ
およびその製造方法に関する。
およびその製造方法に関する。
（２）技術の分野
電界効果型薄膜トランジスタはガラス板等の適宜の基板
にゲート電極ｆグート絶縁膜、アモルファス半導体であ
るアモルファスシリコン層、ソース及びドレイン電極を
被着してなり３例えばマトリクス状に区分された大型の
液晶ディスプレイの駆動素子として注目されている。
にゲート電極ｆグート絶縁膜、アモルファス半導体であ
るアモルファスシリコン層、ソース及びドレイン電極を
被着してなり３例えばマトリクス状に区分された大型の
液晶ディスプレイの駆動素子として注目されている。
第８図はその一例を示し、Ｓはソース電極、Ｇはゲート
である。これらはマトリクスの縦線、横線を構成する。
である。これらはマトリクスの縦線、横線を構成する。
Ｄはドレイン電極で大きな面積を持つ矩形で、（ｂ）に
示すように対向電極ＩＴＯと共に液晶パネルの一対の電
極を構成し、これらの電極の間に液晶が封入される。電
極間間隔りは１０μｍ程度である。ソース電極Ｓおよび
ゲート電極Ｇを選択するつまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にＦＥＴを構成するド
レインＤにソース電圧が加わり、当該ドレインと対向電
極１７０間の液晶の配列が変り、その部分が遮光性にな
って黒く見える。繊細な画像を表現するには多数の微小
画素が必要であり、また画面には成る程度の大きさが必
要であるからそれを例えばＡ４版としても数鶴角のチッ
プを用いるＩＣなどから見れば極めて大きなものとなり
、かかる用途には薄膜トランジスタが適している。
示すように対向電極ＩＴＯと共に液晶パネルの一対の電
極を構成し、これらの電極の間に液晶が封入される。電
極間間隔りは１０μｍ程度である。ソース電極Ｓおよび
ゲート電極Ｇを選択するつまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にＦＥＴを構成するド
レインＤにソース電圧が加わり、当該ドレインと対向電
極１７０間の液晶の配列が変り、その部分が遮光性にな
って黒く見える。繊細な画像を表現するには多数の微小
画素が必要であり、また画面には成る程度の大きさが必
要であるからそれを例えばＡ４版としても数鶴角のチッ
プを用いるＩＣなどから見れば極めて大きなものとなり
、かかる用途には薄膜トランジスタが適している。
（３）従来技術と問題点
第１図は従来の薄ｌＩ）ランジスタの断面を示す図で、
ｌはガラス基板、２はＮｉ’Ｃｒ等の金属を用いたゲー
ト電極、３は二酸化シリコン（５１０２）等の枦−ト絶
Ｍｍ、４はアモルファス半導体（例えばアモルファスシ
リコン）、５と６はソースおよびドレイン電極である。
ｌはガラス基板、２はＮｉ’Ｃｒ等の金属を用いたゲー
ト電極、３は二酸化シリコン（５１０２）等の枦−ト絶
Ｍｍ、４はアモルファス半導体（例えばアモルファスシ
リコン）、５と６はソースおよびドレイン電極である。
ゲート電極２に電圧を印加して該ゲート電極直下のアモ
ルファスシリコン層４１こチャネルを作り、ソース、ド
レイン５．６間を導通状態にする。このトランジス身を
作るにはガラス基板ｌにゲート電極材料を蒸着し。
ルファスシリコン層４１こチャネルを作り、ソース、ド
レイン５．６間を導通状態にする。このトランジス身を
作るにはガラス基板ｌにゲート電極材料を蒸着し。
パターニングしてゲート電極２を作り、その上にＣＶＤ
法により５ｉＣ）ｚを成長させ、バターニングしてゲー
ト絶＆＆麟３を作り、またその上にＣＶＤ法によりアモ
ルファスシリコン層４を成長させ。
法により５ｉＣ）ｚを成長させ、バターニングしてゲー
ト絶＆＆麟３を作り、またその上にＣＶＤ法によりアモ
ルファスシリコン層４を成長させ。
バターニングして半導体層を作り、その上に電極材料を
蒸着し、パターニングしてソース、ドレイン電極５．６
を作るが、このソース、ドレイン電極に間−がある。即
ち、ソース、ドレイン電極の端縁がゲート電極の端縁の
外方にあるとチャネル（電子蓄積層）ができない部分が
生じてトランジスタはオフのままであり、内方にくると
ソース。
蒸着し、パターニングしてソース、ドレイン電極５．６
を作るが、このソース、ドレイン電極に間−がある。即
ち、ソース、ドレイン電極の端縁がゲート電極の端縁の
外方にあるとチャネル（電子蓄積層）ができない部分が
生じてトランジスタはオフのままであり、内方にくると
ソース。
ドレイン電極５，６がゲート電極２とオーバラップする
ため１両者の間の結合容量が増大して応答速度が厚りな
る。従ってソース、ドレイン電極の端縁はゲート電極の
端縁と整合しているのが好ましく、このようにするには
ゲート電極にセルフッアラインさせるのがよいが、アモ
ルファスシリコン層４は不透明であり、且つ１０ Ａ（
アンペア）程度のオン電流を得るには３０００〜５００
０人の膜厚にしなければならないため、ゲート電極は見
えなくなって、セルファラインを行なう適当な方法がな
い。また第１図の構造のトランジスタではアモルファス
シリコン層４がゲート電極２とソースおよびドレイン５
．６の間に位置し、ゲト電極２に電圧を印加して生じる
チャネルはアモルファスシリコン層４のゲート側表面で
あるので電流は、電極５または６と層４の厚みを横断し
てチャネルの一端へ至り、チャネルを通ってその他端へ
達する経路でながれるので、該厚みが持つ抵抗がシリー
ズ抵抗として入り、これによりオン電流が例えば１０
Ａ程度と低く抑えられる。
ため１両者の間の結合容量が増大して応答速度が厚りな
る。従ってソース、ドレイン電極の端縁はゲート電極の
端縁と整合しているのが好ましく、このようにするには
ゲート電極にセルフッアラインさせるのがよいが、アモ
ルファスシリコン層４は不透明であり、且つ１０ Ａ（
アンペア）程度のオン電流を得るには３０００〜５００
０人の膜厚にしなければならないため、ゲート電極は見
えなくなって、セルファラインを行なう適当な方法がな
い。また第１図の構造のトランジスタではアモルファス
シリコン層４がゲート電極２とソースおよびドレイン５
．６の間に位置し、ゲト電極２に電圧を印加して生じる
チャネルはアモルファスシリコン層４のゲート側表面で
あるので電流は、電極５または６と層４の厚みを横断し
てチャネルの一端へ至り、チャネルを通ってその他端へ
達する経路でながれるので、該厚みが持つ抵抗がシリー
ズ抵抗として入り、これによりオン電流が例えば１０
Ａ程度と低く抑えられる。
この問題点を解決する方法として本出願人は第２図に示
す構造の薄膜トランジスタを提供した。
す構造の薄膜トランジスタを提供した。
この１１１ｍ）ランジスタ素子はゲート絶縁膜３上にソ
ース、ドレイン電極５．６を形成し、その上にアモルフ
ァスシリコン層４を形成した構成からなる。また、これ
の製造は、ガラス基板ｌ上にゲート電極２．ゲート絶縁
Ｍ３．図示せぬレジストを順次積層した状態で該ガラス
基板ｌ側から該レジストを露光し、そして該レジストを
ゲート電極２の上方にのみ残した状態で電極材料を被着
し。
ース、ドレイン電極５．６を形成し、その上にアモルフ
ァスシリコン層４を形成した構成からなる。また、これ
の製造は、ガラス基板ｌ上にゲート電極２．ゲート絶縁
Ｍ３．図示せぬレジストを順次積層した状態で該ガラス
基板ｌ側から該レジストを露光し、そして該レジストを
ゲート電極２の上方にのみ残した状態で電極材料を被着
し。
しかる後リフトオフして端縁がゲート電極２に整合した
ソース電極５およびドレイン電極を形成し。
ソース電極５およびドレイン電極を形成し。
さらにこれの電極間にアモルファスシリコン層４を被着
して行なわれる。
して行なわれる。
この本出願人による既提案の薄膜トランジスタによれば
、ゲート電極２とソース、ドレイン電極５．６とのオー
バラップがセ、：、ルファラインにより１ 除
去されるので１両者の間の結合容量が減少し応答速度が
改善される。また、アモルファスシリコン層４がゲート
絶縁１１ｉ３上でソースおよびドレイン電極５．６との
対向間隔内に位置するので、第１図の素子が持つシリー
ズ抵抗は除去され、オン５ 電流は１桁程度上昇する。（１０Ａ程度流れる）利点が
ある。
、ゲート電極２とソース、ドレイン電極５．６とのオー
バラップがセ、：、ルファラインにより１ 除
去されるので１両者の間の結合容量が減少し応答速度が
改善される。また、アモルファスシリコン層４がゲート
絶縁１１ｉ３上でソースおよびドレイン電極５．６との
対向間隔内に位置するので、第１図の素子が持つシリー
ズ抵抗は除去され、オン５ 電流は１桁程度上昇する。（１０Ａ程度流れる）利点が
ある。
しかしながら、第２図の薄膜トランジスタではゲート絶
縁１１１３の形成後、真空チャンバより一旦基板を取出
してソースおよびドレイン電極５．６を形成し、しかる
後アモルファスシリコン層４を形成するため、チャネル
を形成するゲート絶縁膜３とアモルファスシリコン層４
との界面がチャンバより出した際にアルカリイオン等の
不純物で汚染されたり、その温度変化によって熱ひずみ
が与えられ、良好なＩＤ−Ｖ４特性が得られなくなる欠
点があった。
縁１１１３の形成後、真空チャンバより一旦基板を取出
してソースおよびドレイン電極５．６を形成し、しかる
後アモルファスシリコン層４を形成するため、チャネル
を形成するゲート絶縁膜３とアモルファスシリコン層４
との界面がチャンバより出した際にアルカリイオン等の
不純物で汚染されたり、その温度変化によって熱ひずみ
が与えられ、良好なＩＤ−Ｖ４特性が得られなくなる欠
点があった。
（４）発明の目的
本発明は上記従来の問題点を解決し、ゲート電極とドレ
イン電極間の結合容量を減少させて応答、１３１吋 特性を改善すると共に、アモルファス半導体層のシリー
ズ抵抗をなくしてオン電流を上昇させ、且つ良好なＩＯ
−Ｑ特性を示すｍ１ｌｌｉ）ランジスタおよびその製造
方法を提供するにある。
イン電極間の結合容量を減少させて応答、１３１吋 特性を改善すると共に、アモルファス半導体層のシリー
ズ抵抗をなくしてオン電流を上昇させ、且つ良好なＩＯ
−Ｑ特性を示すｍ１ｌｌｉ）ランジスタおよびその製造
方法を提供するにある。
（５）発明の構成ゝ
本発明はこの目的を達成するため、力゛ラス基板上に、
ゲート電極と、該ゲート電極を被うゲート絶＃＆−と、
該ゲート絶縁膜表面に被着された第１のアモルファス半
導体層と、該第１アモルファス半導体層表面に被着され
且つ前記ゲート電極対向部分に前記ゲート電極をマスク
として前記ガラス基板側からのレジスト露光と工・ノチ
ング処理によりギャップが与えられて形成された′ノー
ス電極およびドレイン電極と、前記ギャップ部分を埋め
るように前記ソース電極およびドレイン電極上に被着さ
れた第２のアモルファス半導体層と力（少なくと積層さ
れて構成され、前記第１アモルファス半導体層がそれ自
身を通じて前記レジスト露光のｏＪ能なｍ膿にて形成さ
れていることを特徴とした薄−トランジスタを提供した
ものである。また、力゛ラス基板上に、ゲート電極、ゲ
ート絶縁膜、それ自身を通じてレジスト露光可能な薄膜
にて形成された第１アモルファス半導体層びレジストと
を順次積層した状態で該ガラス基板側から該レジストを
露光し、そして該レジストを該ゲート電極上方にのみ残
した状態で電極材料を被着し、しかる後リフトオフしギ
ャップ部を形成して端縁がゲート電極に整合したソース
電極およびドレイン電極を形成し、さらにこれ電極上に
前記ギヤシブ部を埋めるように第２アモルファス半導体
層を被着して薄膜トランジスタを形成することを特徴と
した躊腫トランジスタの製造方法を提供したものである
。
ゲート電極と、該ゲート電極を被うゲート絶＃＆−と、
該ゲート絶縁膜表面に被着された第１のアモルファス半
導体層と、該第１アモルファス半導体層表面に被着され
且つ前記ゲート電極対向部分に前記ゲート電極をマスク
として前記ガラス基板側からのレジスト露光と工・ノチ
ング処理によりギャップが与えられて形成された′ノー
ス電極およびドレイン電極と、前記ギャップ部分を埋め
るように前記ソース電極およびドレイン電極上に被着さ
れた第２のアモルファス半導体層と力（少なくと積層さ
れて構成され、前記第１アモルファス半導体層がそれ自
身を通じて前記レジスト露光のｏＪ能なｍ膿にて形成さ
れていることを特徴とした薄−トランジスタを提供した
ものである。また、力゛ラス基板上に、ゲート電極、ゲ
ート絶縁膜、それ自身を通じてレジスト露光可能な薄膜
にて形成された第１アモルファス半導体層びレジストと
を順次積層した状態で該ガラス基板側から該レジストを
露光し、そして該レジストを該ゲート電極上方にのみ残
した状態で電極材料を被着し、しかる後リフトオフしギ
ャップ部を形成して端縁がゲート電極に整合したソース
電極およびドレイン電極を形成し、さらにこれ電極上に
前記ギヤシブ部を埋めるように第２アモルファス半導体
層を被着して薄膜トランジスタを形成することを特徴と
した躊腫トランジスタの製造方法を提供したものである
。
（６）発明の実施例
第３図は本発明に係る薄膜トランジスタの断面図、第４
図と第５図は第３図の薄膜トランジスタを製造する各工
程を説明するための断面図と平面図である。
図と第５図は第３図の薄膜トランジスタを製造する各工
程を説明するための断面図と平面図である。
これらの図において、１０はガラス基板、２０はゲート
電極、３０はゲート絶縁膜である二酸化シリコン膿、４
０はアモルファス半導体である第２アモルファスシリコ
ン層、５０はソース電極。
電極、３０はゲート絶縁膜である二酸化シリコン膿、４
０はアモルファス半導体である第２アモルファスシリコ
ン層、５０はソース電極。
６０はドレイン電極、７０はアモルファス半導体である
第１アモルファスシリコン層、８０はポジレジストであ
る。
第１アモルファスシリコン層、８０はポジレジストであ
る。
第３図に示されるように１本発明に係る薄膜トランジス
タは二酸化シリコン１１３０の表面上に第１のアモルフ
ァスシリコン層７０が形成され、その上にソースとドレ
イン電極５０．６０および第２のアモルファスシリコン
層４０が積層形成されている点で第２図の従来薄膜トラ
ンジスタと構成が興なっている。
タは二酸化シリコン１１３０の表面上に第１のアモルフ
ァスシリコン層７０が形成され、その上にソースとドレ
イン電極５０．６０および第２のアモルファスシリコン
層４０が積層形成されている点で第２図の従来薄膜トラ
ンジスタと構成が興なっている。
この際、アモルファスシリコン層７０は膜厚を極めて薄
くして形成されており、この膜厚はセルフアライメント
方式でガラス基板１０の背面より該アモルファスシリコ
ン層７０を通じてそのうえに形成されるパターン形成用
レジストを紫外線露光可能な厚さに設定されている。即
ち、アモルファスシリコン膜は光吸収係数が大きいため
厚く （例えば５００Å以上）被着するとレジストの露
光１ が不可能になる。
くして形成されており、この膜厚はセルフアライメント
方式でガラス基板１０の背面より該アモルファスシリコ
ン層７０を通じてそのうえに形成されるパターン形成用
レジストを紫外線露光可能な厚さに設定されている。即
ち、アモルファスシリコン膜は光吸収係数が大きいため
厚く （例えば５００Å以上）被着するとレジストの露
光１ が不可能になる。
本実施例の場合アモルファスシリコン層７０の膜厚は５
０人〜２００人で被着されているが、これはこの種露光
で通常光源として用いる水銀ランプよりの紫外線の波長
に関係して決められている。
０人〜２００人で被着されているが、これはこの種露光
で通常光源として用いる水銀ランプよりの紫外線の波長
に関係して決められている。
第６図は光源が水銀ランプの波長３６５０人のときのア
モルファスシリコン酸の膜厚（人）に対する光透過率（
％）が示されている。核間から理解される如く、アモル
ファスシリコン酸の膜厚が厚くなるにしたがって透過率
が減少し、＃＆アモルファスシリコン膿を通じてのレジ
スト露光はしにくくなり、多くの露光時間が必要となる
。
モルファスシリコン酸の膜厚（人）に対する光透過率（
％）が示されている。核間から理解される如く、アモル
ファスシリコン酸の膜厚が厚くなるにしたがって透過率
が減少し、＃＆アモルファスシリコン膿を通じてのレジ
スト露光はしにくくなり、多くの露光時間が必要となる
。
しかしアモルファスシリコン層７０のＭＩＥが２００Å
以下であれば透過率が３０％以上になり。
以下であれば透過率が３０％以上になり。
この程度であれば該層７０を通じて通常のレジストは５
分以下の露光時間で感光可能である。
分以下の露光時間で感光可能である。
ただし１ｊＦｌｌＩ７０の膜厚は露光時間とのＭＩＥ係
から１５０Å以下が好ましい。
から１５０Å以下が好ましい。
次に第４図と第５図を参照しながら本発明に係る薄膜ト
ランジスタの製造方法を具体的に説明する。
ランジスタの製造方法を具体的に説明する。
第４図（ａ）はガラス基板ｌＯ上にＮｉＣｒからなるゲ
ート電極２０を１０００人程度０膿厚で形成した状態で
ある。このとき面積の広い透明なＮＥＳ、Ａドレイン電
極９０も形成しておく。
ート電極２０を１０００人程度０膿厚で形成した状態で
ある。このとき面積の広い透明なＮＥＳ、Ａドレイン電
極９０も形成しておく。
次いで第４図（ｂｌのように、３０００人程度０躾厚の
二酸化シリコン１１３０と５０人〜２００人の膜厚のア
モルファスシリコン層７０を形成する。
二酸化シリコン１１３０と５０人〜２００人の膜厚のア
モルファスシリコン層７０を形成する。
これば先ず、シランガス（Ｓ ｉ Ｈ４）と亜酸化窒素
（ＮλＯ）の混合雰囲気を用いてプラズマＣｖＤ法によ
り二酸化シリコン膿３０を形成後、この真空状態を破壊
することなくガスを切替えシランガス雰囲気にして連続
的にアモルファスシリコン層７０を形成する。
（ＮλＯ）の混合雰囲気を用いてプラズマＣｖＤ法によ
り二酸化シリコン膿３０を形成後、この真空状態を破壊
することなくガスを切替えシランガス雰囲気にして連続
的にアモルファスシリコン層７０を形成する。
この後ポジレジストを全面に塗布してガラス基板１０側
から紫外線ＵＶを照射する。この紫外線照射でゲート電
極２０の上方のレジスト部分のみが露光されず、他は露
光されるので現像により除去され、ゲート電極２０の直
上のレジスト８０のみ残存する。この状態で第４図ｔｏ
）の如く全面にアルミニウム（Ａｌ）を１００人程０蒸
着して電極材料１００を被着する。そしてレジス）８０
を溶剤で除去すると、レジスト８０上の電極材料はリフ
トオフされ、この後余分な電極材！１１００をバターニ
ングして除去すると第４図（ｄｌに示すようにソース電
極５０とドレイン電極６０およびギャップ部分１１０が
形成される。この際ドレイン電極６０はＮＥＳＡドレイ
ン電極９０に接続されている。そしてソース電極５０．
ドレイン電極６０となる電極材料１００の端縁はセルフ
ァラインであるから正確にゲート電極２０の端縁と整合
している。最後に第４図＋ｅ）に示すようにアモルファ
スシリコン層４０を３０００人〜５０００人被着しパタ
ーンニングして１ｉｌｌｌｌ）ランジスタを完成する。
から紫外線ＵＶを照射する。この紫外線照射でゲート電
極２０の上方のレジスト部分のみが露光されず、他は露
光されるので現像により除去され、ゲート電極２０の直
上のレジスト８０のみ残存する。この状態で第４図ｔｏ
）の如く全面にアルミニウム（Ａｌ）を１００人程０蒸
着して電極材料１００を被着する。そしてレジス）８０
を溶剤で除去すると、レジスト８０上の電極材料はリフ
トオフされ、この後余分な電極材！１１００をバターニ
ングして除去すると第４図（ｄｌに示すようにソース電
極５０とドレイン電極６０およびギャップ部分１１０が
形成される。この際ドレイン電極６０はＮＥＳＡドレイ
ン電極９０に接続されている。そしてソース電極５０．
ドレイン電極６０となる電極材料１００の端縁はセルフ
ァラインであるから正確にゲート電極２０の端縁と整合
している。最後に第４図＋ｅ）に示すようにアモルファ
スシリコン層４０を３０００人〜５０００人被着しパタ
ーンニングして１ｉｌｌｌｌ）ランジスタを完成する。
このトランジスタのアモルファスシリコン層４０は第１
図と逆にソースおよびトレイン電極５０゜６０の上層と
該電極５０．６０の対向間隔内のギャップ部分１１０に
位置する。アモルファスシリコン層４０がソースおよび
トレイン電極５０と６０６ギヤツプ部分１１０を増める
ように位置していると、前述の説明から明らかなように
シリーズ抵抗は存在しないごとになる。またアモルファ
スシリコン層７０は二酸化シリコン膿３０に連続して同
一チャンバ内で形成されるため、チャネルを形成する両
者の界面は汚染されることはなく且つ熱ひずみも生じな
い。
図と逆にソースおよびトレイン電極５０゜６０の上層と
該電極５０．６０の対向間隔内のギャップ部分１１０に
位置する。アモルファスシリコン層４０がソースおよび
トレイン電極５０と６０６ギヤツプ部分１１０を増める
ように位置していると、前述の説明から明らかなように
シリーズ抵抗は存在しないごとになる。またアモルファ
スシリコン層７０は二酸化シリコン膿３０に連続して同
一チャンバ内で形成されるため、チャネルを形成する両
者の界面は汚染されることはなく且つ熱ひずみも生じな
い。
第７図はアモルファスシリコン層７０の膜厚を変化させ
た場合のドレイン電流Ｉ とゲート電圧Ｖ との関係特
性を示した図である。曲線Ａはアモルファスシリコン層
７０を形成しない第２図の従来薄膜トランジスタの特性
１曲線Ｂはアモルファスシリコン層７０が３０人１曲線
Ｃは５０人。
た場合のドレイン電流Ｉ とゲート電圧Ｖ との関係特
性を示した図である。曲線Ａはアモルファスシリコン層
７０を形成しない第２図の従来薄膜トランジスタの特性
１曲線Ｂはアモルファスシリコン層７０が３０人１曲線
Ｃは５０人。
曲線りは１００人１曲線Ｅは１５０人の特性である。こ
の実験においては、ゲート電極２０が１０００人、二酸
化シリコン験３０が、３０００人、アモルファスシリコ
ン）１１４０が３０００人に固定した。 これより明
らかな如く、アモルファスシリコン層７０の膜厚は５０
人〜１５０人のときｌ９−ｖｃＴ 特性が良好である。
の実験においては、ゲート電極２０が１０００人、二酸
化シリコン験３０が、３０００人、アモルファスシリコ
ン）１１４０が３０００人に固定した。 これより明
らかな如く、アモルファスシリコン層７０の膜厚は５０
人〜１５０人のときｌ９−ｖｃＴ 特性が良好である。
４０Ａ以下特に３０人になるとオフ電流が上昇しオン電
流が減少して好：： １ ましくない。また２００人を越えると上
述したようにレジスト露光のｗＩ係で好ましくない。
流が減少して好：： １ ましくない。また２００人を越えると上
述したようにレジスト露光のｗＩ係で好ましくない。
第５図は第４図の各段階の
平面パターンで、（ａ）は第４図Ｔａ）に対応する。１
２０はゲートバスで、各ゲート電極２０はこのバス１２
０に接続する。 第５図（ｂ）は第４図１ｃ）に対応す
る。１１５図（Ｃ１は第４図（ｄ）に対応し、１３０は
各ソース電極５０をつらねるソースバスとして示されて
いる。
２０はゲートバスで、各ゲート電極２０はこのバス１２
０に接続する。 第５図（ｂ）は第４図１ｃ）に対応す
る。１１５図（Ｃ１は第４図（ｄ）に対応し、１３０は
各ソース電極５０をつらねるソースバスとして示されて
いる。
第８図の液晶ディスプレイに対応させてると第５図１２
０および２０は第８図のＧ、第５図の１３０は第８図の
Ｓ、第５図の９０は第８図のＤである。
０および２０は第８図のＧ、第５図の１３０は第８図の
Ｓ、第５図の９０は第８図のＤである。
１１ｍ１１）ランジスタを用いて液晶を駆動する方法は
、マトリクス状に区分された液晶駆動時のクロストーク
を防止する上で有用である。１ｍ１Ｍ）ランジスタのサ
イズは１辺２５０μｍ程度が想定される。そして、１文
字は例えば１６Ｘ１６ドツトで表示される。
、マトリクス状に区分された液晶駆動時のクロストーク
を防止する上で有用である。１ｍ１Ｍ）ランジスタのサ
イズは１辺２５０μｍ程度が想定される。そして、１文
字は例えば１６Ｘ１６ドツトで表示される。
（７）発明の効果
以上の如く本発明によれば、ゲート電極とドレイン電極
間の結合容量が減少して応答特性が改善されると共に、
アそルファス半導体層のシリーズ抵抗がなくなりオン電
流が上昇し、且つ良好なＩＩ−Ｖ６ｒ 特性を示すＩＩ
Ｉ）ランジスタおよびその製造方法の提供が可読になる
。
間の結合容量が減少して応答特性が改善されると共に、
アそルファス半導体層のシリーズ抵抗がなくなりオン電
流が上昇し、且つ良好なＩＩ−Ｖ６ｒ 特性を示すＩＩ
Ｉ）ランジスタおよびその製造方法の提供が可読になる
。
第１図と第２図は従来の躊論トランジスタ素子を説明す
るための断面図、第３図〜第７図は本発明の薄膜トラン
ジスタを説明するための図、第８図は応用例を示す説明
図である。 図中、１０はガラス基板、２０はゲート電極。 ３０は’ｙ’−）ｍＡｔ膿、４０は第２のアモルファス
シリコン層、５０はソース電極、６０はドレイン電極、
７０は第１のアモルファスシリコン層である。 代理人 弁理士 検問 宏四部 算１図 竿２１鳶 第３図 （ａ） （ｂ） ９０ （ｃ） 第７図 ゲート電圧し４（ｖ） 丁ＦＴの”Ｘｏ −Ｖｔｑ ！肖・１・１Ｉ−２ 手続補正書ｒ山発つ 持、；１−庁長官殿 ｌ・ｉ≦１°１・′）ノＺ小 ３）市１１４１づｐ−マ ・１１ｒ゛ビニ（゛）閏侍 特、ｉ’Ｆ＋１暫
（を人ルす「 神奈川県用崎市中原１ズｈｌＩ車１中１
０１５番地（５２２）名誉、ｌ、富士通株式会社 ４ 代 Ｉｌｌ 人 １１−＋Ｉｉ
神’４用県用８山中１ｇ区ト小ｍ中１０１５番地明細書 １、発明の名称 ＩＩＩ）ランジスタとその製造方法 ２、特許請求の範囲 （１１ガラス基板上に、ゲート電極と、該ゲート電極を
被うゲート絶縁論と、該ゲート絶縁膜表面に被着された
第１のアモルファス半導体層と、該第１アモルファス半
導体層表面に被着され且つ前記ゲート電極対向部分に前
記ゲート電極をマスクとして前記ガラス基板側からのレ
ジス）露光とエツチング処理によりギャップが与えられ
て形成されたソース電極およびドレイン電極と、前記ギ
ャップ部分を壇めるように前記ソース電極およびドレイ
ン電極上に被着された第２のアモルファス半導体層とが
少なくとも積層されて構成され、前記第１アモルファス
半導体層がそれ自身を通じて前記レソスト露光の可能な
薄膜にて形成されていることを特徴とした８１１１）ラ
ンジスタ。 （２）前記第１アモルファス半導体層は５０〜２００人
の膜厚、前記第２アモルファス半導体層は５００Å以上
の膜厚にて形成されていることを特徴とする特許請求の
範囲第１項記載のＩＩＩＮランジスタ。 （３）ガラス基板上に、ゲート電極、ゲート絶縁膜。 それ自身を通じてレジスト露光可能な膜厚にて形成され
た第１７毫ルフアス半導体層およびレジストとを順次積
層した状態で該ガラス基板側から該レジストを露光し、
そして該レジストを該ゲート電極上方にのみ残した状態
で電極材料を被着し。 しかる後リフトオフしギヤツブ部を形成して端縁がゲー
ト電極に整合したソース電極およびドレイン電極を形成
し、さらにこれらの電極上に前記ギヤ・ノブ部を埋める
ように第２アモルファス半導体層を被着して薄膜トラン
ジスタを形成することを特徴とした薄膜トランジスタの
製造方法。 （４）前記ゲート絶縁膝上に被着する前記第１アモルフ
ァス半導体層を５０人〜２００人の膜厚とし。 前記第２アモルファス半導体層を５００Å以上の膜厚に
して形成したことを特徴とする特許請求の１
＠囲ｔＡ ３ ｒｉ ａ＋！載０薄１°″″″′。 製造方”・（５）前記ゲート絶縁膜を酸化シリコン、前
記第１アモルファス半導体ｍをアモルファスシリコンで
形成すると共に、これらシリコン膜なプラズマＣＶＤ法
で被着形成したことを特徴とする特許請求の範囲第４項
記載のＩＭ）ランジスタの製造方法。 （６）前記第１アモルファス半導体層を形成する際。 前記ゲート絶縁膜形・成時の真空状態を破壊することな
くガス切替により連続して形成したことを特徴とする特
許請求の範囲第５項記載の１１１１０）ランジスタの製
造方法。 ３、発明の詳細な説明 ＋１＋発明の技術分野 本発明はアモルファス半導体を用いる１ＩＩＯ）ランジ
スタおよびその製造方法に関する。 （２）技術の分野 電界効果型′ｆＩＩＩＩ！トランジスタはガラス板等の
適宜の基板にゲート電檎、グート＃＠縁膿、アモルファ
ス半導体であるアモルファスシリコン層、ソース及びド
レイン電極を被着してなり１例えばマトリクス状に区分
された大型の液晶ディスプレイの駆動素子として注目さ
れている。 第８図はその一例を示し、Ｓはソース電極、Ｇはゲ ト
である。これらはマトリクスの縦線、横線を構成する。 Ｄはドレイン電極で大きな面積を持つ矩形で、（ｂ）に
示すように対向電極ＩＴＯと共に液晶パネルの一対の電
極を構成し、これらの電極の間に液晶が封入される。電
極間間隔りは１０μｍ程膚である。ソース電極Ｓおよび
ゲート電極Ｇを選択するつまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にＦＥＴを構成する１
゛レインＤにソース電圧が加わり、当該ドレインと対向
電極１７０間の液晶の配列が変り、その部分が透過性に
なって白く見える。繊細なｌｌ像を表現するには多数の
微小画素が必要であり、また画面には成る４ア度の大き
さが必要であるからそれを例えばＡ４板としても数１＠
角のチップを用いるＩＣなどから見れば極めて大きなも
のとなり、かかる用途には薄膜トランジスタが適してい
る。 （３）従来技術と問題点 ｍ１ｆｙｔは従来の薄膜トランジスタの断面を示す図で
、１はガラス基板、２はＮｉＣｒ等の金属を用いたゲー
ト電極、３は二酸化シリコン（Ｓ Ｉ Ｏｚ）等のゲー
ト絶縁膜、４はアモルファス半導体（例えばアモルファ
スシリコン）、５と６はソースおよびドレイン電極であ
る。ゲート電極２に電圧を印加して該ゲート電極直下の
アモルファスシリコン層４にチャネルを作り、ソース、
ドレイン５．６間を導通状態にする。このトランジスタ
を作るにはガラス基板１にゲート電極材料を蒸着し。 パターニングしてゲート電極２を作り、その上にＣＶＤ
法により５１０２を成長させ、パターニングしてゲート
絶Ｍ謹３を作り、またその上にＣＶＤ法によりアモルフ
ァスシリコン層４を成長させ。 パターニングして半導体層を作り、その上に電極材料を
蒸着し、パターニングしてソース、ドレイン電極５．６
を作るが、このソース、ドレイン電極に問題がある。即
ち、ソース、ドレイン電極の端縁がゲート電極の端縁の
外方にあるとチャネル（電イ薔積層）ができない部分が
生じてトランジスタはオフのままであり、内方にくると
ソース。 ドレイン電極５．６がゲート電極２とオーバラップする
ため３両者の間の結合容量が増大して応答速度が遅くな
る。従ってソース、ドレイン電極の端縁はゲート電極の
端縁と整合しているのが好ましく、このようにするには
ゲート電極にセルフッアラインさせるのがよいが、アモ
ルファスシリコン層４は不透明であり、且つ１０ Ａ（
アンペア）程度のオン電流を得るには３０００〜５００
０人の膜厚にしなければならないため、ゲート電極は見
えなくなって、セルファラインを行なう適当な方法がな
い。また第１図の構造のトランジスタではアモルファス
シリコン層４がグー）電極２とソースおよびドレイン５
，６の間に位置し、グー［電極２に電圧を印加して生じ
るチャネルはアモルファスシリコン層４のゲート側表面
であるので電流は、電極５または６と層４の厚みを横断
してチャネルの一端へ至り、チャ氷ルを通ってその他ｌ
端へ連する経路でながれるの＝、該厚みが持
つ抵抗がシリーズ抵抗として入り、これによりオン電流
が例えば１０−６Ａ程度と低く抑えられる。 この問題点を解決する方法として本出願人は第２図に示
す構造の１１Ｍトランジスタを提供した。 この薄膜トランジスタ素子はゲート絶Ａ！Ｉａａ上にソ
ース、ドレイン電極５．６を形成し、その上にアモルフ
ァスシリコン層４を形成した構成からなる。また、これ
の製造は、ガラス基板１上にゲート電極２．ゲート絶縁
膜３１図示せぬレジストを順次積層した状態で該ガラス
基板ｌ側から該レジストを露光し、そして該レジストを
ゲート電極２の上方にのみ残した状態で電極材料を被着
し。 しかる後リフトオフして端縁がゲート電極２に整合した
ソース電極５およびドレイン電極を形成し。 さらにこれらの電極間にアモルファスシリコン層４を被
着して行なわれる。 この本出願人による既提案のＩＩＭ）ランジスタによれ
ば、ゲート電極２とソース、ドレイン電極５．６とのオ
ーパラ・ノブがセルファラインにより除去されるので１
両者の間の結合容量が減少し応答速度が改善される。ま
た、アモルファスシリコン層４がゲート絶ＭＭａ上でソ
ースおよびドレイン電極５．６との対向間隔内に位置す
るので、第１図の素子が持つシリーズ抵抗は除去され、
オン電流は１桁程度上昇する。（１０Ａ程度流れる）利
点がある。 しかしながら、第２図の１ｗＭｌ−ランジスタではグー
ト絶縁１１ａ３の形成後、真空チャンバより一旦基板
を取出してソースおよびドレイン電極５．６を形成し、
しかる後アモルファスシリコン層４を形成するため、チ
ャネルを形成するゲート絶＆ｔｌ１３とアモルファスシ
リコン層４との界面がチャンバより出した際にアルカリ
イオン等の不純物で汚染されたり、その温度変化によっ
て熱ひずみが与えられ、良好なドレイン電流−ゲート電
流（Ｉａ ’ｖｈ ＞特性が得られなくなる欠点が
あった。 （４）発明の目的 本発明は上記従来の問題点を解決し、ゲート電極とドレ
イン電極間の結合容量を減少させて応答特性を改善する
と共に、アモルファス半導体層のシリーズ抵抗をなくし
てオン電流を上昇させ、且つ良好なＩＩ−Ｖｌ 特性を
示す薄膜トランジスタおよびその製造方法を提供するに
ある。 （５）発明の構成 本発明はこの目的を達成するため、ガラス基板上に、ゲ
ート電極と、ｕｉゲグー電極を被うゲート絶縁膜と、該
ゲート絶縁膜表面に被着された第１ノアモルファス半導
体層と、ａｌｌアモルファス半導体層表面に被着され且
つ前記ゲート電極対向部分に前記ゲート電極をマスクと
して前記ガラス基板側からのレジスト露光とエンチング
処理によリポ中ツブが与えられて形成されたソース電極
およびドレイン電極と、前記ギャップ部分を埋めるよう
に前記ソース電極およびドレイン電極上に被着された第
２のアモルファス半導体層とが少なくとも積層されて構
成され、前記第１アモルファス半導体層がそれ自身を通
じて前記レジスト露光の可能な１１Ｍにて形成されてい
ることを特徴としたｍ膜トランジスタを提供したもので
ある。また。 ガラス基板上に、ゲート電極、ゲート絶縁膜、それ自身
を通じてレジスト露光可能な膜厚にて形成された第１ア
モルファス半導体層およびレジストとを順次積層した状
態で該ガラス基板側から該レジストを露光し、そして該
レジストを該ゲート電極上方にのみ残した状態で電極材
料を被着し、しかる後リフトオフしギャップ部を形成し
て端縁がゲート電極に整合したソース電極およびドレイ
ン電極を形成し、さらにこれらの電極上に前記ギャップ
部を埋めるように第２アモルファス半導体層を１１して
１１膿トランジスタを形成することを特徴とした薄膜ト
ランジスタの製造方法を提供したものである。 （６）発明の実施例 第３図は本発明に係る薄膜トランジスタの断面図、第４
図と第５図は第３図のＩ膿トランジスタを製造する各工
程を説明するための断面図と平面図である。 これらの図において、１０はガラス基板、２０はゲート
電極、３０はゲート絶ｈ＆腺である二酸化シリコン腫、
４０は讐モルファス半導体である第２ア毫ルフアスシリ
コン層、５０はソース電極。 ６０はドレイン電極、７０はアモルファス半導体である
第１アモルファスシリコン層、８０はポジレジストであ
る。 第３図に示されるように１本発明に係る薄膜トランジス
タは二酸化シリコン１１３００表面上に第１のアモルフ
ァスシリコン層７０が形成され、その上にソースとドレ
イン電極５０．６０および第２のアモルファスシリコン
層４０が積層形成されている点で第２図の従来薄膜トラ
ンジスタと構成が興なっている。 この際、アモルファスシリコン層７０はＩ［を極めて薄
くして形成されており、この膜厚はセルフアライメント
方式でガラス基板１０の背面より該アモルファスシリコ
ン層７０を通じてそのうえに形成されるパターン形成用
レジストを紫外線露光可能な厚さに設定されている。即
ち、アモルファスシリコン膜は光吸収係数が大きいため
厚く （例えば５００Å以上）被着するとレジストの露
光が不可能になる。 本実施例の場合アモルファスシリコン層７０の膜厚は５
０人〜２００人で被着されているが、これはこの櫨露光
で通常光源として用いる水銀ランプよりの紫外線の波長
に関係して決められている。 第６図は光源が水銀ランプのピーク波長３６５０人のと
きのアモルファスシリコン層の膜厚（人）に対する光透
過率（％）が示されている。核間から理解される如く、
アモルファスシリコン層の膜厚が厚くなるにしたがって
透過率が減少し、該アモルファスシリコン層を通じての
レジスト露光はしにくくなり、多くの露光時間が必要と
なる。 しかしアモルファスシリコン層７０の膜厚が２００Å以
下であれば透過率が３０％以上になり。 この程度であれば該層７０を通じて通常のレジストは５
分以下の露光時間で感光可能である。 ただし、該層７０の膜厚は露光時間との関係から１５０
Ａ以下が好ましい。 次に第４図と第５図を参照しながら本発明に係る薄膜ト
ランジスタの製造方法を具体的に説明する。 第４図（ａ）はガラス基板１０上にＮ ｉ Ｃｒからな
るゲート電極２０を１０００人程度０膿厚で形成した状
態である。このとき面積の広い透明なＮＥＳＡドレイン
電極９０も形成しておく。 次いで１４図（ｂｌのように、３０００人程度０膣厚の
二酸化シリコン１１１３０と５０人〜２００人の膜厚の
アモルファスシリコン層７０を形成スる。 これは先ず、シランガス（ＳｉＨ４）と亜酸化窒素（Ｎ
ｚＣ１）の混合雰囲気を用いてプラズマＣｖＤ法により
二酸化シリコン膿３０を形成後、この真空状態を破壊す
ることなくガスを切替えシランガス雰囲気にして連続的
にアモルファスシリコン層７０を形成する。 この後ポジレジストを全面に塗布してガラス基板１０側
から紫外線ＵＶを照射する。この紫外線照射でゲート電
極２０の上方のレジスト、部分のみが露光されず、他は
露光されるので現像により除去され、ゲート電極２０の
直上のレジスト８０のみ残存する。この状態で第４図（
Ｃ）の如く全面にアルミニウム（ＡＪ）を２０００人程
度蒸着して電極材料ｌＯＯを被着する。そしてレジス）
８０を溶剤で除去すると、レジスト８０上の電極材料は
リフトオフされ、この後余分な電極材料１００をパター
ニングして除去すると第４図Ｔｄ＋に示すようにソース
電極５０とドレイン電極６０およびギャップ部分１１０
が形成される。この際ドレイン電極６０はＮＥＳＡドレ
イン電極９０に接続されている。そしてソース電極５０
．ドレイン電極６０となる電極材料１００の端縁はセル
ファラインされているから正確にゲート電極２０の端縁
と整合している。最後に第４図（ｅ）に示すようにアモ
ルファスシリコン層４０を３０００人〜５０００人被着
しパターニングして薄膜トランジスタを完成する。この
トランジスタのアモルファスシリコン層４０は第１図と
逆にソースおよびトレイン電極５０．６０の上層と該電
極５０．６０の対向間隔内のギャップ部分１１０に位置
する。アモルファスシリコン層４０がソースおよびトレ
イン電極５０と６０のギャップ部分１１０を埋めるよう
に位１ 置していると、前述の説明から明らか
なようにシリーズ抵抗は存在しないことになる。またア
モルファスシリコン層７０は二酸化シリコン膜３０に連
続して同一チャンバ内で形成されるため、チャネルを形
成する両者の界面は汚染されることはなく且つ熱ひずみ
も生じない。 第７図はアモルファスシリコン層７０の膜厚を変化させ
た場合のドレイン電流１． とゲート電圧ｖＣＣとの
関係特性を示した図である。曲線Ａはアモルファスシリ
コン層７０を形成しない第２図の従来薄膜トランジスタ
の特性１曲線Ｂはアモルファスシリコン層７０が３０人
９曲線Ｃは５０人。 曲線りは１００人９曲線Ｅは１５０人の特性である。こ
の実験においては、ゲート電極２０が１０００人、二酸
化シリコン膿３０が３０００人、アモルファスシリコン
層４０が３０００人に固定した。 これより明らかな
如く、アモルファスシリコン層７０の膜厚は５０人〜１
５０人のときＩｓ−■キ 特性が良好である。４０Å以
下特に３０人になるとオフ電流が上昇しオン電流が減少
して好ましくない。また２００人を越えると上述したよ
うにレジスト露光の関係で好ましくない。 第５図は第４図の各段階の平面パターンで、（ａ）は第
４図＋ａｌに対応する。１２０はゲートパスで、。 各ゲート電極２０はこのバス１２０に接続する。 第５図（ｂ）は第４図ｔｃ＞に対応する。第５図（Ｃ）
は第４図（ｄｌに対応し、１３０は各ソース電極５０を
つらねるソースバスとして示されている。 第８図の液晶ディスプレイに対応させてると第５図１２
０および２０は第８図のＧ、第５図の１３０は第８図の
Ｓ、第５図の９０は第８図のＤである。 １ＩＩｌｌ１１トランジスタを用いて液晶を駆動する方
法は、マトリクス状に区分された液晶駆動時のクロスト
ークを防止する上で有用である。薄膜トランジスタのサ
イズは１辺２５０μｍ程度が想定される。そして、１文
字は例えば１６Ｘ１６ドツトで表示される。 （７）発明の効果 以上の如く本発明によれば、ゲート電極とドレイン電極
間の結合容量が減少して応答特性が改善されると共に、
アモルファス半導体層のシリーズ抵抗がなくなりオン電
流が上昇し、且つ良好なｌｏ−Ｖ＊ 特性を示す１ｌｌ
ｉ）ランジスタおよびその製造方法の提供が可能になる
。 ４、図面の簡単な説明 第１図と第２図は従来の薄膜トランジスタ素子を説明す
るための断面図、第３図〜第７図は本発明の薄膜トラン
ジスタを説明するための図、第８図は応用例を示す説明
図である。 図中、１０はガラス基板、２０はゲート電極。 ３０はゲート絶縁膜、４０は第２のアモルファスシリコ
ン層、５０はソース１．電極、６０はドレイン１１４１
．７０は第１のアモルファスシリコン層である。 代理人 弁理士 検問 宏四部°２′１ ’−’ｌ）、４ｊ −２Ｃパ ・ぜ （」慎・
るための断面図、第３図〜第７図は本発明の薄膜トラン
ジスタを説明するための図、第８図は応用例を示す説明
図である。 図中、１０はガラス基板、２０はゲート電極。 ３０は’ｙ’−）ｍＡｔ膿、４０は第２のアモルファス
シリコン層、５０はソース電極、６０はドレイン電極、
７０は第１のアモルファスシリコン層である。 代理人 弁理士 検問 宏四部 算１図 竿２１鳶 第３図 （ａ） （ｂ） ９０ （ｃ） 第７図 ゲート電圧し４（ｖ） 丁ＦＴの”Ｘｏ −Ｖｔｑ ！肖・１・１Ｉ−２ 手続補正書ｒ山発つ 持、；１−庁長官殿 ｌ・ｉ≦１°１・′）ノＺ小 ３）市１１４１づｐ−マ ・１１ｒ゛ビニ（゛）閏侍 特、ｉ’Ｆ＋１暫
（を人ルす「 神奈川県用崎市中原１ズｈｌＩ車１中１
０１５番地（５２２）名誉、ｌ、富士通株式会社 ４ 代 Ｉｌｌ 人 １１−＋Ｉｉ
神’４用県用８山中１ｇ区ト小ｍ中１０１５番地明細書 １、発明の名称 ＩＩＩ）ランジスタとその製造方法 ２、特許請求の範囲 （１１ガラス基板上に、ゲート電極と、該ゲート電極を
被うゲート絶縁論と、該ゲート絶縁膜表面に被着された
第１のアモルファス半導体層と、該第１アモルファス半
導体層表面に被着され且つ前記ゲート電極対向部分に前
記ゲート電極をマスクとして前記ガラス基板側からのレ
ジス）露光とエツチング処理によりギャップが与えられ
て形成されたソース電極およびドレイン電極と、前記ギ
ャップ部分を壇めるように前記ソース電極およびドレイ
ン電極上に被着された第２のアモルファス半導体層とが
少なくとも積層されて構成され、前記第１アモルファス
半導体層がそれ自身を通じて前記レソスト露光の可能な
薄膜にて形成されていることを特徴とした８１１１）ラ
ンジスタ。 （２）前記第１アモルファス半導体層は５０〜２００人
の膜厚、前記第２アモルファス半導体層は５００Å以上
の膜厚にて形成されていることを特徴とする特許請求の
範囲第１項記載のＩＩＩＮランジスタ。 （３）ガラス基板上に、ゲート電極、ゲート絶縁膜。 それ自身を通じてレジスト露光可能な膜厚にて形成され
た第１７毫ルフアス半導体層およびレジストとを順次積
層した状態で該ガラス基板側から該レジストを露光し、
そして該レジストを該ゲート電極上方にのみ残した状態
で電極材料を被着し。 しかる後リフトオフしギヤツブ部を形成して端縁がゲー
ト電極に整合したソース電極およびドレイン電極を形成
し、さらにこれらの電極上に前記ギヤ・ノブ部を埋める
ように第２アモルファス半導体層を被着して薄膜トラン
ジスタを形成することを特徴とした薄膜トランジスタの
製造方法。 （４）前記ゲート絶縁膝上に被着する前記第１アモルフ
ァス半導体層を５０人〜２００人の膜厚とし。 前記第２アモルファス半導体層を５００Å以上の膜厚に
して形成したことを特徴とする特許請求の１
＠囲ｔＡ ３ ｒｉ ａ＋！載０薄１°″″″′。 製造方”・（５）前記ゲート絶縁膜を酸化シリコン、前
記第１アモルファス半導体ｍをアモルファスシリコンで
形成すると共に、これらシリコン膜なプラズマＣＶＤ法
で被着形成したことを特徴とする特許請求の範囲第４項
記載のＩＭ）ランジスタの製造方法。 （６）前記第１アモルファス半導体層を形成する際。 前記ゲート絶縁膜形・成時の真空状態を破壊することな
くガス切替により連続して形成したことを特徴とする特
許請求の範囲第５項記載の１１１１０）ランジスタの製
造方法。 ３、発明の詳細な説明 ＋１＋発明の技術分野 本発明はアモルファス半導体を用いる１ＩＩＯ）ランジ
スタおよびその製造方法に関する。 （２）技術の分野 電界効果型′ｆＩＩＩＩ！トランジスタはガラス板等の
適宜の基板にゲート電檎、グート＃＠縁膿、アモルファ
ス半導体であるアモルファスシリコン層、ソース及びド
レイン電極を被着してなり１例えばマトリクス状に区分
された大型の液晶ディスプレイの駆動素子として注目さ
れている。 第８図はその一例を示し、Ｓはソース電極、Ｇはゲ ト
である。これらはマトリクスの縦線、横線を構成する。 Ｄはドレイン電極で大きな面積を持つ矩形で、（ｂ）に
示すように対向電極ＩＴＯと共に液晶パネルの一対の電
極を構成し、これらの電極の間に液晶が封入される。電
極間間隔りは１０μｍ程膚である。ソース電極Ｓおよび
ゲート電極Ｇを選択するつまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にＦＥＴを構成する１
゛レインＤにソース電圧が加わり、当該ドレインと対向
電極１７０間の液晶の配列が変り、その部分が透過性に
なって白く見える。繊細なｌｌ像を表現するには多数の
微小画素が必要であり、また画面には成る４ア度の大き
さが必要であるからそれを例えばＡ４板としても数１＠
角のチップを用いるＩＣなどから見れば極めて大きなも
のとなり、かかる用途には薄膜トランジスタが適してい
る。 （３）従来技術と問題点 ｍ１ｆｙｔは従来の薄膜トランジスタの断面を示す図で
、１はガラス基板、２はＮｉＣｒ等の金属を用いたゲー
ト電極、３は二酸化シリコン（Ｓ Ｉ Ｏｚ）等のゲー
ト絶縁膜、４はアモルファス半導体（例えばアモルファ
スシリコン）、５と６はソースおよびドレイン電極であ
る。ゲート電極２に電圧を印加して該ゲート電極直下の
アモルファスシリコン層４にチャネルを作り、ソース、
ドレイン５．６間を導通状態にする。このトランジスタ
を作るにはガラス基板１にゲート電極材料を蒸着し。 パターニングしてゲート電極２を作り、その上にＣＶＤ
法により５１０２を成長させ、パターニングしてゲート
絶Ｍ謹３を作り、またその上にＣＶＤ法によりアモルフ
ァスシリコン層４を成長させ。 パターニングして半導体層を作り、その上に電極材料を
蒸着し、パターニングしてソース、ドレイン電極５．６
を作るが、このソース、ドレイン電極に問題がある。即
ち、ソース、ドレイン電極の端縁がゲート電極の端縁の
外方にあるとチャネル（電イ薔積層）ができない部分が
生じてトランジスタはオフのままであり、内方にくると
ソース。 ドレイン電極５．６がゲート電極２とオーバラップする
ため３両者の間の結合容量が増大して応答速度が遅くな
る。従ってソース、ドレイン電極の端縁はゲート電極の
端縁と整合しているのが好ましく、このようにするには
ゲート電極にセルフッアラインさせるのがよいが、アモ
ルファスシリコン層４は不透明であり、且つ１０ Ａ（
アンペア）程度のオン電流を得るには３０００〜５００
０人の膜厚にしなければならないため、ゲート電極は見
えなくなって、セルファラインを行なう適当な方法がな
い。また第１図の構造のトランジスタではアモルファス
シリコン層４がグー）電極２とソースおよびドレイン５
，６の間に位置し、グー［電極２に電圧を印加して生じ
るチャネルはアモルファスシリコン層４のゲート側表面
であるので電流は、電極５または６と層４の厚みを横断
してチャネルの一端へ至り、チャ氷ルを通ってその他ｌ
端へ連する経路でながれるの＝、該厚みが持
つ抵抗がシリーズ抵抗として入り、これによりオン電流
が例えば１０−６Ａ程度と低く抑えられる。 この問題点を解決する方法として本出願人は第２図に示
す構造の１１Ｍトランジスタを提供した。 この薄膜トランジスタ素子はゲート絶Ａ！Ｉａａ上にソ
ース、ドレイン電極５．６を形成し、その上にアモルフ
ァスシリコン層４を形成した構成からなる。また、これ
の製造は、ガラス基板１上にゲート電極２．ゲート絶縁
膜３１図示せぬレジストを順次積層した状態で該ガラス
基板ｌ側から該レジストを露光し、そして該レジストを
ゲート電極２の上方にのみ残した状態で電極材料を被着
し。 しかる後リフトオフして端縁がゲート電極２に整合した
ソース電極５およびドレイン電極を形成し。 さらにこれらの電極間にアモルファスシリコン層４を被
着して行なわれる。 この本出願人による既提案のＩＩＭ）ランジスタによれ
ば、ゲート電極２とソース、ドレイン電極５．６とのオ
ーパラ・ノブがセルファラインにより除去されるので１
両者の間の結合容量が減少し応答速度が改善される。ま
た、アモルファスシリコン層４がゲート絶ＭＭａ上でソ
ースおよびドレイン電極５．６との対向間隔内に位置す
るので、第１図の素子が持つシリーズ抵抗は除去され、
オン電流は１桁程度上昇する。（１０Ａ程度流れる）利
点がある。 しかしながら、第２図の１ｗＭｌ−ランジスタではグー
ト絶縁１１ａ３の形成後、真空チャンバより一旦基板
を取出してソースおよびドレイン電極５．６を形成し、
しかる後アモルファスシリコン層４を形成するため、チ
ャネルを形成するゲート絶＆ｔｌ１３とアモルファスシ
リコン層４との界面がチャンバより出した際にアルカリ
イオン等の不純物で汚染されたり、その温度変化によっ
て熱ひずみが与えられ、良好なドレイン電流−ゲート電
流（Ｉａ ’ｖｈ ＞特性が得られなくなる欠点が
あった。 （４）発明の目的 本発明は上記従来の問題点を解決し、ゲート電極とドレ
イン電極間の結合容量を減少させて応答特性を改善する
と共に、アモルファス半導体層のシリーズ抵抗をなくし
てオン電流を上昇させ、且つ良好なＩＩ−Ｖｌ 特性を
示す薄膜トランジスタおよびその製造方法を提供するに
ある。 （５）発明の構成 本発明はこの目的を達成するため、ガラス基板上に、ゲ
ート電極と、ｕｉゲグー電極を被うゲート絶縁膜と、該
ゲート絶縁膜表面に被着された第１ノアモルファス半導
体層と、ａｌｌアモルファス半導体層表面に被着され且
つ前記ゲート電極対向部分に前記ゲート電極をマスクと
して前記ガラス基板側からのレジスト露光とエンチング
処理によリポ中ツブが与えられて形成されたソース電極
およびドレイン電極と、前記ギャップ部分を埋めるよう
に前記ソース電極およびドレイン電極上に被着された第
２のアモルファス半導体層とが少なくとも積層されて構
成され、前記第１アモルファス半導体層がそれ自身を通
じて前記レジスト露光の可能な１１Ｍにて形成されてい
ることを特徴としたｍ膜トランジスタを提供したもので
ある。また。 ガラス基板上に、ゲート電極、ゲート絶縁膜、それ自身
を通じてレジスト露光可能な膜厚にて形成された第１ア
モルファス半導体層およびレジストとを順次積層した状
態で該ガラス基板側から該レジストを露光し、そして該
レジストを該ゲート電極上方にのみ残した状態で電極材
料を被着し、しかる後リフトオフしギャップ部を形成し
て端縁がゲート電極に整合したソース電極およびドレイ
ン電極を形成し、さらにこれらの電極上に前記ギャップ
部を埋めるように第２アモルファス半導体層を１１して
１１膿トランジスタを形成することを特徴とした薄膜ト
ランジスタの製造方法を提供したものである。 （６）発明の実施例 第３図は本発明に係る薄膜トランジスタの断面図、第４
図と第５図は第３図のＩ膿トランジスタを製造する各工
程を説明するための断面図と平面図である。 これらの図において、１０はガラス基板、２０はゲート
電極、３０はゲート絶ｈ＆腺である二酸化シリコン腫、
４０は讐モルファス半導体である第２ア毫ルフアスシリ
コン層、５０はソース電極。 ６０はドレイン電極、７０はアモルファス半導体である
第１アモルファスシリコン層、８０はポジレジストであ
る。 第３図に示されるように１本発明に係る薄膜トランジス
タは二酸化シリコン１１３００表面上に第１のアモルフ
ァスシリコン層７０が形成され、その上にソースとドレ
イン電極５０．６０および第２のアモルファスシリコン
層４０が積層形成されている点で第２図の従来薄膜トラ
ンジスタと構成が興なっている。 この際、アモルファスシリコン層７０はＩ［を極めて薄
くして形成されており、この膜厚はセルフアライメント
方式でガラス基板１０の背面より該アモルファスシリコ
ン層７０を通じてそのうえに形成されるパターン形成用
レジストを紫外線露光可能な厚さに設定されている。即
ち、アモルファスシリコン膜は光吸収係数が大きいため
厚く （例えば５００Å以上）被着するとレジストの露
光が不可能になる。 本実施例の場合アモルファスシリコン層７０の膜厚は５
０人〜２００人で被着されているが、これはこの櫨露光
で通常光源として用いる水銀ランプよりの紫外線の波長
に関係して決められている。 第６図は光源が水銀ランプのピーク波長３６５０人のと
きのアモルファスシリコン層の膜厚（人）に対する光透
過率（％）が示されている。核間から理解される如く、
アモルファスシリコン層の膜厚が厚くなるにしたがって
透過率が減少し、該アモルファスシリコン層を通じての
レジスト露光はしにくくなり、多くの露光時間が必要と
なる。 しかしアモルファスシリコン層７０の膜厚が２００Å以
下であれば透過率が３０％以上になり。 この程度であれば該層７０を通じて通常のレジストは５
分以下の露光時間で感光可能である。 ただし、該層７０の膜厚は露光時間との関係から１５０
Ａ以下が好ましい。 次に第４図と第５図を参照しながら本発明に係る薄膜ト
ランジスタの製造方法を具体的に説明する。 第４図（ａ）はガラス基板１０上にＮ ｉ Ｃｒからな
るゲート電極２０を１０００人程度０膿厚で形成した状
態である。このとき面積の広い透明なＮＥＳＡドレイン
電極９０も形成しておく。 次いで１４図（ｂｌのように、３０００人程度０膣厚の
二酸化シリコン１１１３０と５０人〜２００人の膜厚の
アモルファスシリコン層７０を形成スる。 これは先ず、シランガス（ＳｉＨ４）と亜酸化窒素（Ｎ
ｚＣ１）の混合雰囲気を用いてプラズマＣｖＤ法により
二酸化シリコン膿３０を形成後、この真空状態を破壊す
ることなくガスを切替えシランガス雰囲気にして連続的
にアモルファスシリコン層７０を形成する。 この後ポジレジストを全面に塗布してガラス基板１０側
から紫外線ＵＶを照射する。この紫外線照射でゲート電
極２０の上方のレジスト、部分のみが露光されず、他は
露光されるので現像により除去され、ゲート電極２０の
直上のレジスト８０のみ残存する。この状態で第４図（
Ｃ）の如く全面にアルミニウム（ＡＪ）を２０００人程
度蒸着して電極材料ｌＯＯを被着する。そしてレジス）
８０を溶剤で除去すると、レジスト８０上の電極材料は
リフトオフされ、この後余分な電極材料１００をパター
ニングして除去すると第４図Ｔｄ＋に示すようにソース
電極５０とドレイン電極６０およびギャップ部分１１０
が形成される。この際ドレイン電極６０はＮＥＳＡドレ
イン電極９０に接続されている。そしてソース電極５０
．ドレイン電極６０となる電極材料１００の端縁はセル
ファラインされているから正確にゲート電極２０の端縁
と整合している。最後に第４図（ｅ）に示すようにアモ
ルファスシリコン層４０を３０００人〜５０００人被着
しパターニングして薄膜トランジスタを完成する。この
トランジスタのアモルファスシリコン層４０は第１図と
逆にソースおよびトレイン電極５０．６０の上層と該電
極５０．６０の対向間隔内のギャップ部分１１０に位置
する。アモルファスシリコン層４０がソースおよびトレ
イン電極５０と６０のギャップ部分１１０を埋めるよう
に位１ 置していると、前述の説明から明らか
なようにシリーズ抵抗は存在しないことになる。またア
モルファスシリコン層７０は二酸化シリコン膜３０に連
続して同一チャンバ内で形成されるため、チャネルを形
成する両者の界面は汚染されることはなく且つ熱ひずみ
も生じない。 第７図はアモルファスシリコン層７０の膜厚を変化させ
た場合のドレイン電流１． とゲート電圧ｖＣＣとの
関係特性を示した図である。曲線Ａはアモルファスシリ
コン層７０を形成しない第２図の従来薄膜トランジスタ
の特性１曲線Ｂはアモルファスシリコン層７０が３０人
９曲線Ｃは５０人。 曲線りは１００人９曲線Ｅは１５０人の特性である。こ
の実験においては、ゲート電極２０が１０００人、二酸
化シリコン膿３０が３０００人、アモルファスシリコン
層４０が３０００人に固定した。 これより明らかな
如く、アモルファスシリコン層７０の膜厚は５０人〜１
５０人のときＩｓ−■キ 特性が良好である。４０Å以
下特に３０人になるとオフ電流が上昇しオン電流が減少
して好ましくない。また２００人を越えると上述したよ
うにレジスト露光の関係で好ましくない。 第５図は第４図の各段階の平面パターンで、（ａ）は第
４図＋ａｌに対応する。１２０はゲートパスで、。 各ゲート電極２０はこのバス１２０に接続する。 第５図（ｂ）は第４図ｔｃ＞に対応する。第５図（Ｃ）
は第４図（ｄｌに対応し、１３０は各ソース電極５０を
つらねるソースバスとして示されている。 第８図の液晶ディスプレイに対応させてると第５図１２
０および２０は第８図のＧ、第５図の１３０は第８図の
Ｓ、第５図の９０は第８図のＤである。 １ＩＩｌｌ１１トランジスタを用いて液晶を駆動する方
法は、マトリクス状に区分された液晶駆動時のクロスト
ークを防止する上で有用である。薄膜トランジスタのサ
イズは１辺２５０μｍ程度が想定される。そして、１文
字は例えば１６Ｘ１６ドツトで表示される。 （７）発明の効果 以上の如く本発明によれば、ゲート電極とドレイン電極
間の結合容量が減少して応答特性が改善されると共に、
アモルファス半導体層のシリーズ抵抗がなくなりオン電
流が上昇し、且つ良好なｌｏ−Ｖ＊ 特性を示す１ｌｌ
ｉ）ランジスタおよびその製造方法の提供が可能になる
。 ４、図面の簡単な説明 第１図と第２図は従来の薄膜トランジスタ素子を説明す
るための断面図、第３図〜第７図は本発明の薄膜トラン
ジスタを説明するための図、第８図は応用例を示す説明
図である。 図中、１０はガラス基板、２０はゲート電極。 ３０はゲート絶縁膜、４０は第２のアモルファスシリコ
ン層、５０はソース１．電極、６０はドレイン１１４１
．７０は第１のアモルファスシリコン層である。 代理人 弁理士 検問 宏四部°２′１ ’−’ｌ）、４ｊ −２Ｃパ ・ぜ （」慎・
Claims (6)
- （１）ガラス基板上に、ゲート電極と、該ゲート電極を
被うゲート絶縁膜と、該ゲート絶縁膜表面に被着された
第１のアモルファス半導体層と、該第１アモルファス半
導体層表面に被着され且つ前記ゲート電極対向部分に前
記ゲート電極をマスクとして前記ガラス基板側からのレ
ジスト露光とエツチング処理によりギャップが与えられ
て形成されたソース電極およびドレイン電極と、前記ギ
中ツブ部分を埋めるように前記ソース電極およびドレイ
ン電極上に被着された第２のアモルファス半導体層とが
少なくと積層されて構成され、前記第１アモルファス半
導体層がそれ自身を通じて前記レジスト露先の可能な薄
膜にて形成されていることを特徴とした薄膜トランジス
タ。 - （２）前記第１アモルファス半導体層は５０〜２００人
の膜厚、前記第２アモルファス半導体層は３０００人〜
５０００人の膜厚にて形成されていることを特徴とする
特許請求の範囲第１項記載の薄膜トランジスタ。 - （３）ガラス基板上に、ゲート電極、ゲート絶縁膜。 それ自身を通じてレジスト露光可能な薄膜にて形成され
た第１アモルファス半導体層びレジストとを順次横脚し
た状態で該ガラス基板側がら該レジストを露光し、そし
て該レジストを該ゲート電極上方にのみ残した状態で電
極材料を被着し、しかる後リフトオフしギャップ部を形
成して端縁がゲ二ト電極に整合したソース電極およびド
レイン電極を形成し、さらにこれ電極上に前記ギャップ
部を埋めるように第２アモルファス半導体層を被着して
１１１１１）ランジスタを形成することを特徴とした躊
膿トランジスタの製造方法。 - （４）前記ゲート絶縁Ｉ１１＋に被着する前記第１アモ
ルファス半導体層を５０人〜１５０人の膜厚とし・。 前記第２アモルファス半゛導体層をａｏｏｏ人〜５００
０人の膜厚にして形成したことを特徴とする特許請求の
範囲第３項記載の薄膜トランジスタの製造方法。 - （５）前記ゲート絶縁膜を酸化シリコン、前記第１アモ
ルファス半導体層をアモルファスシリコンで形成すると
共に、これらシリコン膿をプラズマＣＶＤ法で被着形成
したことを特徴とする特許請求の範囲第４項記載の薄膜
トランジスタの製造方法。 - （６）前記第１アモルファス半導体層を形成する際。 前記ゲート絶＃＆膿形成時の真空状態を破壊することな
くガス切替により連続して形成したことを特徴とする特
許請求の範囲第５項記載の薄膜トランジスタの製造方法
。
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