JPS5927574A - セルフアライメント形薄膜トランジスタの製造方法 - Google Patents
セルフアライメント形薄膜トランジスタの製造方法Info
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- JPS5927574A JPS5927574A JP57135084A JP13508482A JPS5927574A JP S5927574 A JPS5927574 A JP S5927574A JP 57135084 A JP57135084 A JP 57135084A JP 13508482 A JP13508482 A JP 13508482A JP S5927574 A JPS5927574 A JP S5927574A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩ 発明の技術分野
本発明ｖｊアモルファス半導体を用いた薄膜トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
（２）技術の背景
電界効果型薄膜トランジス″５１ｖよガラス板畳の適宜
の基板にゲート電極、ゲート絶縁膜、半導体層であるア
モルファスシリコン層、ソース及びドレイン電極を破着
してなり、例えばマトリクス状に区分さり、た大型の液
晶ディスプレイの駆動累子として注目されている。
の基板にゲート電極、ゲート絶縁膜、半導体層であるア
モルファスシリコン層、ソース及びドレイン電極を破着
してなり、例えばマトリクス状に区分さり、た大型の液
晶ディスプレイの駆動累子として注目されている。
第１図はその一例を示したものであ、り、ｉｔ；ｔソー
ス電極、２はゲート′Ｉｆ、極である。、これらはマト
リクスの縦線、横線を構成する。、３ｉ１ニドレイン「
電極で大きな面積を持つ矩形でｂ図の断面図に示すよう
に対向電極４と共に液晶パネルの一対の電極を構成し、
これらの電極の間に液晶５が封入される。電極間間隔し
は１０μ＋ｎ程度である。ソース屯極１及びゲート電極
２を選択し電ＩＥを印加すると、それらの選択ソース、
ゲート電極と共にＴＰＴ（薄膜トランジスタ）を構成す
るドレイン電極３にソース電圧が加わり、当該ドレイン
１ハ１極と対向電極４との間の液晶の配列がｆＤ、その
部分が透過性になって白く見える。繊細カ画像を表現す
るには多数の微小画素が必要であり、′ゴた画面にはあ
る程度の大きさが必要であるから、それを例えばＡ４版
としても数朋角のチップを用いるＩＣなどから見れば極
めて大きなものと分り、かかる用途には薄膜トランジス
タが適している。
ス電極、２はゲート′Ｉｆ、極である。、これらはマト
リクスの縦線、横線を構成する。、３ｉ１ニドレイン「
電極で大きな面積を持つ矩形でｂ図の断面図に示すよう
に対向電極４と共に液晶パネルの一対の電極を構成し、
これらの電極の間に液晶５が封入される。電極間間隔し
は１０μ＋ｎ程度である。ソース屯極１及びゲート電極
２を選択し電ＩＥを印加すると、それらの選択ソース、
ゲート電極と共にＴＰＴ（薄膜トランジスタ）を構成す
るドレイン電極３にソース電圧が加わり、当該ドレイン
１ハ１極と対向電極４との間の液晶の配列がｆＤ、その
部分が透過性になって白く見える。繊細カ画像を表現す
るには多数の微小画素が必要であり、′ゴた画面にはあ
る程度の大きさが必要であるから、それを例えばＡ４版
としても数朋角のチップを用いるＩＣなどから見れば極
めて大きなものと分り、かかる用途には薄膜トランジス
タが適している。
（３）従来技術と問題点
従来−、アモルファスシリコンを用いた薄膜トランジス
タの製造方法には第２図及び第３図に示した２つの方法
がある。
タの製造方法には第２図及び第３図に示した２つの方法
がある。
ゲート電極７を作り、その上に７°ラズマＣＶＤ法によ
り ８１０．を成長させ、ゲート絶縁膜８とし７、また
その上にプラズマＣＶＤ法によりアモルファスシリコン
層を成長させ、パターニングして半導体層９を作る。次
いでｂ図の如く半導体層９の上にポジ型レジスト１ｏを
塗布し、これをホトマスク１１を用いて露光、現像し、
次いでｃｌヌ１の如く電極月料を蒸着したのち、リフト
オンしてソース電極１２とドレイン電極１３どを作Ｖ最
後に（１図の如くパッシベーション膜１４ｆ形成する。
り ８１０．を成長させ、ゲート絶縁膜８とし７、また
その上にプラズマＣＶＤ法によりアモルファスシリコン
層を成長させ、パターニングして半導体層９を作る。次
いでｂ図の如く半導体層９の上にポジ型レジスト１ｏを
塗布し、これをホトマスク１１を用いて露光、現像し、
次いでｃｌヌ１の如く電極月料を蒸着したのち、リフト
オンしてソース電極１２とドレイン電極１３どを作Ｖ最
後に（１図の如くパッシベーション膜１４ｆ形成する。
次に第３図に示す方／ｉ１２は、先ずａ図の如くカラ・
ス基板６にゲート′Ｆ１！ｊｌ＠相料を蒸着し、バター
ニングしてゲート電極７を形成し、その上にプラズマＣ
ＶＤ法により ８１０．を成長ζせ、ゲート絶縁膜８と
−Ｊ−る。その上１’１ｍｂ図の如くポジ型ポトレジス
；・ｌＯを塗布し、これをホトマスク１１を用いて露光
、現像する。次いで０図の如く電極利料を蒸着したのち
、リフトオンしてソース′ｍ極１２とドレイン電極１３
とを作る。次にｄ図の如くプラズマＣＶＤ法によりアモ
ルファスシリコン＃ｉｌ：バノシベーションｌ１ｃｌｉ
１４を形成する１、このような’ａ！：：青ノテ法ＶＣ
よる薄膜トランジスタにおいて、第１の場合Ｃｊ、ゲー
ト電極７．！二ソース、ドレイン電極１２．１３の重な
りが大きく高周波時ａ カＡｓ イという欠点があり、
さらにアモルファスシリコン層９の膜厚方向のシリーズ
抵抗のために飽ｔｏ電流が低く抑えられているという欠
点があった。また第３図の場合はチャンネルとソース、
ドレイン電極１２．１３が同一面上にあることからシリ
ーズ抵抗は無視きれ、飽和電流が大きくとれる構造では
あるがゲート絶縁膜８の形成後、空気にさらすことから
ガス吸着、汚染等によりチャンネル部の界面準位が多く
特性が悪くなるという欠点があった。
ス基板６にゲート′Ｆ１！ｊｌ＠相料を蒸着し、バター
ニングしてゲート電極７を形成し、その上にプラズマＣ
ＶＤ法により ８１０．を成長ζせ、ゲート絶縁膜８と
−Ｊ−る。その上１’１ｍｂ図の如くポジ型ポトレジス
；・ｌＯを塗布し、これをホトマスク１１を用いて露光
、現像する。次いで０図の如く電極利料を蒸着したのち
、リフトオンしてソース′ｍ極１２とドレイン電極１３
とを作る。次にｄ図の如くプラズマＣＶＤ法によりアモ
ルファスシリコン＃ｉｌ：バノシベーションｌ１ｃｌｉ
１４を形成する１、このような’ａ！：：青ノテ法ＶＣ
よる薄膜トランジスタにおいて、第１の場合Ｃｊ、ゲー
ト電極７．！二ソース、ドレイン電極１２．１３の重な
りが大きく高周波時ａ カＡｓ イという欠点があり、
さらにアモルファスシリコン層９の膜厚方向のシリーズ
抵抗のために飽ｔｏ電流が低く抑えられているという欠
点があった。また第３図の場合はチャンネルとソース、
ドレイン電極１２．１３が同一面上にあることからシリ
ーズ抵抗は無視きれ、飽和電流が大きくとれる構造では
あるがゲート絶縁膜８の形成後、空気にさらすことから
ガス吸着、汚染等によりチャンネル部の界面準位が多く
特性が悪くなるという欠点があった。
（４） 発明の目的
本発明は上記従来の欠点に鑑み、高性能な薄膜トランジ
スタを得ることができる製造方法を提供することを目的
とするものである。
スタを得ることができる製造方法を提供することを目的
とするものである。
（５）発明の構成
￥。て。。目的ヶよ本発明えよれば、ガラス基板側に±
透光性のゲート電極を形成し、次いで該基板の上に透光
性のゲート絶縁膜、それ自身を通してレジストｍ光可能
な膜厚の水素化アモルファスシリコン膜、透光性のパッ
シベーション膜を真空を破らずに連続成膜し、次いで咳
ハソシベーション膜上にポジ型ホトレジストを塗布し、
前記ゲート電極をマスクとしてガラス基板側から露光し
、現像したのち、ゲート′ｌｌに極と同じ幅に残ったレ
ジストパターンと【７てパッシベーション膜をエツチン
グ除去【７、さらに該レジストパターンを用いたリフト
オフ法によりアモルファスシリコン膜）オーミック性の
ソースＸｔ＝及びドレイン成極を形成す不ことを特徴と
するセルフアラ・ｆメント形薄膜トランジスタの製造方
法を提供することによって達成される。
透光性のゲート電極を形成し、次いで該基板の上に透光
性のゲート絶縁膜、それ自身を通してレジストｍ光可能
な膜厚の水素化アモルファスシリコン膜、透光性のパッ
シベーション膜を真空を破らずに連続成膜し、次いで咳
ハソシベーション膜上にポジ型ホトレジストを塗布し、
前記ゲート電極をマスクとしてガラス基板側から露光し
、現像したのち、ゲート′ｌｌに極と同じ幅に残ったレ
ジストパターンと【７てパッシベーション膜をエツチン
グ除去【７、さらに該レジストパターンを用いたリフト
オフ法によりアモルファスシリコン膜）オーミック性の
ソースＸｔ＝及びドレイン成極を形成す不ことを特徴と
するセルフアラ・ｆメント形薄膜トランジスタの製造方
法を提供することによって達成される。
上記製造方法においてパッシベーション膜をエツチング
除去し、さらに化学的あるいは物理的手法によりアモル
ファスシリコン膜を除去しその後骸し／シストパターン
□を用いたリフトオフ法によりオーミック性のソース電
極及びドレイン′酩極を形成することによって、プレー
ナ型の′電極配置にすることもＤＪ能である。
除去し、さらに化学的あるいは物理的手法によりアモル
ファスシリコン膜を除去しその後骸し／シストパターン
□を用いたリフトオフ法によりオーミック性のソース電
極及びドレイン′酩極を形成することによって、プレー
ナ型の′電極配置にすることもＤＪ能である。
（６） 発明の実施例
以下、本発明実施例を図面によって詳述する。
第４１Ｅ＆ゴ本発明によるセルフアライメント形薄膜ト
ランジスタのＩ！債方法を説明するための図である。同
図において、１５けガラス基板、１６は不透光性のゲー
ト電極、１７は透光性のゲート絶１１１Ｌ １ｓはアモ
ルファスシリコンＩＩＩ、１９ｉ、を透光性のバッジベ
ージ目ン膜、２０はポジ型ホトレジスト、２１はソース
電極、２２はドレイン電極をそれぞれ示す。
ランジスタのＩ！債方法を説明するための図である。同
図において、１５けガラス基板、１６は不透光性のゲー
ト電極、１７は透光性のゲート絶１１１Ｌ １ｓはアモ
ルファスシリコンＩＩＩ、１９ｉ、を透光性のバッジベ
ージ目ン膜、２０はポジ型ホトレジスト、２１はソース
電極、２２はドレイン電極をそれぞれ示す。
第４図を用いて本発明の詳細な説明すると、先ずａ図の
如く、ガラス基板１５の上に不透光性のゲート電極１６
としてＮｊＣｒを０．１μｍ成膜した後、ブラ・ズマＣ
ｖＤによυ透光性のゲート絶縁膜１７としてｓｉｏ、を
０．３μｍ成膜し、連続してアモルファスシリコン膜１
８を５０〜１００ＯＸ成膜し、さらに連続して透光性の
パッシベーション膜１９を０．５μｍ成膜する。次いで
ｂ図の如くバッジベージＩｌｙ膜１９の上にＡＺ１３５
０Ｊのポジレジスト２０を１μｍの厚さで塗布し、ガラ
ス基板側から２分間紫外線２３を照射する。仁の状態で
ＡＺ １３５０Ｊの現像液で３０秒間現像することによ
りｏ図の如くゲート電極１６と同じ幅のレジスト２０′
が残る。この場合紫外線照射時間を長くすることにより
レジスト幅２０′をゲート宵、極幅１６より小ζくする
こともｎＪ能である。次にこのレジヌトパターン２０′
をマスクとしてＦ１０８溶液テバッシペーション膜１９
のエラチングラ行すう。この場合Ｆ１０８溶液は８１０
．のバッシベー ゛ジョン膜１９のミラエツチングしア
モルファスシリコン膜１８をエツチングしないので、ｄ
［Ｈ＋の如くアモルファスシリコン膜１８の上でエツチ
ングは止まることになる。次にこの状態でアルミニウム
を蒸着法により ０．２μｍ成膜した＋Ｌ アセトンで
レジスト２０′を除去することによｐｅ図の如くソース
１毬極２１とドレイン電極２２が形成される。
如く、ガラス基板１５の上に不透光性のゲート電極１６
としてＮｊＣｒを０．１μｍ成膜した後、ブラ・ズマＣ
ｖＤによυ透光性のゲート絶縁膜１７としてｓｉｏ、を
０．３μｍ成膜し、連続してアモルファスシリコン膜１
８を５０〜１００ＯＸ成膜し、さらに連続して透光性の
パッシベーション膜１９を０．５μｍ成膜する。次いで
ｂ図の如くバッジベージＩｌｙ膜１９の上にＡＺ１３５
０Ｊのポジレジスト２０を１μｍの厚さで塗布し、ガラ
ス基板側から２分間紫外線２３を照射する。仁の状態で
ＡＺ １３５０Ｊの現像液で３０秒間現像することによ
りｏ図の如くゲート電極１６と同じ幅のレジスト２０′
が残る。この場合紫外線照射時間を長くすることにより
レジスト幅２０′をゲート宵、極幅１６より小ζくする
こともｎＪ能である。次にこのレジヌトパターン２０′
をマスクとしてＦ１０８溶液テバッシペーション膜１９
のエラチングラ行すう。この場合Ｆ１０８溶液は８１０
．のバッシベー ゛ジョン膜１９のミラエツチングしア
モルファスシリコン膜１８をエツチングしないので、ｄ
［Ｈ＋の如くアモルファスシリコン膜１８の上でエツチ
ングは止まることになる。次にこの状態でアルミニウム
を蒸着法により ０．２μｍ成膜した＋Ｌ アセトンで
レジスト２０′を除去することによｐｅ図の如くソース
１毬極２１とドレイン電極２２が形成される。
以上のようにして作ｆ１１された薄−膜トランジスタの
特性は従来に比して１桁の電流増加が得られた。
特性は従来に比して１桁の電流増加が得られた。
（７）発明の効果
以上８％ ＃ｆｌｌに説明したように本発明のセルフア
ライメント形薄膜トランジスタの製造方法ｔコ１、透光
性のゲート絶縁膜、光を充分に通過させる薄さのアモル
ファスシリコン膜及び透光性のパッシベーション膜をプ
ラズマＣ，ＶＤ法によりＪ（空を破ることなく連続的に
成長させることにより各々の界面を清浄に保つことが可
能であり１かつ）（ツシベーシ！１）膜上のポジレジス
トをゲート電極をマスクとしてガラス基板側からの露光
によるセルフアライメントの手法を用いることを可能と
してゲート電極とソース、ドレイン電極との重なＶ部分
を非常に小さくして高周波特性を向上させ、さらにブレ
ーナ構造の採用による飽和電流の増加等によｐ高性能な
薄膜トランジスタが得られるといった効菓大な−るもの
である。
ライメント形薄膜トランジスタの製造方法ｔコ１、透光
性のゲート絶縁膜、光を充分に通過させる薄さのアモル
ファスシリコン膜及び透光性のパッシベーション膜をプ
ラズマＣ，ＶＤ法によりＪ（空を破ることなく連続的に
成長させることにより各々の界面を清浄に保つことが可
能であり１かつ）（ツシベーシ！１）膜上のポジレジス
トをゲート電極をマスクとしてガラス基板側からの露光
によるセルフアライメントの手法を用いることを可能と
してゲート電極とソース、ドレイン電極との重なＶ部分
を非常に小さくして高周波特性を向上させ、さらにブレ
ーナ構造の採用による飽和電流の増加等によｐ高性能な
薄膜トランジスタが得られるといった効菓大な−るもの
である。
＠１図は従来の液晶ディスプレイの駆動素子を説明する
ための図、第２図及びｆｓＳ図は従来の薄膜トランジス
タの製造方法を説明するための図、第４・・図は本発明
によるセルフアライメント形薄膜トランジスタの製造方
法を説明するための図である。 図面において、１５はガラス基板、１６はゲート電極、
１７はゲート絶縁膜、１８はアモルファスシリコン膜、
１９は透光性のノ（ツシベーシ田ン膜、２０はポジ型ホ
トレジスト、２１はソース電極、２２はドレイン電極を
それぞ、１１．示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 官 木 朗 弁理士西舘帽］之 弁理士内田幸男 弁理士山ロー昭之 第１図 （ｂ） 第２図 ′＄３図 第４１ （０） ｔ ｆ ｆ ’＋２３ （ｄ）
ための図、第２図及びｆｓＳ図は従来の薄膜トランジス
タの製造方法を説明するための図、第４・・図は本発明
によるセルフアライメント形薄膜トランジスタの製造方
法を説明するための図である。 図面において、１５はガラス基板、１６はゲート電極、
１７はゲート絶縁膜、１８はアモルファスシリコン膜、
１９は透光性のノ（ツシベーシ田ン膜、２０はポジ型ホ
トレジスト、２１はソース電極、２２はドレイン電極を
それぞ、１１．示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 官 木 朗 弁理士西舘帽］之 弁理士内田幸男 弁理士山ロー昭之 第１図 （ｂ） 第２図 ′＄３図 第４１ （０） ｔ ｆ ｆ ’＋２３ （ｄ）
Claims (1)
- １、ガラス゛基板上に不透光性のゲート電極を形成し１
．次いで該基板の上に透光性のゲート絶縁膜、それ自身
を通じてレジスト露光可能な膜厚の水素化アモルファス
シリコンＬ透光性のパッシベーション膜を、臭突を破ら
ずに連続成膜し、次いで該パッシベーション膜上にポジ
型ホトレジストｔｍ布し、前記ゲート電極をマスクとし
てガラス基板側から露光し、現像したのち、ゲート電極
と同じ幅に残りたレジストをマスクとしてバノシベーシ
リンＰＩＡｔエツチング除去し、さらに該レジストパタ
ーンを用いたリフトオフ法によりアモルファスシリ・〜
膜ヘオーミ・り性のソヨ〜電極及びド・イン［＋Ｍを形
成することを特徴とするセルフアライメント形薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135084A JPS5927574A (ja) | 1982-08-04 | 1982-08-04 | セルフアライメント形薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57135084A JPS5927574A (ja) | 1982-08-04 | 1982-08-04 | セルフアライメント形薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927574A true JPS5927574A (ja) | 1984-02-14 |
| JPS6359266B2 JPS6359266B2 (ja) | 1988-11-18 |
Family
ID=15143451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57135084A Granted JPS5927574A (ja) | 1982-08-04 | 1982-08-04 | セルフアライメント形薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927574A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190188A (ja) * | 1984-10-09 | 1986-05-08 | セイコーインスツルメンツ株式会社 | 薄膜表示装置 |
| JPS61139069A (ja) * | 1984-12-10 | 1986-06-26 | Fuji Xerox Co Ltd | 薄膜トランジスタおよびその製造方法 |
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| JPS61156771A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 薄膜半導体装置の製造方法 |
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1982
- 1982-08-04 JP JP57135084A patent/JPS5927574A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359266B2 (ja) | 1988-11-18 |
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