JPS61139069A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタおよびその製造方法に関す
る。

〔従来技術およびその製造方法〕

半導体層としてアモルファスシリコン等を用いた薄膜ト
ランジスタは、ガラス基板のように低置な大面積基板上
に２次元的に集積してアクティブマトリクスにまとめら
れ、これと液晶のような光学的活性物質とを組み合わせ
て、パネル形ディスプレイを実現する等、近年注目を集
めているデバイスである。

従来の薄膜トランジスタの素子構造の代表例としては、
第１２図に示す如く、ソースおよびドレイン電極とゲー
ト電極とによってアモルファスシリコンからなる半導体
層をはさんだスタガ構造があげられる。

この構造は、例えば、ガラス基板１０１上にゲート電極
１０２を形成し、この上にＣＶＤ法などによりてゲート
絶縁膜１０３を形成したのち、半導体層としてのアモル
ファスシリコ７１層１０４およびアモルファスシリコン
、中層１０５を形成して、最後にソース電極１０６およ
びドレイン電極１０７を形成することによって作成され
る。このソース電極およびドレイン電極のパターニング
に際しで、ソースおよびドレイン電極の端縁がゲート電
極の端縁と一致し、整合しているのが望ましく、マスク
アライメントに高い精度が必要となるだけでなく、ソー
スおよびドレイン電極の端縁がゲート電極の端縁の外方
にあると、チャネルができない部分が生じて該トランジ
スタはオフのままであり、内方にくるとソース、ドレイ
ン電極がゲート電極とオーバラップするため、両者の間
の結合容量が増大して応答速度が遅くなるという問題が
あった。

これらの問題を解決するため、セルフアライメントを用
いたパターン形式方法が提案されてはいるが、依然とし
て上述の如き問題を残していた。

本発明は、前記実情に鑑みてなされたもので、高精度の
マスクアライメントを必要とすることなく、ゲート電極
とソース、ドレイン電極のオーバラップによる寄生容量
を減少させ、応答速度が速く良好に作動する薄膜トラン
ジスタを提供することを目的とする。

〔問題点を解決するための手段〕

そこで、本発明では、ソースおよびドレイン電極と基板
上に形成されたゲート電極とによって、アモルファスシ
リコ７１層およびアモルファスシリコン、中層とからな
る半導体層をはさんだスタガ構造の薄膜トランジスタに
おいて、ソースおよびトレイン領域に対応する部分のア
モルファスシリコン、中層がこれらの間に介在せしめら
れた上部絶縁膜によって規定され、ソースおよびドレイ
ン領域の内方の端縁とゲート電極の端縁とが一致するよ
うに構成している。

また、この薄膜トランジスタの形成に際しては、基板上
に、ゲート電極、ゲート絶縁膜、アモルファスシリコン
ふ層を順次形成した後、上部絶縁膜およびポジレジスト
膜を形成し、基板側から該レジストを露光し、ゲート電
極上のみにレジストを残すことにより、　　　　、− このレジストをマスクとして該上部絶縁膜をパターニン
グすることを特徴とするもので、この後、アモルファス
シリコン、中層ソースおよびドレイン電極が形成される
。

〔作用〕

本発明の構成によれば、ソースおよびドレイン電極の実
効的な内縁、（すなわち、ソース、ドレイン電極とアモ
ルファスシリコン、中層の接合面の内縁）が上部絶縁膜
によって規定され、ソースおよびドレイン電極の内方の
端縁とゲート電極の端縁とが一致するように構成されて
いるため、応答速度が早く、動作の良好な薄膜トランジ
スタを提供することが可能となる。また、この構造では
、アモルファスシリコンユ土層は、ソース、ドレイン電
極および上部絶縁膜によって被覆され、表面に露出して
いないため、“劣化”を生じにくく、パッシベーション
膜を使用しなくても、信頼性を維持することが可能とな
る。

更に、本発明の薄膜トランジスタの製造方法によれば、
まず、透光性の基板上にゲート電極、ゲート絶縁膜およ
びアモルファスシリコンｂ層を順次、通常の方法によっ
て形成する。

次いで、該アモルファスシリコンＬ層上に上部絶縁膜を
形成し、この上層にポジレジストを塗布した後に基板側
から露光することにより、ゲート電極による像をポジレ
ジスト上に結像せしめ、セルフアライメントによる上部
絶縁膜パターンを形成する。

そして、この上層にアモルファスシリコンｎ＋層ソース
、ドレイン電極が形成されるわけであるが、前記上部絶
縁膜パターンの存在により、アモルファスシリコンＬ層
とこの上層に形成されるアモルファスシリコン、中層を
の接触面の内縁が規定されるため、実効的なソース、ド
レイン電極の内縁はゲート電極の外縁と一致するように
正しく規定される。

〔実施例〕

以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図は、本発明に係る薄膜トランジスタの断面図を示
すもので、この薄膜トランジスタは、ガラス基板１上に
形成されたゲート電極２上に、ゲート絶縁膜３とアモル
ファスシリコンＬ層４とアモルファスシリコン、中層５
とが積層されてなり、前記アモルファスシリコン九土層
５は、アモルファスシリコンに層上にゲート電極２と同
形となるようにセルフアライメントによって形成された
上部絶縁膜６の存在によってギャップを有し、アモルフ
ァスシリコンＬ層との接合面の内縁が規定されると共に
、更にこの上層に、該上部絶縁膜上でギャップを有する
ように互いに離間して形成されたソースおよびドレイン
電極７，８とから構成されている。

次に、この薄膜トランジスタの製造方法について説明す
る。

まず、透光性のガラス基板１上にクロム（Ｃｒ）蒸着膜
を形成した後、これをフォ）　ＩＪソエッチングにより
パターニングし、ゲート電極２を形成する。

次いで、ＣＶＤ法等により、ゲート絶縁膜３としての酸
化シリコン膜を第２図に示す如く形成する。

そして、モノシラン（ＳｉＨ，）の高周波グロー放電分
解法等によって基板上に約３００〜４００Ａのアモルフ
ァスシリコンｂ層４を第３図に示す如く、形成する。

この後、上部絶縁膜６としてプラズマＳ　ｉ　Ｏｘ膜を
形成した後、東京応化製のポジレジスト９（ＯＦＰＲ−
８００）を塗布した状態で、第４図に示すエツチングを
経て、第５図に示す如く、ポジレジストパターン９およ
び上部絶縁膜６が形成される。

続いて、ドーピングガスとしてフォスファ（ＰＨｓ）を
流しつつ、モノシランの高周波グロー放電分解によって
第６図に示す如く約５０ＯＡのアモルファスシリコン、
中層５を着膜する。

そして、ポジレジスト９の除去と共にリフトオフ法によ
り、該上部絶縁膜６上すなわちゲート２の上部のアモル
ファスシリコン九土層５を除去した後、膜厚１μｍのア
ルミニウム蒸着膜を形成し、フォトリソエツチングによ
り、ソース電極７およびドレイン電極８のパターニング
を行なう。（第７図参照）このときのマスクアライメン
トは精度を必要とするものではなく、アモルファスシリ
コン、中層の寸法規定がなされているためゲート電病１
こ。

極とオーバラップしてす題は緩和される。

最後に、該ソース電極７、ドレイン電極８および上部絶
縁膜６をマスクとして、アモルファスシリコンｎ＋層お
よびアモルファスシリコンＬ層をエツチング除去し、第
１図に示したような薄膜トランジスタが形成される。

かかる方法によれば、ゲート電極とソース、ドレイン電
極のオーバラップがなく、応答速度の速い薄膜トランジ
スタの形成が高精度のマスクアライメントを必要とする
ことなく容易に可能となる。

なお、アモルファスシリコンユ＋層着膜後、ポジレジス
ト９を剥離しないで、その上にソース、ドレイン電極形
成用のクロム、アルミニウム等のメタルを薄く（数千Ｎ
以下）着膜し、その後レジストの剥離と共にアモルファ
スシリコン、中層、メタルの除去を行なうことにより、
ゲート電極と、ソース、ドレイン電極の内縁とがオーバ
ラップしないように形成することは可能である。

次に、本発明の他の実施例について説明する。

第８図は、本発明の薄膜トランジスタのもう一つの例を
示すもので、ガラス基板１０上に形成されたゲート電極
加、ゲート絶縁膜Ｉ、アモルファスシリコンｂ層４０、
アモルファスシリコン九土層犯、上部絶縁膜６０までの
構成は、第１図に示された前記実施例と薄膜トランジス
タと同様であるが、ソースおよびドレイン電極７０　、
８０が上部絶縁膜６０とオーバラップせず、アモルファ
スシリコンユ＋層関のリフトオフと同時にリフトオフさ
れて形成され、上部絶縁膜６０と整合している点が異な
っている。

コノ薄膜トランジスタの形成は、セルフアライメントに
より、ゲート電極と端縁が一致するように上部絶縁膜を
形成する工程（第２図乃至第５図）までは、前記実施例
と同様にして行なわれる。（図中番号ガラス基板１０→
ガラス基板１．ゲート電極加→ゲート電極２．ゲート絶
縁膜（２）→ゲート絶縁膜３．アモルファスシリコンＬ
層４ｏ→アモルファスシリコンＬ層４−Ｉアモルファス
シリコンｎ＋層Ｉ→アモルファスシリコン、十層５．上
部絶縁膜６ｏ→上部絶縁膜６．ソース電極７ｏ→ンース
電極７．ドレイン電極８０→ドレイン電極８．ポジレジ
スト９ｏ→ポジレジスト９に対応する。） 前記第５図に示す如く、上部絶縁膜６ｏをパターニング
する。そして、ポジレジスト９ｏヲそのママの状態にし
て、第９図に示す如く、アモルファスシリコンユ土層カ
を同様にグロー放電分解法によって形成し、続いて、真
空蒸着法によってアルミニウム膜ａを形成する。

そして、前記ポジレジスト９ｏを除去し、同時にリフト
オフ法により、上部絶縁膜６ｏ上のアルミニウム膜ａを
除去し、ソース電極７ｏおよびドレイン電極８０を第１
０図に示す如く形成する。

この後、第１１図に示す如く、所定のレジストパターン
Ｐを形成し、これをマスクとして、該ソースおよびドレ
イン電極７０　、８０と、アモルファスシリコン九土層
およびｂ層５０　、４０との外縁をエツチング除去し、
第８図に示したような薄膜トランジスタが完成する。

このようにして形成される薄膜トランジスタは、前記実
施例の薄膜トランジスタと同様に高精度のマスクアライ
メントを必要とすることなく容易に形成され、ソース、
ドレイン電極とゲート電極とのオーバラップがなく、応
答速度が速いという特徴を有している。

なお、実施例においては、ゲート電極としてクロムを用
いたが、この他、ニッケルＮｉ、モリブデンＭｏ、タン
グステンＷ等９、他の金層を用いても良い。

また、上部絶縁膜としては、ポリイミド膜の他酸化シリ
コン膜等の使用も有効であり、パターニングについても
、実施例に限定されることなく、適宜選択可能である。

〔発明の効果〕

以上説明してきたように、本発明によれば、ソースおよ
びドレイン電極と、基板上に形成されたケート電極とに
よって、アモルファスシリコ７１層およびル＋層とから
なる半導体層をはさんだ薄膜トランジスタにおいて、ソ
ースおよびドレイン領域に対応する部分のアモルファス
シリコン、中層がこれらの間に介在せしめられた上部絶
縁膜によって規定され、ソースおよびドレイン領域の端
縁とが一致するように構成されているため、ゲート電極
とソースドレイン電極とのオーバラップによる寄生容量
もほとんど皆無となり、応答速度が早く、動作特性の良
好な薄膜トランジスタを得ることが可能となる。

また、本発明の方法では、基板上にゲート電極、ゲート
絶縁膜、アモルファスシリコンｂ層を順次形成した後、
絶縁膜およびポジレジストを形成し、基板側から露光す
ることにより、ゲート電極の像を該ポジレジスト内に結
像せしめ、このポジレジストをマスクとして現像エツチ
ングを経て、セルフアライメントによる上部絶縁膜を形
成する工程と、更に、アモルファスシリコンｎ＋層を形
成した後、該ポジレジストを除去し、上部？Ｊ縁膜上の
アモルファスシリコン几＋層を除去する工程とを含んで
いるため、アモルファスシリコンｎ＋層と１層との接合
面の端縁が該上部絶縁膜の存在によってゲート電極の端
縁と一致するように構成され、ゲート電標とソース、ド
レイン電極とが（実効的に）オーバラップせず、応答速
度が速く、動作特性の良好な薄膜トランジスタの形成が
可能となる。

【図面の簡単な説明】

第１図は、本発明実施例の薄膜トランジスタを示す図、
第２図乃至第７図は、同薄膜トランジスタの製造工程図
、第８図は、本発明の他の実施例の薄膜トランジスタを
示す図、第９図乃至第１１図は、同薄膜トランジスタの
製造工程図、第１２図は従来例を示す図である。 １０１・・・ガラス基板、１０２・・・ゲート電極、１
０３・・・ゲート絶縁膜、１０４・−・アモルファスシ
リコンｂ層、１０５・・・アモルファスシリコンｎ＋層
、１０６・・・ソース電極、１０７・・・ドレイン電極
、１・・・ガラス基板、２・・・ゲート電極、３・−・
ゲート絶縁膜、４・・・アモルファスシリコンｂ層、５
・・・アモルファスシリコン、十層、６・・・上部絶縁
膜、７・・・ソース電極、８・・・ドレイン電極、９・
・・ポジレジスト、１０・・・ガラス基板、加・・・ゲ
ート電極、加・・・ゲート絶縁膜、４０・・・アモルフ
ァスシリコ７１層、恥−アモルファスシリコン九十層、
６０・・・上部絶縁膜、７０・・−ソース電極、８０・
・・ドレイン電極、９０・・・ポジレジスト、Ｐ・・・
レジストパターン、ａ・・・アルミニウム膜。 第１図　　　　　第６図 第３図 り 第４図 第５図 第８図　　　　　第１２図 第１０図 第１１図 ２、発明の名称 薄膜トランジスタおよびその製造方法 ３、補正をする者 （〒１０４）東京都中央区銀座２丁目１１番２号銀座大
作ビル６階　電話０３−５４５−３５０８　（代表）明
細書の発明の詳細な説明の欄 ６、補正の内容 （１）本願明細舟の第３ページ第１１行目の「その製造
方法」を「その問題点Ｊと補正する。 （２）同、第５ページ第３行目の「形式方法」を「形成
方法」と補正する。

Claims (4)

【特許請求の範囲】
1. （１）ソースおよびドレイン電極と、基板上に形成され
   たゲート電極とによって、アモルファスシリコンｉ層お
   よびアモルファスシリコンｎ＾＋層とからなる半導体層
   をはさんだスタガ構造の薄膜トランジスタにおいて、該
   ソースおよびドレイン領域の内方の端縁とゲート電極の
   端縁とが一致するように、該アモルファスシリコンｎ＾
   ＋層をこれらの間に介在せしめられた上部絶縁膜によっ
   て規定したことを特徴とする薄膜トランジスタ。
2. （２）ソースおよびドレイン電極と、基板上に形成され
   たゲート電極とによって、アモルファスシリコンｉ層お
   よびアモルファスシリコンｎ＾＋層とからなる半導体層
   をはさんだスタガ構造の薄膜トランジスタの製造方法に
   おいて、基板上に、ゲート電極、ゲート絶縁膜、アモル
   ファスシリコンｉ層を順次形成した後、上部絶縁膜およ
   びポジレジスト膜を形成し、該ポジレジスト膜を露光し
   、ゲート電極の上方のみにポジレジストを残すことによ
   り、このポジレジストをマスクとして該上部絶縁膜をパ
   ターニングする工程と、更にこの上層にアモルファスシ
   リコンｎ＾＋層、ソースおよびドレイン電極を形成する
   工程とを含むことを特徴とする薄膜トランジスタの製造
   方法。
3. （３）前記アモルファスシリコンｎ＾＋層の形成は、ア
   モルファスシリコンｎ＾＋層を基板表面に堆積した後、
   前記ポジレジストを除去することにより、上部絶縁膜の
   パターン上のアモルファスシリコンｎ＾＋層を除去する
   リフトオフ工程からなり、更にこの上層にソースおよび
   ドレイン電極を形成するようにしたことを特徴とする特
   許請求の範囲第（２）項記載の薄膜トランジスタの製造
   方法。
4. （４）前記上部絶縁膜をパターニングした後、アモルフ
   ァスシリコンｎ＾＋層および電極用の導体層を順次形成
   し、この後に前記ポジレジストを除去することにより、
   該上部絶縁膜のパターン上のアモルファスシリコンｎ＾
   ＋層、該導体層を同時にリフトオフし、該アモルファス
   シリコンｎ＾＋層のパターニングおよびソース、ドレイ
   ン電極の形成を行なうようにしたことを特徴とする特許
   請求の範囲第（２）項記載の薄膜トランジスタの製造方
   法。