JPH0391932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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- H01L21/2258—Diffusion into or out of AIIIBV compounds
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特にＳ Ｏ
ｒ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｏｎ
）技術を用いた半導体装置の製造方法に関するものであ
る。
ｒ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｉｏｎ
）技術を用いた半導体装置の製造方法に関するものであ
る。
［従来技術］
従来、広義のＳＯＩとしては、主に高速または３次元Ｉ
Ｃにおいて用いられる！＃結晶ＳＯＩと、主に密着読み
取りセンサーあるいは液晶ディスプレイの駆動用トラン
ジスタ等として用いられるａ−ＳｉなどのＴ Ｆ Ｔ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）とがあ
る。
Ｃにおいて用いられる！＃結晶ＳＯＩと、主に密着読み
取りセンサーあるいは液晶ディスプレイの駆動用トラン
ジスタ等として用いられるａ−ＳｉなどのＴ Ｆ Ｔ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）とがあ
る。
これらの技術のうち、ＴＰＴにおいては、従来コストが
安いことが長所であるとされていたが、最近では密着読
み取りセンサー等においても高性能、高精細の要求があ
るため、より優れた特性を要求されるようになっている
。
安いことが長所であるとされていたが、最近では密着読
み取りセンサー等においても高性能、高精細の要求があ
るため、より優れた特性を要求されるようになっている
。
ＴＰＴにおいて、このような高特性を達成する方法の１
つとしては、ＴＰＴの半導体層の品質を上げて単１結晶
に近づける方法があり、最近、移動度がａ−Ｓｉより大
きいｐｏｌｙ−Ｓｉを用いたＴＰＴが実現されている。
つとしては、ＴＰＴの半導体層の品質を上げて単１結晶
に近づける方法があり、最近、移動度がａ−Ｓｉより大
きいｐｏｌｙ−Ｓｉを用いたＴＰＴが実現されている。
［発明が解決しようとする課題］
このように、従来のＴＰＴの性能を高度化しようとする
努力はなされているが、現在の半導体層がＰｏｌｙ−Ｓ
ｉで形成されたＴＰＴでは、ゲイン特性およびリーク電
流特性で単結晶ＳＯＩにおよばない。しかし、上記単結
晶Ｓ○■においてはＳＥＧやＬＳＰＥといった単結晶基
板からＳｅｅｄｓ（ｆｉ！結晶）が得られるのに対し、
ＴＰＴにおいてはガラス基板全面に．Ｉ１．結晶層を成
長させることは困難である。このため、ＴＰＴの特性を
高める方法としては、プロセス工程をふまえたデバイス
構造の改良が注目されている。
努力はなされているが、現在の半導体層がＰｏｌｙ−Ｓ
ｉで形成されたＴＰＴでは、ゲイン特性およびリーク電
流特性で単結晶ＳＯＩにおよばない。しかし、上記単結
晶Ｓ○■においてはＳＥＧやＬＳＰＥといった単結晶基
板からＳｅｅｄｓ（ｆｉ！結晶）が得られるのに対し、
ＴＰＴにおいてはガラス基板全面に．Ｉ１．結晶層を成
長させることは困難である。このため、ＴＰＴの特性を
高める方法としては、プロセス工程をふまえたデバイス
構造の改良が注目されている。
たとえば、従来の積層プロセスでは、第５図に示したよ
うに、絶縁膜上に予めソース領域２ａおよびドレイン領
域２ｂを形成しておき、その上層に半導体層３およびゲ
ート絶縁膜４を形成し、更にその上層にゲート電８ｉ５
を形成していた。
うに、絶縁膜上に予めソース領域２ａおよびドレイン領
域２ｂを形成しておき、その上層に半導体層３およびゲ
ート絶縁膜４を形成し、更にその上層にゲート電８ｉ５
を形成していた。
しかし、このような構成には、実効的なゲート長のバラ
ツキが大きく、また、ゲート／ドレイン間の重なり容量
が大きくなるという欠点かった。そのため、能動素子お
よび駆動素子が一体となった半導体装置においては、第
５図に示したＴＰＴ構造のようにプロセス上どうしても
半導体層３とゲート電極５の間に重なり部分が生じる場
合には、当該重なり部分が素子駆動の際の寄生容量とな
り、駆動速度の高速化の妨げとなっていた。
ツキが大きく、また、ゲート／ドレイン間の重なり容量
が大きくなるという欠点かった。そのため、能動素子お
よび駆動素子が一体となった半導体装置においては、第
５図に示したＴＰＴ構造のようにプロセス上どうしても
半導体層３とゲート電極５の間に重なり部分が生じる場
合には、当該重なり部分が素子駆動の際の寄生容量とな
り、駆動速度の高速化の妨げとなっていた。
このような課題を改善するためには、通常のＩＣプロセ
スで用いられているセルファライン（自己整合）等の工
程を取り入れることが考えられる。このとき、半導体装
置の構成は、例えば、第６図に示したようになる。しか
し、従来のセルファライン等のＩＣプロセスをそのまま
取り入れると、工程が複雑となり、また高温プロセスが
ガラス基板に適さないためコストがアップするという最
大の課題があった。さらに、第６図に示すように、ソー
ス領域２ａおよびドレイン領域２ｂを形成するために半
導体層３に対してイオン打ち込みおよび熱拡散を行なう
ため、横方向の拡散が起こり、重なりの寄生容量をなく
すことはできないという課題もあった。
スで用いられているセルファライン（自己整合）等の工
程を取り入れることが考えられる。このとき、半導体装
置の構成は、例えば、第６図に示したようになる。しか
し、従来のセルファライン等のＩＣプロセスをそのまま
取り入れると、工程が複雑となり、また高温プロセスが
ガラス基板に適さないためコストがアップするという最
大の課題があった。さらに、第６図に示すように、ソー
ス領域２ａおよびドレイン領域２ｂを形成するために半
導体層３に対してイオン打ち込みおよび熱拡散を行なう
ため、横方向の拡散が起こり、重なりの寄生容量をなく
すことはできないという課題もあった。
本発明は、以上説明したような従来の技術の課題に鑑み
て成されたものであり、高速動作が可能なＴＰＴを安価
に提供することができるような半導体装置の製造方法を
提供することを目的とする。
て成されたものであり、高速動作が可能なＴＰＴを安価
に提供することができるような半導体装置の製造方法を
提供することを目的とする。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
透明基体上に遮光性を有する材料を用いてゲート電極を
形成する工程と、 該ゲート電極上および該透明基体上の前記ゲート電極を
形威しない部分にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に半導体層を形成する工程と、 前記透明基体には吸収されず且つ前記半導体層には吸収
されるような波長の光を当該透明基板の裏面より照射す
ると同時に前記半導体表面から不純物を供給することに
よりソース領域およびドレイン領域を形成する工程と
１ を少なくとも有することを特徴とする。
形成する工程と、 該ゲート電極上および該透明基体上の前記ゲート電極を
形威しない部分にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に半導体層を形成する工程と、 前記透明基体には吸収されず且つ前記半導体層には吸収
されるような波長の光を当該透明基板の裏面より照射す
ると同時に前記半導体表面から不純物を供給することに
よりソース領域およびドレイン領域を形成する工程と
１ を少なくとも有することを特徴とする。
上記特徴においては、前記半導体表面側から不純物を供
給するための手段は、不純物源として不純物を含むガス
を光照射と同時に導入することであることが望ましい。
給するための手段は、不純物源として不純物を含むガス
を光照射と同時に導入することであることが望ましい。
または、上記特徴において前記半導体表面側から不純物
を供給するための手段は、不純物源として予め半導体層
上に不純物あるいは不純物を含む物質を堆積させておく
ことであることが望ましい。
を供給するための手段は、不純物源として予め半導体層
上に不純物あるいは不純物を含む物質を堆積させておく
ことであることが望ましい。
［作用］
本発明によれば、上述のように、透明基板には吸収され
ず且つ前記半導体層には吸収されるような波長の光を当
該透明基板の裏面より照射すると同時に前記半導体表面
から不純物を供給することによりソース領域およびドレ
イン領域を形成するので、高温プロセスを伴なわずにセ
ルファラインによりＴＰＴを形成することが可能となる
。
ず且つ前記半導体層には吸収されるような波長の光を当
該透明基板の裏面より照射すると同時に前記半導体表面
から不純物を供給することによりソース領域およびドレ
イン領域を形成するので、高温プロセスを伴なわずにセ
ルファラインによりＴＰＴを形成することが可能となる
。
従って、本発明によれば、寄生容量・の発生を排除する
ことができるので、駆動速度の高速化を図ることができ
る。
ことができるので、駆動速度の高速化を図ることができ
る。
また、高温プロセスがないので、ガラス基板を用いても
低コストで半導体装置を製造することが可能である。
低コストで半導体装置を製造することが可能である。
［実施例］
以下、本発明の実施例について、図を用いて説明する。
（実施例１）
本発明の第１の実施例として、半導体表面側から不純物
を供給するための手段として不純物を含むガスを光照射
と同時に導入する方法を用いた場合について説明する。
を供給するための手段として不純物を含むガスを光照射
と同時に導入する方法を用いた場合について説明する。
以下、本実施例について、第１図〜第３図を用いて、製
造工程に従って説明する。
造工程に従って説明する。
■まず、第１図に示すように、石英基板１上にスパッタ
法によりＷＳｉ２を１ ０００人堆積させ、その後、通
常のフ才トリソ、エッチングによってパターニングする
ことにより、ゲート電極５を形成した。
法によりＷＳｉ２を１ ０００人堆積させ、その後、通
常のフ才トリソ、エッチングによってパターニングする
ことにより、ゲート電極５を形成した。
■次に、プラズマＣＶＤ法を用いてＳｉＨ４とＮ２０を
反応させ、ゲート絶縁膜４となるＳｉＯ２膜５００入を
堆積させた。
反応させ、ゲート絶縁膜４となるＳｉＯ２膜５００入を
堆積させた。
■半導体層３を、減圧ＣＶＤ法によりＳｉＨ４とＰＨ３
を６５０℃で反応させて不純物濃度が１ ｘ １ ０ｌ
５ａ ｔｍｓ／ａｍ３の多結晶シリコンを厚さ１ ００
０人で堆積させることにより形成した。
を６５０℃で反応させて不純物濃度が１ ｘ １ ０ｌ
５ａ ｔｍｓ／ａｍ３の多結晶シリコンを厚さ１ ００
０人で堆積させることにより形成した。
■前記基板１を、Ｂ２Ｈ，を導入して圧力を５Ｔｏｒｒ
に調整した真空容器内に設置し、ＡｒＦガスを用いたエ
キシマレーザ（波長１９３ｎｍ）の光を１０Ｘ１０ｍｍ
に集光して、これを真空容器の石英窓を通して前記基板
１の裏面より照射した。この光照射は、基板全面に渡っ
て光を走査することにより行った。これにより、ソース
領域２ａおよびドレイン領域２ｂにのみボロン（Ｂ）を
不純物拡散させた。この状態を第２図に示す。
に調整した真空容器内に設置し、ＡｒＦガスを用いたエ
キシマレーザ（波長１９３ｎｍ）の光を１０Ｘ１０ｍｍ
に集光して、これを真空容器の石英窓を通して前記基板
１の裏面より照射した。この光照射は、基板全面に渡っ
て光を走査することにより行った。これにより、ソース
領域２ａおよびドレイン領域２ｂにのみボロン（Ｂ）を
不純物拡散させた。この状態を第２図に示す。
■第３図に示すように、通常のＩ．Ｃ．プロセスにより
膚間絶縁膜を形成し、前記層間絶縁膜のソース領域およ
びドレイン領域上にコンタクトホールを形成した。
膚間絶縁膜を形成し、前記層間絶縁膜のソース領域およ
びドレイン領域上にコンタクトホールを形成した。
■Ａｌｌ−Ｓｔをスパッタ法により１ ００００人堆積
させた後パターニングして、ソース、ドレイン電＄４！
９を形成した。
させた後パターニングして、ソース、ドレイン電＄４！
９を形成した。
■最後に保護膜１０としてＰ Ｓ Ｇ （ｐｈｏｓｐｈ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を７０００人を堆積し
、ＴＰＴを完成した。
ｓｉｌｉｃａｔｅ ｇｌａｓｓ）を７０００人を堆積し
、ＴＰＴを完成した。
このようにして形成したＴＰＴのソース領域、ドレイン
領域は不純物濃度がＩ Ｘ １ ０”ａ ｔｍｓ／ ｃ
ｍ ”であり、シート抵抗が３０Ω／口であった。ま
た電極を形成するＡＪ２−Ｓｉとも良好なオーミック接
合特性を示した。
領域は不純物濃度がＩ Ｘ １ ０”ａ ｔｍｓ／ ｃ
ｍ ”であり、シート抵抗が３０Ω／口であった。ま
た電極を形成するＡＪ２−Ｓｉとも良好なオーミック接
合特性を示した。
（実施例２）
本発明の第２の実施例として、半導体表面側から不純物
を供給するための手段として不純物源として予め半導体
層上に不純物あるいは不純物を含む物質を堆積させてお
く方法を用いた場合について説明する。
を供給するための手段として不純物源として予め半導体
層上に不純物あるいは不純物を含む物質を堆積させてお
く方法を用いた場合について説明する。
以下、本実施例について、第４図を用い、製造工程に従
って説明する。
って説明する。
■石英基板１ 上に、ＷＦ６とＳｉＨ４を用い、ＷＳｉ
２を１０００人の厚さで堆積させ、通常のフ才トリソ、
エッチング工程を行なうことにより、ゲート電極５″を
形成した。
２を１０００人の厚さで堆積させ、通常のフ才トリソ、
エッチング工程を行なうことにより、ゲート電極５″を
形成した。
■光ＣＶＤ法によりＳ ｉ Ｈ４とＮ２０を反応させて
Ｓｉｎ２を５００人を堆積させることにより、ゲート絶
縁膜４゜を形成した。
Ｓｉｎ２を５００人を堆積させることにより、ゲート絶
縁膜４゜を形成した。
■減圧ＣＶＤ法によりＳ ｉ Ｈ４とＨ２とＰＨ，を６
５０℃で反応させることによって不純物濃度１ ｘ １
０”ａｔｍｓ／ｃｍ’の多結晶シリコンを厚さ１００
０人となるように堆積させ、その後、当該多結晶シリコ
ン層をＳｉ“を用いたイオン打ち込み法により非品質化
させ、さらに、６００℃で熱処理することにより同相結
晶成長を行って粒径１〜３μｍの樹枝状結晶とし、半導
体層３゜を形成した。
５０℃で反応させることによって不純物濃度１ ｘ １
０”ａｔｍｓ／ｃｍ’の多結晶シリコンを厚さ１００
０人となるように堆積させ、その後、当該多結晶シリコ
ン層をＳｉ“を用いたイオン打ち込み法により非品質化
させ、さらに、６００℃で熱処理することにより同相結
晶成長を行って粒径１〜３μｍの樹枝状結晶とし、半導
体層３゜を形成した。
■真空容器内において８２ ＨａとＡｒの混合ガスをプ
ラズマ放電分解することにより、ボロン（Ｂ）膜７を形
成した。
ラズマ放電分解することにより、ボロン（Ｂ）膜７を形
成した。
■同一真空容器内において、ＸｅＣｊＺガスを用いたエ
キシマレーザ（波長３０８ｎｍ）を前記基板の裏面より
照射した。これにより、前記ソース領域およびドレイン
領域となる部分にのみボロンを不純物拡散させた。
キシマレーザ（波長３０８ｎｍ）を前記基板の裏面より
照射した。これにより、前記ソース領域およびドレイン
領域となる部分にのみボロンを不純物拡散させた。
■その後、実施例１と同様にして眉間絶縁膜、ソース電
極、ドレイン電極、保護膜を堆積し、ＴＰＴを完成させ
た。
極、ドレイン電極、保護膜を堆積し、ＴＰＴを完成させ
た。
このようにして形威したＴＰＴのソース領域、ドレイン
領域の表面の不純物濃度は２Ｘ１０”ａ ｔ ｍ ／
ｃ ｍ以上、シート抵抗は４０Ω／口であった。また電
極となるＡＩ！．−Ｓｔとも良好なオーミンク・コンタ
クトを形成した。
領域の表面の不純物濃度は２Ｘ１０”ａ ｔ ｍ ／
ｃ ｍ以上、シート抵抗は４０Ω／口であった。また電
極となるＡＩ！．−Ｓｔとも良好なオーミンク・コンタ
クトを形成した。
［発明の効果］
以上説明したように、本発明によれば、ＴＰＴのソース
、ドレイン領域を、例えば基板の裏面から光をあてると
いったレーザ・ドーピングで形成することにより、セル
フ・アラインにより形成することが可能となり、また横
方向の拡散が無いために、寄生容量の無い、すなわち高
速動作可能なＴＰＴを製造することが可能となる。
、ドレイン領域を、例えば基板の裏面から光をあてると
いったレーザ・ドーピングで形成することにより、セル
フ・アラインにより形成することが可能となり、また横
方向の拡散が無いために、寄生容量の無い、すなわち高
速動作可能なＴＰＴを製造することが可能となる。
また、イオン打ち込み法を用いる場合と比べて、不純物
注入後の活性化のための熱処理が不要となるために、プ
ロセスの低温化および簡略化が可能となる． ざらに、基板表面から入射するレーザ・ドーピングに比
べて、ゲート絶ｍＷＡのエッチングが不要となるために
、工程の簡略化が可能となる。
注入後の活性化のための熱処理が不要となるために、プ
ロセスの低温化および簡略化が可能となる． ざらに、基板表面から入射するレーザ・ドーピングに比
べて、ゲート絶ｍＷＡのエッチングが不要となるために
、工程の簡略化が可能となる。
第１図〜第３図は本発明の１実施例に係わる半導体装置
の製造工程について説明するための図、第４図は本発明
の第２の実施例に係わる半導体装置の製造工程について
説明するための図、第５図および第６図は従来のＳＯＩ
による半導体装置を示す概略的断面図である。 （符号の説明） １，１゜・・・透明基板、２ａ・・・ソース電極、２ｂ
・・・ドレイン領域、４．４”・・・ゲート絶縁膜、３
，３゛・・・半導体層、５，５゜・・・ゲート電極、７
・・・固体の不純物源。８・・・層間絶縁膜、９ａ・・
・ソース電極、９ｂ・・・ドレイン電極。１０・・・保
護膜。 第 Ｉ 図 第 ３ 図 ７ 第 ５ 図 第 ６ 図 ５
の製造工程について説明するための図、第４図は本発明
の第２の実施例に係わる半導体装置の製造工程について
説明するための図、第５図および第６図は従来のＳＯＩ
による半導体装置を示す概略的断面図である。 （符号の説明） １，１゜・・・透明基板、２ａ・・・ソース電極、２ｂ
・・・ドレイン領域、４．４”・・・ゲート絶縁膜、３
，３゛・・・半導体層、５，５゜・・・ゲート電極、７
・・・固体の不純物源。８・・・層間絶縁膜、９ａ・・
・ソース電極、９ｂ・・・ドレイン電極。１０・・・保
護膜。 第 Ｉ 図 第 ３ 図 ７ 第 ５ 図 第 ６ 図 ５
Claims (3)
- （１）透明基体上に遮光性を有する材料を用いてゲート
電極を形成する工程と、 該ゲート電極上および該透明基体上の前記ゲート電極を
形成しない部分にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜上に半導体層を形成する工程と、 前記透明基体には吸収されず且つ前記半導体層には吸収
されるような波長の光を当該透明基板の裏面より照射す
ると同時に前記半導体表面から不純物を供給することに
より、ソース領域およびドレイン領域を形成する工程と を少なくとも有することを特徴とする半導体装置の製造
方法。 - （２）前記半導体表面側から不純物を供給するための手
段が、不純物源として不純物を含むガスを光照射と同時
に導入することであることを特徴とする請求項１記載の
半導体装置の製造方法。 - （３）前記半導体表面側から不純物を供給するための手
段が、不純物源として予め半導体層上に不純物あるいは
不純物を含む物質を堆積させておくことであることを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229085A JPH0391932A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置の製造方法 |
| DE69006434T DE69006434T2 (de) | 1989-09-04 | 1990-08-28 | Herstellungsverfahren einer Halbleiteranordnung. |
| EP90309415A EP0416798B1 (en) | 1989-09-04 | 1990-08-29 | Manufacturing method for semiconductor device |
| US08/400,009 US5656511A (en) | 1989-09-04 | 1995-03-06 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229085A JPH0391932A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391932A true JPH0391932A (ja) | 1991-04-17 |
Family
ID=16886519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229085A Pending JPH0391932A (ja) | 1989-09-04 | 1989-09-04 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5656511A (ja) |
| EP (1) | EP0416798B1 (ja) |
| JP (1) | JPH0391932A (ja) |
| DE (1) | DE69006434T2 (ja) |
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| US6124155A (en) * | 1991-06-19 | 2000-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP2010093305A (ja) * | 1997-09-10 | 2010-04-22 | Thomson Licensing | 薄膜トランジスタ及びその形成方法 |
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- 1990-08-28 DE DE69006434T patent/DE69006434T2/de not_active Expired - Fee Related
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