JPH05275452A - 薄膜状絶縁ゲイト型半導体装置およびその作製方法 - Google Patents
薄膜状絶縁ゲイト型半導体装置およびその作製方法Info
- Publication number
- JPH05275452A JPH05275452A JP4098805A JP9880592A JPH05275452A JP H05275452 A JPH05275452 A JP H05275452A JP 4098805 A JP4098805 A JP 4098805A JP 9880592 A JP9880592 A JP 9880592A JP H05275452 A JPH05275452 A JP H05275452A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- substrate
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title abstract description 30
- 239000010408 film Substances 0.000 claims abstract description 132
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 230000001678 irradiating effect Effects 0.000 claims abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 48
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 48
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 34
- 239000011521 glass Substances 0.000 abstract description 12
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 82
- 230000008569 process Effects 0.000 description 31
- 229910052782 aluminium Inorganic materials 0.000 description 28
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 28
- 238000005530 etching Methods 0.000 description 23
- 230000015572 biosynthetic process Effects 0.000 description 17
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 16
- 230000037230 mobility Effects 0.000 description 14
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 239000002253 acid Substances 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000010407 anodic oxide Substances 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 238000005224 laser annealing Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000003513 alkali Substances 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000007687 exposure technique Methods 0.000 description 4
- 229910017604 nitric acid Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- -1 polycrystal Substances 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000009477 glass transition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000013081 microcrystal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052708 sodium Inorganic materials 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229920000548 poly(silane) polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 逆スタガー型の薄膜トランジスタにおいて、
作製工程を簡略化する、あるいは得られる薄膜トランジ
スタの凹凸を減らすことを目的とする。 【構成】 ゲイト絶縁膜上の半導体領域に選択的に不純
物ドープをおこない、よって、ソース、ドレイン、チャ
ネル形成領域を形成する工程、およびそれをレーザーア
ニールする工程を有する作製方法、あるいは、半導体領
域にレーザードーピング法によって選択的に不純物ドー
ピングをおこなう工程を有する作製方法。
作製工程を簡略化する、あるいは得られる薄膜トランジ
スタの凹凸を減らすことを目的とする。 【構成】 ゲイト絶縁膜上の半導体領域に選択的に不純
物ドープをおこない、よって、ソース、ドレイン、チャ
ネル形成領域を形成する工程、およびそれをレーザーア
ニールする工程を有する作製方法、あるいは、半導体領
域にレーザードーピング法によって選択的に不純物ドー
ピングをおこなう工程を有する作製方法。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ（Metal-Insulato
r-Semiconductor;金属−絶縁体−半導体）型半導体装
置、特にＭＩＳトランジスタに関する。特に、本発明は
絶縁基板上に形成された薄膜上のＭＩＳ型半導体装置、
薄膜トランジスタ（ＴＦＴ）に関し、なかでも、チャネ
ル形成領域が、ゲイト電極の上方に位置する、いわゆる
逆スタガー型の構造を有するＭＩＳ型半導体装置に関す
るものである。本発明の利用しうる分野としては、絶縁
基板上に形成された半導体集積回路、例えば液晶表示装
置に用いられるアクティブマトリクス型回路やイメージ
センサーの駆動回路等である。
r-Semiconductor;金属−絶縁体−半導体）型半導体装
置、特にＭＩＳトランジスタに関する。特に、本発明は
絶縁基板上に形成された薄膜上のＭＩＳ型半導体装置、
薄膜トランジスタ（ＴＦＴ）に関し、なかでも、チャネ
ル形成領域が、ゲイト電極の上方に位置する、いわゆる
逆スタガー型の構造を有するＭＩＳ型半導体装置に関す
るものである。本発明の利用しうる分野としては、絶縁
基板上に形成された半導体集積回路、例えば液晶表示装
置に用いられるアクティブマトリクス型回路やイメージ
センサーの駆動回路等である。
【０００２】
【従来の技術】近年、絶縁基板上に薄膜状のＭＩＳ型半
導体装置を形成した装置をもちいることがある。例え
ば、アクティブマトリクス型液晶表示装置等である。現
在、市販されているアクティブマトリクス型回路は、Ｔ
ＦＴを利用したものと、ＭＩＭ等のダイオードを利用し
たものがある。特に前者は高品位な画像が得られるとし
て近年、さかんに製造されている。
導体装置を形成した装置をもちいることがある。例え
ば、アクティブマトリクス型液晶表示装置等である。現
在、市販されているアクティブマトリクス型回路は、Ｔ
ＦＴを利用したものと、ＭＩＭ等のダイオードを利用し
たものがある。特に前者は高品位な画像が得られるとし
て近年、さかんに製造されている。
【０００３】ＴＦＴを利用したアクティブマトリクス回
路は、多結晶シリコン等の多結晶半導体を利用したＴＦ
Ｔと、アモルファスシリコンのようなアモルファス半導
体を利用したＴＦＴが知られている。後者は作製プロセ
ス上の問題から、大画面のものは作製が困難であり、大
画面用には３５０℃以下のプロセス温度で作製できる後
者が主として用いられる。
路は、多結晶シリコン等の多結晶半導体を利用したＴＦ
Ｔと、アモルファスシリコンのようなアモルファス半導
体を利用したＴＦＴが知られている。後者は作製プロセ
ス上の問題から、大画面のものは作製が困難であり、大
画面用には３５０℃以下のプロセス温度で作製できる後
者が主として用いられる。
【０００４】図２には従来のアモルファスシリコンＴＦ
Ｔ（逆スタガー型）の作製工程を示す。基板２０１とし
ては、コーニング７０５９等の耐熱性のある無アルカリ
ガラスが使用される。アモルファスシリコンＴＦＴのプ
ロセスの最高温度は３５０℃程度であるので、この温度
に耐えられるだけの材料が必要である。特に、液晶表示
パネルとして使用する場合には、熱処理によって歪むこ
とがないような耐熱性と高いガラス転移温度が必要であ
る。コーニング７０５９の場合にはこのガラス転移温度
が６００℃弱なので条件を満たす。
Ｔ（逆スタガー型）の作製工程を示す。基板２０１とし
ては、コーニング７０５９等の耐熱性のある無アルカリ
ガラスが使用される。アモルファスシリコンＴＦＴのプ
ロセスの最高温度は３５０℃程度であるので、この温度
に耐えられるだけの材料が必要である。特に、液晶表示
パネルとして使用する場合には、熱処理によって歪むこ
とがないような耐熱性と高いガラス転移温度が必要であ
る。コーニング７０５９の場合にはこのガラス転移温度
が６００℃弱なので条件を満たす。
【０００５】また、ＴＦＴの動作を安定にするために
は、ナトリウムのような可動イオンが基板中に含まれて
いることは望ましくない。コーニング７０５９はアルカ
リ濃度が十分に低いので問題はないが、もし、基板中に
多量のナトリウム等が含まれている場合には、基板中の
可動イオンがＴＦＴに侵入しないように、窒化珪素、酸
化アルミニウム等のパッシベーション膜を形成する必要
がある。
は、ナトリウムのような可動イオンが基板中に含まれて
いることは望ましくない。コーニング７０５９はアルカ
リ濃度が十分に低いので問題はないが、もし、基板中に
多量のナトリウム等が含まれている場合には、基板中の
可動イオンがＴＦＴに侵入しないように、窒化珪素、酸
化アルミニウム等のパッシベーション膜を形成する必要
がある。
【０００６】ついで、アルミニウムやタンタルのような
材料で、被膜を形成し、マスクでパターニングして、
ゲイト電極２０２を形成する。特にゲイト電極・配線と
上部の配線との短絡を防止するためには、このゲイト電
極の表面に酸化膜２０３を形成しておけばよい。酸化膜
の形成方法としては、陽極酸化法が主として用いられ
る。
材料で、被膜を形成し、マスクでパターニングして、
ゲイト電極２０２を形成する。特にゲイト電極・配線と
上部の配線との短絡を防止するためには、このゲイト電
極の表面に酸化膜２０３を形成しておけばよい。酸化膜
の形成方法としては、陽極酸化法が主として用いられ
る。
【０００７】そして、ゲイト絶縁膜２０４が形成され
る。このゲイト絶縁膜としては、一般には窒化珪素が用
いられるが、酸化珪素であってもよく、あるいは窒素と
酸素が任意の比率で混じった珪化物であってもよい。ま
た、単層の膜であってもよいし、多層の膜であってもよ
い。ゲイト絶縁膜として窒化珪素膜を使用する場合に
は、プラズマＣＶＤ法を使用した場合には、プロセス温
度が３５０℃程度になり、本工程の最高となる。この状
態を図２（Ａ）に示す。
る。このゲイト絶縁膜としては、一般には窒化珪素が用
いられるが、酸化珪素であってもよく、あるいは窒素と
酸素が任意の比率で混じった珪化物であってもよい。ま
た、単層の膜であってもよいし、多層の膜であってもよ
い。ゲイト絶縁膜として窒化珪素膜を使用する場合に
は、プラズマＣＶＤ法を使用した場合には、プロセス温
度が３５０℃程度になり、本工程の最高となる。この状
態を図２（Ａ）に示す。
【０００８】さらに、アモルファスシリコン膜を形成す
る。プラズマＣＶＤ法を使用する場合であれば、基板温
度は２５０〜３００℃が必要とされる。この膜の厚さは
薄い方が望ましく、通常は１０〜１００ｎｍ、好ましく
は１０〜３０ｎｍとされる。そして、マスクでパター
ニングして、アモルファスシリコン領域２０５を形成す
る。このアモルファスシリコン領域は後に、ＴＦＴのチ
ャネル形成領域となる。ここまでの状態を図２（Ｂ）に
示す。
る。プラズマＣＶＤ法を使用する場合であれば、基板温
度は２５０〜３００℃が必要とされる。この膜の厚さは
薄い方が望ましく、通常は１０〜１００ｎｍ、好ましく
は１０〜３０ｎｍとされる。そして、マスクでパター
ニングして、アモルファスシリコン領域２０５を形成す
る。このアモルファスシリコン領域は後に、ＴＦＴのチ
ャネル形成領域となる。ここまでの状態を図２（Ｂ）に
示す。
【０００９】さらに、全体に窒化珪素膜を形成して、こ
れをマスクでパターニングし、エッチングストッパー
２０６とする。このエッチングストッパーは後の工程
で、誤って、チャネル形成領域のアモルファスシリコン
領域２０５をエッチングしないように設けられるのであ
る。なぜなら前述のようにアモルファスシリコン領域２
０５は１０〜１００ｎｍという薄さであるからである。
また、エッチングストッパーの下部のアモルファスシリ
コン領域はチャネル形成領域として機能するので、エッ
チングストッパーはできるだけゲイト電極に重なるよう
に設計される。しかし、通常のマスク合わせでは多少の
ずれが生じるので、ゲイト電極に十分に重なるだけパタ
ーニングされる。
れをマスクでパターニングし、エッチングストッパー
２０６とする。このエッチングストッパーは後の工程
で、誤って、チャネル形成領域のアモルファスシリコン
領域２０５をエッチングしないように設けられるのであ
る。なぜなら前述のようにアモルファスシリコン領域２
０５は１０〜１００ｎｍという薄さであるからである。
また、エッチングストッパーの下部のアモルファスシリ
コン領域はチャネル形成領域として機能するので、エッ
チングストッパーはできるだけゲイト電極に重なるよう
に設計される。しかし、通常のマスク合わせでは多少の
ずれが生じるので、ゲイト電極に十分に重なるだけパタ
ーニングされる。
【００１０】その後、Ｎ型もしくはＰ型の導電型のシリ
コンの被膜を形成する。通常のアモルファスシリコンＴ
ＦＴはＮチャネル型とされる。このシリコンの被膜はア
モルファスシリコンではあまりにも導電率が低いので、
微結晶状態のシリコン膜とする。Ｎ型の微結晶シリコン
膜はプラズマＣＶＤ法で３５０℃以下の温度で作製する
ことができる。しかし、それでも抵抗が十分に低くない
ので、２００ｎｍ以上の厚さとする必要があった。ま
た、Ｐ型の微結晶シリコン膜は著しく抵抗が大きいので
用いることができず、したがって、Ｐチャネル型ＴＦＴ
をアモルファスシリコンで作製することは困難であっ
た。
コンの被膜を形成する。通常のアモルファスシリコンＴ
ＦＴはＮチャネル型とされる。このシリコンの被膜はア
モルファスシリコンではあまりにも導電率が低いので、
微結晶状態のシリコン膜とする。Ｎ型の微結晶シリコン
膜はプラズマＣＶＤ法で３５０℃以下の温度で作製する
ことができる。しかし、それでも抵抗が十分に低くない
ので、２００ｎｍ以上の厚さとする必要があった。ま
た、Ｐ型の微結晶シリコン膜は著しく抵抗が大きいので
用いることができず、したがって、Ｐチャネル型ＴＦＴ
をアモルファスシリコンで作製することは困難であっ
た。
【００１１】このようにして形成されたシリコン膜をマ
スクでパターニングし、Ｎ型微結晶シリコン領域２０
７が形成される。ここまでの状態を図２（Ｃ）に示す。
スクでパターニングし、Ｎ型微結晶シリコン領域２０
７が形成される。ここまでの状態を図２（Ｃ）に示す。
【００１２】図２（Ｃ）の状態では、（Ｎ型の）微結晶
シリコン膜が、エッチングストッパー上で接合している
ので、ＴＦＴは機能しない。したがって、これを分断す
る必要がある。そこで、マスクを用いて、これを分断
し、溝２０８を形成する。もし、エッチングストッパー
がなければ、誤って下地のアモルファスシリコン領域２
０５までをもエッチングしてしまう恐れがある。。なぜ
なら微結晶シリコン領域２０７の厚さは、その下のアモ
ルファスシリコン領域の数倍から１０数倍、あるいはそ
れ以上も厚いからである。
シリコン膜が、エッチングストッパー上で接合している
ので、ＴＦＴは機能しない。したがって、これを分断す
る必要がある。そこで、マスクを用いて、これを分断
し、溝２０８を形成する。もし、エッチングストッパー
がなければ、誤って下地のアモルファスシリコン領域２
０５までをもエッチングしてしまう恐れがある。。なぜ
なら微結晶シリコン領域２０７の厚さは、その下のアモ
ルファスシリコン領域の数倍から１０数倍、あるいはそ
れ以上も厚いからである。
【００１３】その後、公知の方法によって、配線２０９
や画素電極２１０が、マスク、を用いて作製され
る。この状態を図２（Ｄ）に示す。
や画素電極２１０が、マスク、を用いて作製され
る。この状態を図２（Ｄ）に示す。
【００１４】以上の方法では、マスクの枚数が７枚とい
う多量であるので、歩留りの低下が懸念される。そこ
で、以下に示すようにマスク枚数を減らす方法も提案さ
れている。まず、基板上に第１のマスクを使用して、ゲ
イト電極部をパターニングする。その後、ゲイト絶縁膜
を形成し、さらに、アモルファスシリコン膜と窒化珪素
膜（後にエッチングストッパーとなる）を連続的に形成
する。そして、裏面から露光して、ゲイト電極部をマス
クとして窒化珪素膜のみを自己整合的にエッチングして
エッチングストッパーを形成する。そして、その上に微
結晶シリコン膜を形成し、第２のマスクを用いて、チャ
ネル上方の溝（図２の２０８に対応）を含むＴＦＴの領
域を形成する。その後、第３、第４のマスクを用いて、
配線や電極を形成する。最終的には図２（Ｄ）で示され
るものと同等なものが得られる。このように、セルフア
ライン工程を駆使することにより、マスク数を３枚減ら
すことができる。
う多量であるので、歩留りの低下が懸念される。そこ
で、以下に示すようにマスク枚数を減らす方法も提案さ
れている。まず、基板上に第１のマスクを使用して、ゲ
イト電極部をパターニングする。その後、ゲイト絶縁膜
を形成し、さらに、アモルファスシリコン膜と窒化珪素
膜（後にエッチングストッパーとなる）を連続的に形成
する。そして、裏面から露光して、ゲイト電極部をマス
クとして窒化珪素膜のみを自己整合的にエッチングして
エッチングストッパーを形成する。そして、その上に微
結晶シリコン膜を形成し、第２のマスクを用いて、チャ
ネル上方の溝（図２の２０８に対応）を含むＴＦＴの領
域を形成する。その後、第３、第４のマスクを用いて、
配線や電極を形成する。最終的には図２（Ｄ）で示され
るものと同等なものが得られる。このように、セルフア
ライン工程を駆使することにより、マスク数を３枚減ら
すことができる。
【００１５】
【発明が解決しようとする課題】さて、このようにして
形成されたＴＦＴは、図からわかるように、非常に凹凸
の激しいものとなる。これは主に、ゲイト電極部（ゲイ
ト電極の酸化物２０３を含む）、エッチングストッパー
と微結晶シリコン領域に起因するものであり、ゲイト電
極部の厚さを３００ｎｍ、エッチングストッパーの厚さ
を２００ｎｍ、微結晶シリコン領域２０６の厚さを３０
０ｎｍとすれば、基板上には８００ｎｍもの凹凸が生じ
ることとなる。
形成されたＴＦＴは、図からわかるように、非常に凹凸
の激しいものとなる。これは主に、ゲイト電極部（ゲイ
ト電極の酸化物２０３を含む）、エッチングストッパー
と微結晶シリコン領域に起因するものであり、ゲイト電
極部の厚さを３００ｎｍ、エッチングストッパーの厚さ
を２００ｎｍ、微結晶シリコン領域２０６の厚さを３０
０ｎｍとすれば、基板上には８００ｎｍもの凹凸が生じ
ることとなる。
【００１６】例えば、液晶表示パネルのアクティブマト
リクス回路として使用する場合には、セルの厚さは５〜
６μｍの厚さで、０．１μｍ以下の精度で制御されてい
る。このような条件で、１μｍもの凹凸があればセルの
厚さの均一性に著しい欠陥を与えることとなる。
リクス回路として使用する場合には、セルの厚さは５〜
６μｍの厚さで、０．１μｍ以下の精度で制御されてい
る。このような条件で、１μｍもの凹凸があればセルの
厚さの均一性に著しい欠陥を与えることとなる。
【００１７】しかし、ＴＦＴの凹凸の原因として挙げら
れるこれらの要因は、いずれも簡単に低減できるもので
はない。すなわち、ゲイト電極部を薄くするためにはゲ
イト電極・配線の抵抗を高くすることとなる。かといっ
て、抵抗を一定に保つためにゲイト電極の幅（すなわち
チャネル長）を広くすると、ＴＦＴの動作速度が低下す
るばかりか、ＴＦＴ部分の面積が大きくなり、液晶表示
装置に使用する場合には開口率の低下につながる。
れるこれらの要因は、いずれも簡単に低減できるもので
はない。すなわち、ゲイト電極部を薄くするためにはゲ
イト電極・配線の抵抗を高くすることとなる。かといっ
て、抵抗を一定に保つためにゲイト電極の幅（すなわち
チャネル長）を広くすると、ＴＦＴの動作速度が低下す
るばかりか、ＴＦＴ部分の面積が大きくなり、液晶表示
装置に使用する場合には開口率の低下につながる。
【００１８】また、エッチングストッパーが薄いと、微
結晶シリコン領域をエッチングしている間に誤ってその
下のアモルファスシリコン領域までエッチングする可能
性があり、歩留りが低下する。さらに、微結晶シリコン
領域の厚さが薄いと、ＴＦＴのソース／ドレイン領域の
抵抗が大きく、ＴＦＴのＯＮ／ＯＦＦ比が低下する。
結晶シリコン領域をエッチングしている間に誤ってその
下のアモルファスシリコン領域までエッチングする可能
性があり、歩留りが低下する。さらに、微結晶シリコン
領域の厚さが薄いと、ＴＦＴのソース／ドレイン領域の
抵抗が大きく、ＴＦＴのＯＮ／ＯＦＦ比が低下する。
【００１９】さらにエッチングストッパーはＴＦＴの完
成時にもそのまま残存するが、これに使用される窒化珪
素膜は、電荷をトラップする性質を有し、何らかの理由
でここに電荷がトラップされると、その下のアモルファ
スシリコン領域２０５に不本意なチャネルが形成されて
しまい、ドレイン電流のリークの要因となる。この問題
点を避けるためには、エッチングストッパを酸化珪素と
窒化珪素の２層構造とすることが必要であるが、その場
合も酸化珪素膜の厚さは十分に大きなことが必要であ
り、好ましくは１００ｎｍ以上が必要である。
成時にもそのまま残存するが、これに使用される窒化珪
素膜は、電荷をトラップする性質を有し、何らかの理由
でここに電荷がトラップされると、その下のアモルファ
スシリコン領域２０５に不本意なチャネルが形成されて
しまい、ドレイン電流のリークの要因となる。この問題
点を避けるためには、エッチングストッパを酸化珪素と
窒化珪素の２層構造とすることが必要であるが、その場
合も酸化珪素膜の厚さは十分に大きなことが必要であ
り、好ましくは１００ｎｍ以上が必要である。
【００２０】本発明はこのような従来の問題点に鑑みて
なされたものであり、本発明の目的の一つは、プロセス
の簡略化である。例えば、マスクの枚数を従来の方法よ
りも減らすことによって歩留りを向上せしめる。あるい
は、成膜工程を減らすことによってスループットを向上
させ、コストを低減させることを目的とする。
なされたものであり、本発明の目的の一つは、プロセス
の簡略化である。例えば、マスクの枚数を従来の方法よ
りも減らすことによって歩留りを向上せしめる。あるい
は、成膜工程を減らすことによってスループットを向上
させ、コストを低減させることを目的とする。
【００２１】本発明の他の目的はＴＦＴをより平坦にす
ることである。このことによって、液晶表示パネルに使
用する場合の問題を解決することができるばかりか、他
の応用においても平坦化は重要な技術課題であり、従来
のＴＦＴでは応用が困難であったものにも応用すること
が可能となる。
ることである。このことによって、液晶表示パネルに使
用する場合の問題を解決することができるばかりか、他
の応用においても平坦化は重要な技術課題であり、従来
のＴＦＴでは応用が困難であったものにも応用すること
が可能となる。
【００２２】
【問題を解決するための手段】上記の諸問題点を解決す
るために、本発明はエッチングストッパーを使用しない
全く新しいＴＦＴ作製方法およびその方法によって作製
されたＴＦＴを提案する。また、微結晶シリコン領域
（ソース／ドレイン）の厚さを薄くするためにはその抵
抗が十分に低くなるようにする。さらには、本発明で
は、従来のようにチャネル形成領域となるアモルファス
シリコン領域（膜）の形成と、ソース／ドレイン領域と
なる微結晶シリコン領域（膜）の形成というような２段
階のプロセスを経ずして、１枚のシリコン膜を形成し、
これをある部分はソース／ドレイン領域にある部分はチ
ャネル形成領域に作製し直すという構成を有する。
るために、本発明はエッチングストッパーを使用しない
全く新しいＴＦＴ作製方法およびその方法によって作製
されたＴＦＴを提案する。また、微結晶シリコン領域
（ソース／ドレイン）の厚さを薄くするためにはその抵
抗が十分に低くなるようにする。さらには、本発明で
は、従来のようにチャネル形成領域となるアモルファス
シリコン領域（膜）の形成と、ソース／ドレイン領域と
なる微結晶シリコン領域（膜）の形成というような２段
階のプロセスを経ずして、１枚のシリコン膜を形成し、
これをある部分はソース／ドレイン領域にある部分はチ
ャネル形成領域に作製し直すという構成を有する。
【００２３】スループットの向上に際しては、被膜の作
製を少なくすることが最重要課題である。成膜工程は成
膜に時間を要するだけでなく、チャンバー内のクリーニ
ングにも同程度の時間を要し、極めて清浄な環境を要求
される現代の半導体プロセスにおいては、チャンバーの
掃除の合間に成膜をおこなうというのが実情である。し
たがって、厚い被膜を形成するよりも薄い被膜を形成す
ること、多層の被膜を形成するより単層の被膜を形成す
ることが、スループットを上げるうえで必要である。そ
の意味で、成膜工程を削減することは望ましい。
製を少なくすることが最重要課題である。成膜工程は成
膜に時間を要するだけでなく、チャンバー内のクリーニ
ングにも同程度の時間を要し、極めて清浄な環境を要求
される現代の半導体プロセスにおいては、チャンバーの
掃除の合間に成膜をおこなうというのが実情である。し
たがって、厚い被膜を形成するよりも薄い被膜を形成す
ること、多層の被膜を形成するより単層の被膜を形成す
ることが、スループットを上げるうえで必要である。そ
の意味で、成膜工程を削減することは望ましい。
【００２４】本発明の１つの技術思想に基づいたＴＦＴ
は以下のような構成を有する。まず、逆スタガー型のＴ
ＦＴである。ゲイト電極を覆ってゲイト絶縁膜が形成さ
れ、さらに、半導体膜が形成されているが、そのゲイト
電極の上方の部分はチャネル形成領域として機能するよ
うに実質的に真性である。その他の部分はＮ型もしくは
Ｐ型であり、ソース／ドレインとして機能する。また、
チャネル形成領域として機能する部分は、アモルファ
ス、セミアモルファス、微結晶、多結晶、あるいはそれ
らの中間状態のいずれをも取りうる。オフ電流を抑えた
い場合にはアモルファスが望ましい。一方、ソース／ド
レインとして機能する領域は十分に抵抗の小さな多結
晶、セミアモルファス、あるいは微結晶である。しか
も、本発明では、この領域はレーザーアニールによって
形成されることを特徴とする。
は以下のような構成を有する。まず、逆スタガー型のＴ
ＦＴである。ゲイト電極を覆ってゲイト絶縁膜が形成さ
れ、さらに、半導体膜が形成されているが、そのゲイト
電極の上方の部分はチャネル形成領域として機能するよ
うに実質的に真性である。その他の部分はＮ型もしくは
Ｐ型であり、ソース／ドレインとして機能する。また、
チャネル形成領域として機能する部分は、アモルファ
ス、セミアモルファス、微結晶、多結晶、あるいはそれ
らの中間状態のいずれをも取りうる。オフ電流を抑えた
い場合にはアモルファスが望ましい。一方、ソース／ド
レインとして機能する領域は十分に抵抗の小さな多結
晶、セミアモルファス、あるいは微結晶である。しか
も、本発明では、この領域はレーザーアニールによって
形成されることを特徴とする。
【００２５】このような構成では、被膜の形成は、半導
体膜を１層だけ形成すればよく、量産性が向上する。さ
らに、従来の，微結晶シリコンが形成されなければＴＦ
Ｔの凹凸を減らすことができる。もちろん、本発明は、
チャネル形成領域とソース／ドレイン等の不純物領域を
ただの１層の半導体膜で形成することを要求するのでは
なく、コストと特性を考慮して、素子の特性をより向上
させるために多層としてもよいことは言うまでもない。
体膜を１層だけ形成すればよく、量産性が向上する。さ
らに、従来の，微結晶シリコンが形成されなければＴＦ
Ｔの凹凸を減らすことができる。もちろん、本発明は、
チャネル形成領域とソース／ドレイン等の不純物領域を
ただの１層の半導体膜で形成することを要求するのでは
なく、コストと特性を考慮して、素子の特性をより向上
させるために多層としてもよいことは言うまでもない。
【００２６】さらに本発明の別の技術思想に基づいたＴ
ＦＴはチャネル形成領域の上部にエッチングストッパー
を有しないことを特徴とする。少なくとも窒化珪素ある
いは類似の電荷トラップの性質を有する材料がチャネル
形成領域に密着、あるいは薄い（１００ｎｍ以下）絶縁
膜を介して存在しないことを特徴とする。
ＦＴはチャネル形成領域の上部にエッチングストッパー
を有しないことを特徴とする。少なくとも窒化珪素ある
いは類似の電荷トラップの性質を有する材料がチャネル
形成領域に密着、あるいは薄い（１００ｎｍ以下）絶縁
膜を介して存在しないことを特徴とする。
【００２７】エッチングストッパーが存在することは、
ＴＦＴの凹凸の重要な要因であり、エッチングストッパ
ーが窒化珪素のごとき材料で構成されている場合には、
ドレイン電流のリークも生じる。本発明の上記の技術思
想によって、このような問題点が解決される。
ＴＦＴの凹凸の重要な要因であり、エッチングストッパ
ーが窒化珪素のごとき材料で構成されている場合には、
ドレイン電流のリークも生じる。本発明の上記の技術思
想によって、このような問題点が解決される。
【００２８】もちろん、本発明のこの技術思想がチャネ
ル形成領域の上に何の物体も存在しないことを要求する
のではなく、上記の問題点を露顕せしめない程度の物体
が存在することは何ら問題ではない。
ル形成領域の上に何の物体も存在しないことを要求する
のではなく、上記の問題点を露顕せしめない程度の物体
が存在することは何ら問題ではない。
【００２９】本発明のＴＦＴの作製は図１に示される方
法によっておこなわれるが、もちろん、この工程図に必
要な変更加えられることはありうる。図に示すように、
耐熱性無アルカリガラス（例えばコーニング７０５９）
基板１０１上に、ゲイト電極１０２がマスクによって
パターニングされる。必要によっては、図１に示すよう
にゲイト電極の表面に酸化膜１０３を形成して、絶縁性
を高めてもよい。さらに、ゲイト絶縁膜１０４を形成す
る。こうして、図１（Ａ）を得る。
法によっておこなわれるが、もちろん、この工程図に必
要な変更加えられることはありうる。図に示すように、
耐熱性無アルカリガラス（例えばコーニング７０５９）
基板１０１上に、ゲイト電極１０２がマスクによって
パターニングされる。必要によっては、図１に示すよう
にゲイト電極の表面に酸化膜１０３を形成して、絶縁性
を高めてもよい。さらに、ゲイト絶縁膜１０４を形成す
る。こうして、図１（Ａ）を得る。
【００３０】次に、アモルファス、セミアモルファス、
微結晶、多結晶、あるいはそれらの中間状態のシリコン
の薄膜を形成し、マスクによってパターニングをおこ
ない、半導体領域１０５を形成する。実際には、成膜温
度とオフ電流を考慮してアモルファスシリコン膜を形成
する場合が多いが、レーザーアニール等の低温結晶化技
術を使用して多結晶、あるいはセミアモルファスシリコ
ンとしてもよい。しかし、多結晶シリコンやセミアモル
ファスシリコンを使用した場合には電界移動度が大きく
なるが、オフ電流も大きくなるので、液晶表示パネルの
アクティブマトリクス回路には適当でない。
微結晶、多結晶、あるいはそれらの中間状態のシリコン
の薄膜を形成し、マスクによってパターニングをおこ
ない、半導体領域１０５を形成する。実際には、成膜温
度とオフ電流を考慮してアモルファスシリコン膜を形成
する場合が多いが、レーザーアニール等の低温結晶化技
術を使用して多結晶、あるいはセミアモルファスシリコ
ンとしてもよい。しかし、多結晶シリコンやセミアモル
ファスシリコンを使用した場合には電界移動度が大きく
なるが、オフ電流も大きくなるので、液晶表示パネルの
アクティブマトリクス回路には適当でない。
【００３１】次いで、レーザー光に対してマスク材とな
るような被膜、例えば珪素の多い窒化珪素膜（厚さ５０
ｎｍ以上が好ましい）を形成して、これをマスクにて
パターニングする。このときには窒化珪素膜の上にフォ
トレジストを残存させてもよい。すなわち、図１（Ｃ）
において、１０６が窒化珪素膜であり、１０７がフォト
レジストである。後のイオン注入の工程を想定して、フ
ォトレジストの厚さは１００ｎｍ以上、好ましくは５０
０ｎｍ以上とする。
るような被膜、例えば珪素の多い窒化珪素膜（厚さ５０
ｎｍ以上が好ましい）を形成して、これをマスクにて
パターニングする。このときには窒化珪素膜の上にフォ
トレジストを残存させてもよい。すなわち、図１（Ｃ）
において、１０６が窒化珪素膜であり、１０７がフォト
レジストである。後のイオン注入の工程を想定して、フ
ォトレジストの厚さは１００ｎｍ以上、好ましくは５０
０ｎｍ以上とする。
【００３２】この状態で、最初にイオン注入あるいはイ
オンドープ等の方法によって、半導体領域１０５に選択
的に不純物を注入する。こうして、不純物領域１０８が
形成される。しかしながら、この不純物注入によって半
導体膜中には非常に大きな欠陥が生じてしまい、もはや
半導体としては機能しなくなる。そこで、レーザー光を
上方から照射して結晶化をおこなう。このレーザーアニ
ール工程では、そのレーザー光のパルス幅やエネルギー
密度を適当に制御することによって、極めて単結晶状態
に近い多結晶状態からセミアモルファス状態まで様々な
状態のシリコンを形成することが出来る。
オンドープ等の方法によって、半導体領域１０５に選択
的に不純物を注入する。こうして、不純物領域１０８が
形成される。しかしながら、この不純物注入によって半
導体膜中には非常に大きな欠陥が生じてしまい、もはや
半導体としては機能しなくなる。そこで、レーザー光を
上方から照射して結晶化をおこなう。このレーザーアニ
ール工程では、そのレーザー光のパルス幅やエネルギー
密度を適当に制御することによって、極めて単結晶状態
に近い多結晶状態からセミアモルファス状態まで様々な
状態のシリコンを形成することが出来る。
【００３３】もし、窒化珪素膜１０６が存在しない場合
にはレーザー光は不純物のドープされていないチャネル
形成領域として機能する領域まで到達し、その部分を結
晶化させる。窒化珪素膜が存在する場合には、それによ
って光が多く吸収され結晶化はおこらず、最初の状態が
保たれる。
にはレーザー光は不純物のドープされていないチャネル
形成領域として機能する領域まで到達し、その部分を結
晶化させる。窒化珪素膜が存在する場合には、それによ
って光が多く吸収され結晶化はおこらず、最初の状態が
保たれる。
【００３４】チャネル領域がレーザー光によって結晶化
することは、移動度が増大するという点からは好ましい
ことのように思えるが、現在のレーザー技術では、レー
ザーのショットのエネルギーのばらつきによって、結晶
化の程度のばらつきが極めて大きく、移動度がまちまち
のＴＦＴが形成されてしまう。
することは、移動度が増大するという点からは好ましい
ことのように思えるが、現在のレーザー技術では、レー
ザーのショットのエネルギーのばらつきによって、結晶
化の程度のばらつきが極めて大きく、移動度がまちまち
のＴＦＴが形成されてしまう。
【００３５】一定の移動度のＴＦＴだけが要求される場
合には何ら問題はないが、移動度として一定の下限値を
満足させ、さらにオフ電流も一定の上限値を満足させる
となると条件は極めて厳しくなる。なぜならば、移動度
の大きなＴＦＴでは、一般的にオフ電流も大きくなるか
らである。例えば、液晶表示パネルのアクティブマトリ
クス回路においては、移動度だけでなく、オフ電流も重
要なファクターであるので、粒のそろったＴＦＴが要求
される。したがって、そのような場合には、むしろ移動
度は低くてもオフ電流の低いアモルファスシリコンある
いはそれに近い材料でできたＴＦＴが望まれる。したが
って、本発明においても、そのような目的の場合にはレ
ーザー光が誤ってチャネル形成領域に入らないようにし
なければならない。
合には何ら問題はないが、移動度として一定の下限値を
満足させ、さらにオフ電流も一定の上限値を満足させる
となると条件は極めて厳しくなる。なぜならば、移動度
の大きなＴＦＴでは、一般的にオフ電流も大きくなるか
らである。例えば、液晶表示パネルのアクティブマトリ
クス回路においては、移動度だけでなく、オフ電流も重
要なファクターであるので、粒のそろったＴＦＴが要求
される。したがって、そのような場合には、むしろ移動
度は低くてもオフ電流の低いアモルファスシリコンある
いはそれに近い材料でできたＴＦＴが望まれる。したが
って、本発明においても、そのような目的の場合にはレ
ーザー光が誤ってチャネル形成領域に入らないようにし
なければならない。
【００３６】このドーピング工程はレーザードーピング
によっておこなってもよい。レーザードーピングとは、
不純物を含有する雰囲気中に試料を置き、そこにレーザ
ー光もしくはそれと同等な強光を照射することによっ
て、試料表面を加熱、活性化せしめ、さらに不純物ガス
を分解して、試料表面に拡散させる方法である。不純物
ガスとしては、Ｎ型を付与する場合にはＰＨ3 （フォス
フィン）が、Ｐ型を付与する場合にはＢ2 Ｈ6 （ジボラ
ン）が一般によく使用される。
によっておこなってもよい。レーザードーピングとは、
不純物を含有する雰囲気中に試料を置き、そこにレーザ
ー光もしくはそれと同等な強光を照射することによっ
て、試料表面を加熱、活性化せしめ、さらに不純物ガス
を分解して、試料表面に拡散させる方法である。不純物
ガスとしては、Ｎ型を付与する場合にはＰＨ3 （フォス
フィン）が、Ｐ型を付与する場合にはＢ2 Ｈ6 （ジボラ
ン）が一般によく使用される。
【００３７】本発明人等の知見によると、レーザー照射
時には、試料を２５０〜５００℃程度に加熱しておくと
不純物の拡散が試料内部にまで進行し、不純物濃度も十
分大きくすることができた。チャネル形成領域をアモル
ファスシリコンに保つためにはあまり高温の状態に試料
を置くことは望ましくなく、また、ガラス基板にも制約
が加わることから２５０〜３５０℃程度の加熱にとどめ
ることが望ましい。また、レーザードーピングをおこな
う場合には、フォトレジストのマスク１０７は必ずしも
必要でない。イオン注入のようなドーピング法では、注
入される高エネルギーイオンが誤ってチャネル形成領域
に入らないように、イオンエネルギーを十分に減衰させ
られるだけの十分な厚さのフォトレジスト等のマスクが
必要なのであるが、レーザードーピングは一種の熱拡散
法であるので、窒化珪素マスク１０６のような熱的な拡
散に対して十分なマスク作用を有する材料のマスクだけ
で十分である。レーザードーピング技術の詳細について
は、本発明人等の発明である特願平３−２８３９８１に
記述されている。
時には、試料を２５０〜５００℃程度に加熱しておくと
不純物の拡散が試料内部にまで進行し、不純物濃度も十
分大きくすることができた。チャネル形成領域をアモル
ファスシリコンに保つためにはあまり高温の状態に試料
を置くことは望ましくなく、また、ガラス基板にも制約
が加わることから２５０〜３５０℃程度の加熱にとどめ
ることが望ましい。また、レーザードーピングをおこな
う場合には、フォトレジストのマスク１０７は必ずしも
必要でない。イオン注入のようなドーピング法では、注
入される高エネルギーイオンが誤ってチャネル形成領域
に入らないように、イオンエネルギーを十分に減衰させ
られるだけの十分な厚さのフォトレジスト等のマスクが
必要なのであるが、レーザードーピングは一種の熱拡散
法であるので、窒化珪素マスク１０６のような熱的な拡
散に対して十分なマスク作用を有する材料のマスクだけ
で十分である。レーザードーピング技術の詳細について
は、本発明人等の発明である特願平３−２８３９８１に
記述されている。
【００３８】このようにドーピングをおこなった後、窒
化珪素膜１０６とフォトレジスト（大抵の場合、レーザ
ー光の照射によって蒸発してしまう）１０７を除去し、
公知の方法によって、配線１１０やＩＴＯの画素電極１
１１を、マスクおよびによって形成する。以上の工
程によって必要なマスクは合計５枚であるが、従来のよ
うにセルフアライン方式を駆使することによって４枚ま
で低減できる。すなわち、ゲイト電極の形成に１枚、半
導体領域の形成に１枚、画素電極と配線の形成に計２枚
を必要とする。窒化珪素膜１０６等のパターニングには
ゲイト電極をマスクとする裏面露光をおこなって対処す
る。
化珪素膜１０６とフォトレジスト（大抵の場合、レーザ
ー光の照射によって蒸発してしまう）１０７を除去し、
公知の方法によって、配線１１０やＩＴＯの画素電極１
１１を、マスクおよびによって形成する。以上の工
程によって必要なマスクは合計５枚であるが、従来のよ
うにセルフアライン方式を駆使することによって４枚ま
で低減できる。すなわち、ゲイト電極の形成に１枚、半
導体領域の形成に１枚、画素電極と配線の形成に計２枚
を必要とする。窒化珪素膜１０６等のパターニングには
ゲイト電極をマスクとする裏面露光をおこなって対処す
る。
【００３９】図１（Ｄ）から明らかなように、本発明に
よるＴＦＴは、従来のＴＦＴに比べて凹凸が小さい。こ
れは、凹凸の主な要因が、ゲイト電極部の凹凸だけだか
らである。半導体領域１０５の厚さは極めて薄く、従来
のＴＦＴと同様に１０〜１００ｎｍであるので、大した
寄与をしない。
よるＴＦＴは、従来のＴＦＴに比べて凹凸が小さい。こ
れは、凹凸の主な要因が、ゲイト電極部の凹凸だけだか
らである。半導体領域１０５の厚さは極めて薄く、従来
のＴＦＴと同様に１０〜１００ｎｍであるので、大した
寄与をしない。
【００４０】このように半導体領域、すなわちソース／
ドレインが薄くても良いのは、該領域の不純物濃度が十
分大きく、かつその結晶性が良好だからであり、つまる
ところレーザーアニールあるいはレーザードーピングに
よって本発明の特徴がもたらされたのである。また、本
発明では、従来のようにエッチングストッパーは存在せ
ず、また、本発明で使用されるマスク材も、ＴＦＴ完成
後は残存することは必要とされないので、ＴＦＴの凹凸
は著しく減少する。
ドレインが薄くても良いのは、該領域の不純物濃度が十
分大きく、かつその結晶性が良好だからであり、つまる
ところレーザーアニールあるいはレーザードーピングに
よって本発明の特徴がもたらされたのである。また、本
発明では、従来のようにエッチングストッパーは存在せ
ず、また、本発明で使用されるマスク材も、ＴＦＴ完成
後は残存することは必要とされないので、ＴＦＴの凹凸
は著しく減少する。
【００４１】本発明によって、従来のアモルファスシリ
コンＴＦＴで主として作製されたＮチャネルＴＦＴ（Ｎ
ＴＦＴ）以外に、従来の技術では困難であった実用的な
ＰチャネルＴＦＴ（ＰＴＦＴ）も作製できるようになっ
た。すなわち、従来はチャネル領域のアモルファスシリ
コン中のホールの移動度が電子の移動度に比べて小さい
のに加えて、ソース／ドレインの十分に抵抗の低いＰ型
シリコンが得られなかったためにＰＴＦＴは現実的では
なかったのであるが、本発明によって、Ｐ型シリコンの
抵抗をＮ型シリコンに匹敵するだけ低くすることが可能
となったために、実際に素子として機能するＰＴＦＴが
作製できるようになったのである。
コンＴＦＴで主として作製されたＮチャネルＴＦＴ（Ｎ
ＴＦＴ）以外に、従来の技術では困難であった実用的な
ＰチャネルＴＦＴ（ＰＴＦＴ）も作製できるようになっ
た。すなわち、従来はチャネル領域のアモルファスシリ
コン中のホールの移動度が電子の移動度に比べて小さい
のに加えて、ソース／ドレインの十分に抵抗の低いＰ型
シリコンが得られなかったためにＰＴＦＴは現実的では
なかったのであるが、本発明によって、Ｐ型シリコンの
抵抗をＮ型シリコンに匹敵するだけ低くすることが可能
となったために、実際に素子として機能するＰＴＦＴが
作製できるようになったのである。
【００４２】したがって、相補型ＭＯＳ回路（ＣＭＯＳ
回路）をアモルファスシリコンＴＦＴあるいは低温作製
ＴＦＴによって構成することが可能となった。従来、Ｔ
ＦＴを使用したＣＭＯＳ回路は、１０００℃以上の温度
で石英基板上に形成される高温作製ＴＦＴか、６００℃
程度の温度で無アルカリガラス基板上に形成される中温
作製ＴＦＴに限られていた。最高プロセス温度が３５０
℃程度のＴＦＴによって構成されたＣＭＯＳ回路は従
来、不可能と思われていた。
回路）をアモルファスシリコンＴＦＴあるいは低温作製
ＴＦＴによって構成することが可能となった。従来、Ｔ
ＦＴを使用したＣＭＯＳ回路は、１０００℃以上の温度
で石英基板上に形成される高温作製ＴＦＴか、６００℃
程度の温度で無アルカリガラス基板上に形成される中温
作製ＴＦＴに限られていた。最高プロセス温度が３５０
℃程度のＴＦＴによって構成されたＣＭＯＳ回路は従
来、不可能と思われていた。
【００４３】図３にはその例を示す。図１に示した方法
と同じように、基板３０１上にＮＴＦＴのゲイト電極３
０２とＰＴＦＴのゲイト電極３０３とを第１のマスクに
よって形成し、その後、必要によってはゲイト電極の表
面を陽極酸化法によって酸化して、ゲイト絶縁膜３０４
を形成する。さらに、第２のマスクを使用してＮＴＦＴ
の半導体領域３０５とＰＴＦＴの半導体領域３０６とを
形成する。
と同じように、基板３０１上にＮＴＦＴのゲイト電極３
０２とＰＴＦＴのゲイト電極３０３とを第１のマスクに
よって形成し、その後、必要によってはゲイト電極の表
面を陽極酸化法によって酸化して、ゲイト絶縁膜３０４
を形成する。さらに、第２のマスクを使用してＮＴＦＴ
の半導体領域３０５とＰＴＦＴの半導体領域３０６とを
形成する。
【００４４】半導体領域は結晶性の良好なものほど、Ｐ
ＴＦＴの移動度が大きなものが得られる。ＣＭＯＳとし
て機能させるには、ＮＴＦＴの移動度とＰＴＦＴの移動
度があまりに違いすぎてはよくない。移動度の大きなＰ
ＴＦＴを得るためには、被膜の作製温度を高くすると良
いが、基板の制約等の条件からむやみに成膜温度は上げ
られない。しかし、基板温度３５０℃程度でもジシラン
やトリシランのようなポリシランを用いて被膜を形成す
ると、見掛けの上ではアモルファスではあるが、移動度
がＮＴＦＴの数分の１程度のものが得られる。また、プ
ラズマＣＶＤ法で被膜を形成したのち、水素雰囲気で３
００〜３５０℃程度で２４時間以上のアニールをおこな
ってもよい。
ＴＦＴの移動度が大きなものが得られる。ＣＭＯＳとし
て機能させるには、ＮＴＦＴの移動度とＰＴＦＴの移動
度があまりに違いすぎてはよくない。移動度の大きなＰ
ＴＦＴを得るためには、被膜の作製温度を高くすると良
いが、基板の制約等の条件からむやみに成膜温度は上げ
られない。しかし、基板温度３５０℃程度でもジシラン
やトリシランのようなポリシランを用いて被膜を形成す
ると、見掛けの上ではアモルファスではあるが、移動度
がＮＴＦＴの数分の１程度のものが得られる。また、プ
ラズマＣＶＤ法で被膜を形成したのち、水素雰囲気で３
００〜３５０℃程度で２４時間以上のアニールをおこな
ってもよい。
【００４５】その後、窒化珪素のマスク３０７と３０８
とを、第３のマスクを使用してパターニングする。もち
ろん、先に示したようにゲイト電極をマスクとする裏面
露光法によって、セルフアライン的に、この窒化珪素マ
スクを形成してもよい。その場合には第３のマスクは不
要である。このようにして得られた素子の断面図を図３
（Ａ）に示す。
とを、第３のマスクを使用してパターニングする。もち
ろん、先に示したようにゲイト電極をマスクとする裏面
露光法によって、セルフアライン的に、この窒化珪素マ
スクを形成してもよい。その場合には第３のマスクは不
要である。このようにして得られた素子の断面図を図３
（Ａ）に示す。
【００４６】その後、まず、ＰＴＦＴの領域に第４のマ
スクを使用してフォトレジストのマスク３０９を形成
し、図３（Ｂ）に示すように、フォスヒンＰＨ3 の雰囲
気中でレーザーを照射する。こうしてＮＴＦＴ（左側）
の不純物領域３１０を形成する。さらに、今度はＮＴＦ
Ｔの領域に第５のマスクを使用してフォトレジストのマ
スク３１１を形成し、図３（Ｃ）に示すように、ジボラ
ンＢ2 Ｈ6 の雰囲気中でレーザーを照射し、ＰＴＦＴ
（右側）の不純物領域３１２を形成する。いずれのレー
ザードーピングの工程においても、窒化珪素マスクによ
ってレーザー光が吸収されるので、チャネル形成領域３
１３、３１４は結晶化しない。
スクを使用してフォトレジストのマスク３０９を形成
し、図３（Ｂ）に示すように、フォスヒンＰＨ3 の雰囲
気中でレーザーを照射する。こうしてＮＴＦＴ（左側）
の不純物領域３１０を形成する。さらに、今度はＮＴＦ
Ｔの領域に第５のマスクを使用してフォトレジストのマ
スク３１１を形成し、図３（Ｃ）に示すように、ジボラ
ンＢ2 Ｈ6 の雰囲気中でレーザーを照射し、ＰＴＦＴ
（右側）の不純物領域３１２を形成する。いずれのレー
ザードーピングの工程においても、窒化珪素マスクによ
ってレーザー光が吸収されるので、チャネル形成領域３
１３、３１４は結晶化しない。
【００４７】その後、図３（Ｃ）に示すように、公知の
金属配線技術（第６のマスクを使用）によって、金属配
線（アルミニウム等）３１５、３１６、３１７を形成す
ればＮＴＦＴ３１８とＰＴＦＴ３１９からなるＣＭＯＳ
回路が形成される。
金属配線技術（第６のマスクを使用）によって、金属配
線（アルミニウム等）３１５、３１６、３１７を形成す
ればＮＴＦＴ３１８とＰＴＦＴ３１９からなるＣＭＯＳ
回路が形成される。
【００４８】上記のプロセスにおいては６枚のマスクを
使用するが、窒化珪素マスク３０７、３０８を作製する
際に裏面露光技術を用いれば、１枚のマスクが削減され
る。また、レーザードーピングの工程は、公知のイオン
注入法やイオンドーピング法によってもおこなうことが
できる。また、不純物領域の形成に際し、特に不純物濃
度の微妙な制御が可能なイオン注入法やイオンドーピン
グ法によってもおこなう場合には、ＮＴＦＴの不純物領
域とＰＴＦＴの不純物領域を分けて作製するのではな
く、最初にいずれかの導電型の不純物領域を全てのＴＦ
Ｔに於いて形成し、その後、特定のＴＦＴだけに逆の導
電型とすることも可能である。その場合には、さらにマ
スクが１枚削減される。しかしながら、この方法は、不
純物濃度の制御が難しいレーザードーピングでは難し
い。
使用するが、窒化珪素マスク３０７、３０８を作製する
際に裏面露光技術を用いれば、１枚のマスクが削減され
る。また、レーザードーピングの工程は、公知のイオン
注入法やイオンドーピング法によってもおこなうことが
できる。また、不純物領域の形成に際し、特に不純物濃
度の微妙な制御が可能なイオン注入法やイオンドーピン
グ法によってもおこなう場合には、ＮＴＦＴの不純物領
域とＰＴＦＴの不純物領域を分けて作製するのではな
く、最初にいずれかの導電型の不純物領域を全てのＴＦ
Ｔに於いて形成し、その後、特定のＴＦＴだけに逆の導
電型とすることも可能である。その場合には、さらにマ
スクが１枚削減される。しかしながら、この方法は、不
純物濃度の制御が難しいレーザードーピングでは難し
い。
【００４９】レーザードーピングにて、このような方法
をおこなおうとすれば、最初に基板温度を若干低めに設
定して、全ＴＦＴに対して、ある導電型の不純物領域を
形成し、次に、基板温度を上げて、特定のＴＦＴだけに
逆の導電型のドーピングをおこなうことによって対応で
きる。なぜなら、基板温度が高くなるほど、ドーピング
される不純物濃度が大きくなるからである。
をおこなおうとすれば、最初に基板温度を若干低めに設
定して、全ＴＦＴに対して、ある導電型の不純物領域を
形成し、次に、基板温度を上げて、特定のＴＦＴだけに
逆の導電型のドーピングをおこなうことによって対応で
きる。なぜなら、基板温度が高くなるほど、ドーピング
される不純物濃度が大きくなるからである。
【００５０】本発明では、特にレーザードーピングに関
しては、図４に示すような方法も可能である。この方法
では裏面からレーザー光を照射することによって、ゲイ
ト電極部をマスクとして、セルフアライン的にドーピン
グをおこなうものである。
しては、図４に示すような方法も可能である。この方法
では裏面からレーザー光を照射することによって、ゲイ
ト電極部をマスクとして、セルフアライン的にドーピン
グをおこなうものである。
【００５１】まず、図１の場合と同様に、レーザー光を
透過する基板４０１上にマスクを使用して、ゲイト電
極４０２を形成する。必要に応じてその酸化物４０３を
形成し、さらにゲイト絶縁膜４０４を形成する。そし
て、マスクを用いて、半導体領域４０５をパターニン
グする。（図４（Ａ）、（Ｂ））
透過する基板４０１上にマスクを使用して、ゲイト電
極４０２を形成する。必要に応じてその酸化物４０３を
形成し、さらにゲイト絶縁膜４０４を形成する。そし
て、マスクを用いて、半導体領域４０５をパターニン
グする。（図４（Ａ）、（Ｂ））
【００５２】次いで、基板の裏面からレーザー光を照射
する。このとき、レーザー光は図４（Ｃ）に示すように
基板中では平行に進行するが、ゲイト電極部は凹凸があ
るため、レーザー光は屈折し、また、ゲイト電極等で回
折し、平行度が損なわれる。加えて、このような凹凸部
では、レーザーの透過する部分（酸化物層４０３やゲイ
ト絶縁膜４０４）においてはレーザー光が他の部分に比
べて多く吸収される。その結果、単にゲイト電極によっ
てマスクされるだけでなく、上記のような複雑な現象に
よって、ゲイト電極部の上方のと凸部ではレーザー光の
強度は著しく低下し、もはやレーザードーピングがおこ
なわれることはない。したがって、初期の状態が保た
れ、チャネル形成領域４０６となる。
する。このとき、レーザー光は図４（Ｃ）に示すように
基板中では平行に進行するが、ゲイト電極部は凹凸があ
るため、レーザー光は屈折し、また、ゲイト電極等で回
折し、平行度が損なわれる。加えて、このような凹凸部
では、レーザーの透過する部分（酸化物層４０３やゲイ
ト絶縁膜４０４）においてはレーザー光が他の部分に比
べて多く吸収される。その結果、単にゲイト電極によっ
てマスクされるだけでなく、上記のような複雑な現象に
よって、ゲイト電極部の上方のと凸部ではレーザー光の
強度は著しく低下し、もはやレーザードーピングがおこ
なわれることはない。したがって、初期の状態が保た
れ、チャネル形成領域４０６となる。
【００５３】一方、その他の部分ではレーザードーピン
グがおこなわれ，不純物領域４０７が形成される。その
後、マスク、によって金属配線４０９と画素電極４
１０等を形成すればよい。
グがおこなわれ，不純物領域４０７が形成される。その
後、マスク、によって金属配線４０９と画素電極４
１０等を形成すればよい。
【００５４】この方法は、他の方法に比べて、工程が極
めて簡単である。すなわち、マスク数は、図１の方法で
裏面露光のセルフアラインプロセスを採用した場合と同
じく４枚である。また、図１の方法と違い、マスク（例
えば図１の１０６）を形成する露光工程が１つ減る。当
然のことながら、マスクに用いる窒化珪素膜等を形成す
る工程は不要である。また、これが本方法の最大の特徴
であるのだが、ソース／ドレインとゲイト電極の重なり
が少なく、寄生容量を抑えることができる。
めて簡単である。すなわち、マスク数は、図１の方法で
裏面露光のセルフアラインプロセスを採用した場合と同
じく４枚である。また、図１の方法と違い、マスク（例
えば図１の１０６）を形成する露光工程が１つ減る。当
然のことながら、マスクに用いる窒化珪素膜等を形成す
る工程は不要である。また、これが本方法の最大の特徴
であるのだが、ソース／ドレインとゲイト電極の重なり
が少なく、寄生容量を抑えることができる。
【００５５】しかしながら、本方法では基板にレーザー
光に対して透明なものを使用しなければならない。コー
ニング７０５９ガラス基板は、理想的な無アルカリガラ
スであるが、紫外線の透明度がよくないので、エキシマ
ーレーザーによってレーザードーピングをおこなうには
不適当である。あえて、コーニング７０５９ガラスを使
用せんとすれば、レーザーの波長を長いもの（例えばア
ルゴンイオンレーザーやＮｄ：ＹＡＧレーザー等）にす
る必要がある。さらには、エキシマーレーザー光を非線
型光学効果によって、波長を２倍あるいはそれ以上の長
さとすることも可能である。
光に対して透明なものを使用しなければならない。コー
ニング７０５９ガラス基板は、理想的な無アルカリガラ
スであるが、紫外線の透明度がよくないので、エキシマ
ーレーザーによってレーザードーピングをおこなうには
不適当である。あえて、コーニング７０５９ガラスを使
用せんとすれば、レーザーの波長を長いもの（例えばア
ルゴンイオンレーザーやＮｄ：ＹＡＧレーザー等）にす
る必要がある。さらには、エキシマーレーザー光を非線
型光学効果によって、波長を２倍あるいはそれ以上の長
さとすることも可能である。
【００５６】
【実施例】〔実施例１〕 本実施例は図５に示す作製工
程にしたがって形成された。作製工程断面図は図１に対
応する。ただし、図１の金属配線・電極１１０形成工程
までで、ＩＴＯ画素電極１１１形成の工程は含まれな
い。ゲイト電極はタンタルであり、ゲイト電極の表面に
は、工程５において厚さ約２００ｎｍの陽極酸化膜を形
成して絶縁性を向上せしめた。不純物のドーピング手段
には、イオンドーピング法を用いた。本工程で使用され
ているマスクの枚数は４枚である。全工程は２６工程か
らなる。
程にしたがって形成された。作製工程断面図は図１に対
応する。ただし、図１の金属配線・電極１１０形成工程
までで、ＩＴＯ画素電極１１１形成の工程は含まれな
い。ゲイト電極はタンタルであり、ゲイト電極の表面に
は、工程５において厚さ約２００ｎｍの陽極酸化膜を形
成して絶縁性を向上せしめた。不純物のドーピング手段
には、イオンドーピング法を用いた。本工程で使用され
ているマスクの枚数は４枚である。全工程は２６工程か
らなる。
【００５７】図５〜図１０において、『スパッタ』はス
パッタリング成膜法、『ＰＣＶＤ』はプラズマＣＶＤ
法、『ＲＩＥ』は反応性イオンエッチング法を意味す
る。また、これらの手法の後に：に続いて書かれている
のは、膜厚、使用ガス等である。
パッタリング成膜法、『ＰＣＶＤ』はプラズマＣＶＤ
法、『ＲＩＥ』は反応性イオンエッチング法を意味す
る。また、これらの手法の後に：に続いて書かれている
のは、膜厚、使用ガス等である。
【００５８】本実施例に対応する従来の作製工程は断面
図は図２に、工程図は図９に示されるが、ここでは、使
用されるマスクの枚数は６枚であり、全工程は２９工程
からなる。
図は図２に、工程図は図９に示されるが、ここでは、使
用されるマスクの枚数は６枚であり、全工程は２９工程
からなる。
【００５９】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でタンタル膜を厚さ２００ｎ
ｍ形成した（工程２）。そして、これをマスクでパタ
ーニングし（工程３）、混酸（５％の硝酸を含む燐酸）
でエッチングした（工程４）。その後、タンタルゲイト
電極（図１の１０２）に通電して陽極酸化をおこない、
最大で２５０Ｖまで電圧を上げて、陽極酸化膜（図１の
１０３）を厚さ２００ｎｍ形成した（工程５）。陽極酸
化の手法については、特願平３−２３７１００もしくは
同３−２３８７１３に記述されているので、ここでは詳
述しない。
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でタンタル膜を厚さ２００ｎ
ｍ形成した（工程２）。そして、これをマスクでパタ
ーニングし（工程３）、混酸（５％の硝酸を含む燐酸）
でエッチングした（工程４）。その後、タンタルゲイト
電極（図１の１０２）に通電して陽極酸化をおこない、
最大で２５０Ｖまで電圧を上げて、陽極酸化膜（図１の
１０３）を厚さ２００ｎｍ形成した（工程５）。陽極酸
化の手法については、特願平３−２３７１００もしくは
同３−２３８７１３に記述されているので、ここでは詳
述しない。
【００６０】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である窒化珪素膜（図１の１０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
イト絶縁膜である窒化珪素膜（図１の１０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
【００６１】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
【００６２】その後、厚さ２００ｎｍの窒化珪素膜をプ
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、マスクによ
って、窒化珪素マスクのパターニングをおこない（工程
１５）、窒化珪素膜をバッファー弗酸でエッチングして
（工程１６）、窒化珪素マスク（図１の１０６）を形成
した。窒化珪素マスクの上には厚さ約５００ｎｍのレジ
スト（図１の１０７）が残った。
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、マスクによ
って、窒化珪素マスクのパターニングをおこない（工程
１５）、窒化珪素膜をバッファー弗酸でエッチングして
（工程１６）、窒化珪素マスク（図１の１０６）を形成
した。窒化珪素マスクの上には厚さ約５００ｎｍのレジ
スト（図１の１０７）が残った。
【００６３】ついで、イオンドーピング法によって、１
×１０14ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
×１０14ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
【００６４】その後、ＸｅＣｌエキシマーレーザーによ
ってレーザーアニールをおこない（工程２０）、窒化珪
素マスク（図１の１０６）をバッファー弗酸でエッチン
グして除去した（工程２１）。その後、基板を洗浄した
（工程２２）。
ってレーザーアニールをおこない（工程２０）、窒化珪
素マスク（図１の１０６）をバッファー弗酸でエッチン
グして除去した（工程２１）。その後、基板を洗浄した
（工程２２）。
【００６５】そして、アルミニウム被膜をスパッタ法に
よって、厚さ４００ｎｍ形成し（工程２３）、アルミニ
ウム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。以上の工程を経てＮＴＦＴが作製された。
よって、厚さ４００ｎｍ形成し（工程２３）、アルミニ
ウム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。以上の工程を経てＮＴＦＴが作製された。
【００６６】〔実施例２〕 本実施例は図６に示す作製
工程にしたがって形成された。作製工程断面図は裏面露
光技術を用いる点を除けば図１に対応する。ただし、図
６に示されているのは、実施例１と同様、図１の金属配
線・電極１１０形成工程までの工程である。ゲイト電極
はアルミニウムであり、ゲイト電極の表面には、工程５
において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁
性を向上せしめた。窒化珪素マスクの形成には裏面露光
技術を用いた。不純物のドーピング手段には、イオンド
ーピング法を用いた。本工程で使用されているマスクの
枚数は、裏面露光技術によって、１枚削減され、３枚で
ある。全工程は２６工程からなる。
工程にしたがって形成された。作製工程断面図は裏面露
光技術を用いる点を除けば図１に対応する。ただし、図
６に示されているのは、実施例１と同様、図１の金属配
線・電極１１０形成工程までの工程である。ゲイト電極
はアルミニウムであり、ゲイト電極の表面には、工程５
において厚さ約２００ｎｍの陽極酸化膜を形成して絶縁
性を向上せしめた。窒化珪素マスクの形成には裏面露光
技術を用いた。不純物のドーピング手段には、イオンド
ーピング法を用いた。本工程で使用されているマスクの
枚数は、裏面露光技術によって、１枚削減され、３枚で
ある。全工程は２６工程からなる。
【００６７】本実施例に対応する従来の作製工程は図１
０に示されるが、ここでは、使用されるマスクの枚数は
３枚であり、全工程は２３工程からなる。
０に示されるが、ここでは、使用されるマスクの枚数は
３枚であり、全工程は２３工程からなる。
【００６８】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図１の１０２）に通電して陽極酸化をお
こない、最大で２５０Ｖまで電圧を上げて、陽極酸化膜
（図１の１０３）を厚さ２００ｎｍ形成した（工程
５）。
細に説明する。基板としてはコーニング７０５９ガラス
（図１の１０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図１の１０２）に通電して陽極酸化をお
こない、最大で２５０Ｖまで電圧を上げて、陽極酸化膜
（図１の１０３）を厚さ２００ｎｍ形成した（工程
５）。
【００６９】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である窒化珪素膜（図１の１０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
イト絶縁膜である窒化珪素膜（図１の１０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
【００７０】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図１の１０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
【００７１】その後、厚さ２００ｎｍの窒化珪素膜をプ
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、レジストを塗
布した状態で基板の裏面から露光し、ゲイト電極をマス
クとしてセルフアライン的に窒化珪素マスクのパターニ
ングをおこない（工程１５）、窒化珪素膜をバッファー
弗酸でエッチングして（工程１６）、窒化珪素マスク
（図１の１０６）を形成した。窒化珪素マスクの上には
厚さ約５００ｎｍのレジスト（図１の１０７）が残っ
た。
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、レジストを塗
布した状態で基板の裏面から露光し、ゲイト電極をマス
クとしてセルフアライン的に窒化珪素マスクのパターニ
ングをおこない（工程１５）、窒化珪素膜をバッファー
弗酸でエッチングして（工程１６）、窒化珪素マスク
（図１の１０６）を形成した。窒化珪素マスクの上には
厚さ約５００ｎｍのレジスト（図１の１０７）が残っ
た。
【００７２】ついで、イオンドーピング法によって、１
×１０14ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
×１０14ｃｍ-2のドーズ量のリンイオンを１０ｋｅＶの
加速エネルギーで打ち込み（工程１７）、不純物領域
（図１の１０８）を形成した。その後、基板を洗浄し
（工程１８）、残存したレジストを除去した（工程１
９）。
【００７３】その後、ＸｅＣｌエキシマーレーザーによ
ってレーザーアニールをおこない（工程２０）、窒化珪
素マスク（図１の１０６）をバッファー弗酸でエッチン
グして除去した（工程２１）。その後、基板を洗浄した
（工程２２）。
ってレーザーアニールをおこない（工程２０）、窒化珪
素マスク（図１の１０６）をバッファー弗酸でエッチン
グして除去した（工程２１）。その後、基板を洗浄した
（工程２２）。
【００７４】そして、アルミニウム被膜をスパッタ法に
よって、厚さ４００ｎｍ形成し（工程２３）、アルミニ
ウム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。以上の工程を経てＮＴＦＴが作製された。
よって、厚さ４００ｎｍ形成し（工程２３）、アルミニ
ウム配線をマスクによってパターニングし（工程２
４）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程２５）、アルミニウム配線（図１の１１
０）を形成した。残存したレジストは除去した（工程２
６）。以上の工程を経てＮＴＦＴが作製された。
【００７５】〔実施例３〕 本実施例は図７に示す作製
工程にしたがって形成された。作製工程断面図は図４に
対応する。ただし、図７に示されているのは、図４の金
属配線・電極４０９形成工程までの工程である。ゲイト
電極はアルミニウムであり、ゲイト電極の表面には、工
程５において厚さ約２００ｎｍの陽極酸化膜を形成して
絶縁性を向上せしめた。不純物のドーピング手段には、
裏面からのレーザー光照射によるレーザードーピング技
術を用いた。本工程で使用されているマスクの枚数は３
枚である。全工程は１９工程からなる。
工程にしたがって形成された。作製工程断面図は図４に
対応する。ただし、図７に示されているのは、図４の金
属配線・電極４０９形成工程までの工程である。ゲイト
電極はアルミニウムであり、ゲイト電極の表面には、工
程５において厚さ約２００ｎｍの陽極酸化膜を形成して
絶縁性を向上せしめた。不純物のドーピング手段には、
裏面からのレーザー光照射によるレーザードーピング技
術を用いた。本工程で使用されているマスクの枚数は３
枚である。全工程は１９工程からなる。
【００７６】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図４の４０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図４の４０２）に通電して陽極酸化をお
こない、最大で２５０Ｖまで電圧を上げて、陽極酸化膜
（図４の４０３）を厚さ２００ｎｍ形成した（工程
５）。
細に説明する。基板としてはコーニング７０５９ガラス
（図４の４０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図４の４０２）に通電して陽極酸化をお
こない、最大で２５０Ｖまで電圧を上げて、陽極酸化膜
（図４の４０３）を厚さ２００ｎｍ形成した（工程
５）。
【００７７】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である窒化珪素膜（図４の４０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
イト絶縁膜である窒化珪素膜（図４の４０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は３００℃とした。
【００７８】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図４の４０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図４の４０５）を形成した。残ったレジストは除去
し（工程１２）、基板を洗浄した（工程１３）。
【００７９】その後、フォスヒン雰囲気中でＸｅＣｌエ
キシマーレーザー光を基板の裏面から露光し、ゲイト電
極をマスクとしてセルフアライン的に半導体領域のレー
ザードーピングをおこなった（工程１４）。ＸｅＣｌエ
キシマーレーザーは、波長が３０８ｎｍであるので、コ
ーニング７０５９でも透過することが出来た。レーザー
ドーピング中の基板温度は３００℃としたその後、基板
を洗浄した（工程１５）。
キシマーレーザー光を基板の裏面から露光し、ゲイト電
極をマスクとしてセルフアライン的に半導体領域のレー
ザードーピングをおこなった（工程１４）。ＸｅＣｌエ
キシマーレーザーは、波長が３０８ｎｍであるので、コ
ーニング７０５９でも透過することが出来た。レーザー
ドーピング中の基板温度は３００℃としたその後、基板
を洗浄した（工程１５）。
【００８０】そして、アルミニウム被膜をスパッタ法に
よって、厚さ４００ｎｍ形成し（工程１６）、アルミニ
ウム配線をマスクによってパターニングし（工程１
７）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程１８）、アルミニウム配線（図４の４０
９）を形成した。残存したレジストは除去した（工程１
９）。以上の工程を経てＮＴＦＴが作製された。
よって、厚さ４００ｎｍ形成し（工程１６）、アルミニ
ウム配線をマスクによってパターニングし（工程１
７）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程１８）、アルミニウム配線（図４の４０
９）を形成した。残存したレジストは除去した（工程１
９）。以上の工程を経てＮＴＦＴが作製された。
【００８１】〔実施例４〕 本実施例はＣＭＯＳ回路形
成のためのもので、図８に示す作製工程にしたがって形
成された。作製工程断面図は図３に対応する。ゲイト電
極はアルミニウムであり、ゲイト電極の表面には、工程
５において厚さ約２００ｎｍの陽極酸化膜を形成して絶
縁性を向上せしめた。不純物のドーピング手段には、レ
ーザードーピング技術を用いた。ドーピングに際して
は、同じ基板上にＮＴＦＴの領域とＰＴＦＴの領域を別
々に形成した。本工程で使用されているマスクの枚数は
６枚である。全工程は３２工程からなる。
成のためのもので、図８に示す作製工程にしたがって形
成された。作製工程断面図は図３に対応する。ゲイト電
極はアルミニウムであり、ゲイト電極の表面には、工程
５において厚さ約２００ｎｍの陽極酸化膜を形成して絶
縁性を向上せしめた。不純物のドーピング手段には、レ
ーザードーピング技術を用いた。ドーピングに際して
は、同じ基板上にＮＴＦＴの領域とＰＴＦＴの領域を別
々に形成した。本工程で使用されているマスクの枚数は
６枚である。全工程は３２工程からなる。
【００８２】以下、工程図にしたがって、本実施例を詳
細に説明する。基板としてはコーニング７０５９ガラス
（図３の３０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図３の３０２および３０３）に通電して
陽極酸化をおこない、最大で２５０Ｖまで電圧を上げ
て、陽極酸化膜を厚さ２００ｎｍ形成した（工程５）。
陽極酸化の手法についてはここでは詳述しない。
細に説明する。基板としてはコーニング７０５９ガラス
（図３の３０１）を使用した。これを洗浄し（工程
１）、その上にスパッタ法でアルミニウム膜を厚さ４０
０ｎｍ形成した（工程２）。そして、これをマスクで
パターニングし（工程３）、混酸（５％の硝酸を含む燐
酸）でエッチングした（工程４）。その後、アルミニウ
ムゲイト電極（図３の３０２および３０３）に通電して
陽極酸化をおこない、最大で２５０Ｖまで電圧を上げ
て、陽極酸化膜を厚さ２００ｎｍ形成した（工程５）。
陽極酸化の手法についてはここでは詳述しない。
【００８３】その後、レジストを除去し（工程６）、ゲ
イト絶縁膜である窒化珪素膜（図３の３０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は２５０℃とした。
イト絶縁膜である窒化珪素膜（図３の３０４）をプラズ
マＣＶＤ法によって厚さ２００ｎｍ形成した（工程
７）。このときの基板温度は３００℃とした。そして、
基板洗浄（工程８）後、プラズマＣＶＤ法によって厚さ
３０ｎｍのアモルファスシリコン膜を形成した（工程
９）このときの基板温度は２５０℃とした。
【００８４】そして、マスクによって、半導体領域の
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図３の３０５および３０６）を形成した。残ったレ
ジストは除去し（工程１２）、基板を洗浄した（工程１
３）。
パターニングをおこない（工程１０）、アモルファスシ
リコン膜をＣＦ4 を反応ガスとする反応性イオンエッチ
ング法によってエッチングして（工程１１）、半導体領
域（図３の３０５および３０６）を形成した。残ったレ
ジストは除去し（工程１２）、基板を洗浄した（工程１
３）。
【００８５】その後、厚さ２００ｎｍの窒化珪素膜をプ
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、マスクを使
用して窒化珪素マスクのパターニングをおこない（工程
１５）、窒化珪素膜をバッファー弗酸でエッチングして
（工程１６）、窒化珪素マスク（図３の３０７および３
０８）を形成した。窒化珪素マスクの上のレジストは除
去した（工程１７）。
ラズマＣＶＤ法によって形成した（工程１４）。このと
きの基板温度は３００℃とした。そして、マスクを使
用して窒化珪素マスクのパターニングをおこない（工程
１５）、窒化珪素膜をバッファー弗酸でエッチングして
（工程１６）、窒化珪素マスク（図３の３０７および３
０８）を形成した。窒化珪素マスクの上のレジストは除
去した（工程１７）。
【００８６】ついで、基板洗浄後（工程１８）、マスク
を用いてＮＴＦＴのパターンを形成した（工程１
９）。このとき、ＰＴＦＴはレジスト（図３の３０９）
によって覆われている。この状態でフォスヒン雰囲気に
おいてレーザードーピング法によってリンのドーピング
をおこなった（工程２０）。こうして、Ｎ型の不純物領
域（図３の３１０）を形成した。レーザードーピング終
了後、残存したレジスト（図３の３０９）を除去し（工
程２１）、基板洗浄した（工程２２）。
を用いてＮＴＦＴのパターンを形成した（工程１
９）。このとき、ＰＴＦＴはレジスト（図３の３０９）
によって覆われている。この状態でフォスヒン雰囲気に
おいてレーザードーピング法によってリンのドーピング
をおこなった（工程２０）。こうして、Ｎ型の不純物領
域（図３の３１０）を形成した。レーザードーピング終
了後、残存したレジスト（図３の３０９）を除去し（工
程２１）、基板洗浄した（工程２２）。
【００８７】同様に、マスクを用いてＰＴＦＴのパタ
ーンを形成した（工程２３）。このとき、ＮＴＦＴはレ
ジスト（図３の３１１）によって覆われている。この状
態でジボラン雰囲気においてレーザードーピング法によ
ってホウソのドーピングをおこなった（工程２４）。こ
うして、Ｐ型の不純物領域（図３の３１２）を形成し
た。レーザードーピング終了後、残存したレジスト（図
３の３１１）を除去し（工程２５）、基板洗浄した（工
程２６）。さらに、、窒化珪素マスク（図３の３０７お
よび３０８）をバッファー弗酸でエッチングして除去し
た（工程２７）。その後、基板を洗浄した（工程２
８）。
ーンを形成した（工程２３）。このとき、ＮＴＦＴはレ
ジスト（図３の３１１）によって覆われている。この状
態でジボラン雰囲気においてレーザードーピング法によ
ってホウソのドーピングをおこなった（工程２４）。こ
うして、Ｐ型の不純物領域（図３の３１２）を形成し
た。レーザードーピング終了後、残存したレジスト（図
３の３１１）を除去し（工程２５）、基板洗浄した（工
程２６）。さらに、、窒化珪素マスク（図３の３０７お
よび３０８）をバッファー弗酸でエッチングして除去し
た（工程２７）。その後、基板を洗浄した（工程２
８）。
【００８８】そして、アルミニウム被膜をスパッタ法に
よって、厚さ４００ｎｍ形成し（工程２９）、アルミニ
ウム配線をマスクによってパターニングし（工程３
０）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程３１）、アルミニウム配線（図３の３１
５、３１６、３１７）を形成した。残存したレジストは
除去した（工程３２）。以上の工程を経てＮＴＦＴが作
製された。
よって、厚さ４００ｎｍ形成し（工程２９）、アルミニ
ウム配線をマスクによってパターニングし（工程３
０）、さらに混酸によってアルミニウム被膜をエッチン
グして（工程３１）、アルミニウム配線（図３の３１
５、３１６、３１７）を形成した。残存したレジストは
除去した（工程３２）。以上の工程を経てＮＴＦＴが作
製された。
【００８９】
【発明の効果】本発明による効果は以上の記述から明ら
かなように、工程の簡略化に特徴がある。のみならず、
ソース、ドレイン領域のシート抵抗が小さいために品質
のよい（例えば、高速性に優れることやしきい値電圧が
小さいこと等）ＴＦＴを提供できることである。このよ
うに本発明は産業上有益である。
かなように、工程の簡略化に特徴がある。のみならず、
ソース、ドレイン領域のシート抵抗が小さいために品質
のよい（例えば、高速性に優れることやしきい値電圧が
小さいこと等）ＴＦＴを提供できることである。このよ
うに本発明は産業上有益である。
【図１】本発明によるＴＦＴの作製方法の断面図を示
す。
す。
【図２】従来のＴＦＴ作製方法の断面図を示す。
【図３】本発明によるＴＦＴの作製方法の断面図を示
す。
す。
【図４】本発明によるＴＦＴの作製方法の断面図を示
す。
す。
【図５】本発明によるＴＦＴの作製工程図を示す。
【図６】本発明によるＴＦＴの作製工程図を示す。
【図７】本発明によるＴＦＴの作製工程図を示す。
【図８】本発明によるＴＦＴの作製工程図を示す。
【図９】従来法によるＴＦＴの作製工程図を示す。
【図１０】従来法によるＴＦＴの作製工程図を示す。
１０１ 基板 １０２ ゲイト電極 １０３ ゲイト電極の表面酸化物 １０４ ゲイト絶縁膜 １０５ 半導体領域 １０６ 窒化珪素マスク １０７ フォトレジストマスク １０８ 不純物領域 １０９ チャネル形成領域 １１０ 金属配線 １１１ 画素電極（ＩＴＯ）
Claims (5)
- 【請求項１】 絶縁基板上にゲイト電極を有し、ゲイト
電極を覆ってゲイト絶縁膜を有し、該ゲイト絶縁膜に密
着してアモルファスもしくは多結晶の半導体被膜を有す
るＭＩＳ型半導体装置において、該半導体膜は、実質的
に真性な領域とＮまたはＰの導電型を有する領域とを有
することを特徴とする薄膜状絶縁ゲイト型半導体装置。 - 【請求項２】 絶縁基板上に形成された逆スタガー型の
ＭＩＳ型半導体装置であって、そのチャネル形成領域は
実質的に真性なアモルファス半導体からなり、そのソー
ス／ドレイン領域はＮ型もしくはＰ型の結晶性半導体か
らなり、前記結晶性半導体はレーザー光もしくは同等な
強光を照射されたことを特徴とする薄膜状絶縁ゲイト型
半導体装置。 - 【請求項３】 基板上にゲイト電極を形成する工程と、
ゲイト絶縁膜を形成する工程と、アモルファスもしくは
多結晶の半導体被膜を形成する工程と、マスク材を形成
する工程と、マスク材をマスクとして前記半導体被膜に
不純物注入をおこなう工程と、前記半導体被膜をレーザ
ー光もしくはそれと同等な強光を照射することによって
結晶性を付与する工程とを有することを特徴とする薄膜
状絶縁ゲイト型半導体装置。 - 【請求項４】 基板上にゲイト電極を形成する工程と、
ゲイト絶縁膜を形成する工程と、アモルファスもしくは
多結晶の半導体被膜を形成する工程と、マスク材を形成
する工程と、前記半導体被膜に不純物ガス雰囲気中でレ
ーザー光もしくはそれと同等な強光を照射することによ
ってマスク材で覆われていない部分に結晶性を付与する
とともに、該領域に不純物を添加する工程とを有するこ
とを特徴とする薄膜状絶縁ゲイト型半導体装置。 - 【請求項５】 透明な基板上にゲイト電極を形成する工
程と、ゲイト絶縁膜を形成する工程と、アモルファスも
しくは多結晶の半導体被膜を形成する工程と、基板の裏
面から不純物ガス雰囲気中でレーザー光もしくはそれと
同等な強光を照射することによってゲイト電極近傍以外
の前記半導体領域に結晶性を付与するとともに、該領域
に不純物を添加する工程とを有することを特徴とする薄
膜状絶縁ゲイト型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09880592A JP3173854B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| US08/035,582 US5696011A (en) | 1992-03-25 | 1993-03-23 | Method for forming an insulated gate field effect transistor |
| US08/768,850 US6323069B1 (en) | 1992-03-25 | 1996-12-17 | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US09/987,342 US6569724B2 (en) | 1992-03-25 | 2001-11-14 | Insulated gate field effect transistor and method for forming the same |
| US10/438,820 US6887746B2 (en) | 1992-03-25 | 2003-05-16 | Insulated gate field effect transistor and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09880592A JP3173854B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
Related Child Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09108245A Division JP3084252B2 (ja) | 1997-04-10 | 1997-04-10 | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 |
| JP10824497A Division JP3273592B2 (ja) | 1997-04-10 | 1997-04-10 | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 |
| JP476099A Division JP3224215B2 (ja) | 1992-03-25 | 1999-01-11 | 薄膜状絶縁ゲイト型半導体装置の作製方法 |
| JP881299A Division JP3225231B2 (ja) | 1999-01-18 | 1999-01-18 | 半導体集積回路の作製方法 |
| JP11199693A Division JP2000036606A (ja) | 1999-07-14 | 1999-07-14 | 薄膜状絶縁ゲイト型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275452A true JPH05275452A (ja) | 1993-10-22 |
| JP3173854B2 JP3173854B2 (ja) | 2001-06-04 |
Family
ID=14229561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09880592A Expired - Lifetime JP3173854B2 (ja) | 1992-03-25 | 1992-03-25 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US5696011A (ja) |
| JP (1) | JP3173854B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913860A2 (en) * | 1997-10-29 | 1999-05-06 | Xerox Corporation | Method of manufacturing a thin film transistor |
| JP2004349583A (ja) * | 2003-05-23 | 2004-12-09 | Sharp Corp | トランジスタの製造方法 |
| JP2008098638A (ja) * | 2006-10-09 | 2008-04-24 | Korea Electronics Telecommun | カルコゲナイド層を持つ薄膜トランジスタ及びその製造方法 |
| US7504325B2 (en) | 2002-11-05 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Laser doping processing method and method for manufacturing semiconductor device |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459763B1 (en) | 1990-05-29 | 1997-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistors |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| JP3173926B2 (ja) * | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US5789284A (en) * | 1994-09-29 | 1998-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating semiconductor thin film |
| USRE43450E1 (en) | 1994-09-29 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating semiconductor thin film |
| JP3173760B2 (ja) * | 1994-11-11 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW297138B (ja) * | 1995-05-31 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| KR100205306B1 (ko) * | 1995-12-26 | 1999-07-01 | 구본준 | 박막트랜지스터의 제조방법 |
| US6331457B1 (en) | 1997-01-24 | 2001-12-18 | Semiconductor Energy Laboratory., Ltd. Co. | Method for manufacturing a semiconductor thin film |
| KR100229676B1 (ko) * | 1996-08-30 | 1999-11-15 | 구자홍 | 셀프얼라인 박막트랜지스터 제조방법 |
| US5834342A (en) * | 1997-06-30 | 1998-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned silicidation of TFT source-drain region |
| US6191470B1 (en) | 1997-07-08 | 2001-02-20 | Micron Technology, Inc. | Semiconductor-on-insulator memory cell with buried word and body lines |
| US6072209A (en) | 1997-07-08 | 2000-06-06 | Micro Technology, Inc. | Four F2 folded bit line DRAM cell structure having buried bit and word lines |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5973356A (en) * | 1997-07-08 | 1999-10-26 | Micron Technology, Inc. | Ultra high density flash memory |
| JP3830623B2 (ja) | 1997-07-14 | 2006-10-04 | 株式会社半導体エネルギー研究所 | 結晶性半導体膜の作製方法 |
| JP3295346B2 (ja) | 1997-07-14 | 2002-06-24 | 株式会社半導体エネルギー研究所 | 結晶性珪素膜の作製方法及びそれを用いた薄膜トランジスタ |
| US6107641A (en) * | 1997-09-10 | 2000-08-22 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage |
| US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6025225A (en) | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
| US6246083B1 (en) | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6566172B1 (en) * | 1998-06-23 | 2003-05-20 | The Penn State Research Foundation | Method for manufacture of fully self-aligned tri-layer a-Si:H thin film transistors |
| US6134175A (en) | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| US7022556B1 (en) * | 1998-11-11 | 2006-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Exposure device, exposure method and method of manufacturing semiconductor device |
| JP2001168092A (ja) * | 1999-01-08 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6506635B1 (en) | 1999-02-12 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| US6395624B1 (en) | 1999-02-22 | 2002-05-28 | International Business Machines Corporation | Method for forming implants in semiconductor fabrication |
| US6300228B1 (en) | 1999-08-30 | 2001-10-09 | International Business Machines Corporation | Multiple precipitation doping process |
| US6426278B1 (en) | 1999-10-07 | 2002-07-30 | International Business Machines Corporation | Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos |
| CN100505313C (zh) * | 1999-12-10 | 2009-06-24 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| US6559594B2 (en) * | 2000-02-03 | 2003-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| EP1139409A3 (en) * | 2000-02-29 | 2003-01-02 | Agere Systems Guardian Corporation | Selective laser anneal on semiconductor material |
| US6444505B1 (en) * | 2000-10-04 | 2002-09-03 | Industrial Technology Research Institute | Thin film transistor (TFT) structure with planarized gate electrode |
| JP4731913B2 (ja) | 2003-04-25 | 2011-07-27 | 株式会社半導体エネルギー研究所 | パターンの形成方法および半導体装置の製造方法 |
| JP4619951B2 (ja) * | 2003-08-25 | 2011-01-26 | パナソニック株式会社 | 不純物導入層の形成方法 |
| KR100975523B1 (ko) * | 2003-12-30 | 2010-08-13 | 삼성전자주식회사 | 조절된 이동도를 가지는 반도체 소자 및 이를 적용한 ｔｆｔ |
| CN100533808C (zh) * | 2004-01-26 | 2009-08-26 | 株式会社半导体能源研究所 | 显示器件及其制造方法以及电视设备 |
| US7462514B2 (en) | 2004-03-03 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television |
| CN100593244C (zh) * | 2004-03-19 | 2010-03-03 | 株式会社半导体能源研究所 | 形成图案的方法、薄膜晶体管、显示设备及其制造方法 |
| US7642038B2 (en) * | 2004-03-24 | 2010-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus |
| US8158517B2 (en) | 2004-06-28 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring substrate, thin film transistor, display device and television device |
| US8461628B2 (en) * | 2005-03-18 | 2013-06-11 | Kovio, Inc. | MOS transistor with laser-patterned metal gate, and method for making the same |
| US7619248B1 (en) | 2005-03-18 | 2009-11-17 | Kovio, Inc. | MOS transistor with self-aligned source and drain, and method for making the same |
| EP1998373A3 (en) | 2005-09-29 | 2012-10-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| CN101283444B (zh) | 2005-11-15 | 2011-01-26 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| CN101030536B (zh) * | 2006-03-02 | 2010-06-23 | 株式会社半导体能源研究所 | 电路图案、薄膜晶体管及电子设备的制造方法 |
| US7691691B1 (en) | 2006-05-23 | 2010-04-06 | Kovio, Inc. | Semiconductor device and methods for making the same |
| US20080029046A1 (en) * | 2006-05-25 | 2008-02-07 | Welles Robert D | Hot water reclaimer |
| US7646015B2 (en) * | 2006-10-31 | 2010-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device and semiconductor device |
| US20080217563A1 (en) * | 2007-03-07 | 2008-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device and semiconductor manufacturing apparatus |
| KR100975204B1 (ko) * | 2008-08-04 | 2010-08-10 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| JP2010156960A (ja) | 2008-12-03 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| WO2010071183A1 (en) | 2008-12-19 | 2010-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR102159147B1 (ko) | 2009-03-12 | 2020-09-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| TWI485781B (zh) | 2009-03-13 | 2015-05-21 | Semiconductor Energy Lab | 半導體裝置及該半導體裝置的製造方法 |
| US7799666B1 (en) | 2009-07-27 | 2010-09-21 | Potomac Photonics, Inc. | Method of spatially selective laser-assisted doping of a semiconductor |
| TW201314389A (zh) * | 2011-09-29 | 2013-04-01 | Wistron Corp | 感光性間隙物及液晶顯示器的製作方法與陣列基板 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245172A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS61263273A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPS63237577A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | Ｍｉｓｆｅｔ製造方法 |
| JPH02222545A (ja) * | 1989-02-23 | 1990-09-05 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
Family Cites Families (94)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5640275A (en) * | 1979-09-12 | 1981-04-16 | Hitachi Ltd | Preparation of semiconductor device |
| US4266986A (en) | 1979-11-29 | 1981-05-12 | Bell Telephone Laboratories, Incorporated | Passivation of defects in laser annealed semiconductors |
| JPS5785262A (en) | 1980-11-17 | 1982-05-27 | Toshiba Corp | Manufacture of metal oxide semiconductor type semiconductor device |
| JPS582073A (ja) * | 1981-06-29 | 1983-01-07 | Sony Corp | 電界効果型トランジスタ |
| JPS5814524A (ja) | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58147069A (ja) * | 1982-02-25 | 1983-09-01 | Sharp Corp | 薄膜トランジスタ |
| GB2118774B (en) * | 1982-02-25 | 1985-11-27 | Sharp Kk | Insulated gate thin film transistor |
| JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| FR2535135B1 (fr) | 1982-10-21 | 1988-03-25 | Servel Michel | Systeme de synchronisation de multiplex numeriques de paquets |
| US4619034A (en) * | 1983-05-02 | 1986-10-28 | Ncr Corporation | Method of making laser recrystallized silicon-on-insulator nonvolatile memory device |
| CA1186070A (en) * | 1983-06-17 | 1985-04-23 | Iain D. Calder | Laser activated polysilicon connections for redundancy |
| US5242844A (en) | 1983-12-23 | 1993-09-07 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
| JPH0669094B2 (ja) | 1983-12-23 | 1994-08-31 | ソニー株式会社 | 電界効果型トランジスタ |
| US5172203A (en) | 1983-12-23 | 1992-12-15 | Sony Corporation | Semiconductor device with polycrystalline silicon active region and method of fabrication thereof |
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| US4698486A (en) * | 1984-02-28 | 1987-10-06 | Tamarack Scientific Co., Inc. | Method of heating semiconductor wafers in order to achieve annealing, silicide formation, reflow of glass passivation layers, etc. |
| US4769338A (en) | 1984-05-14 | 1988-09-06 | Energy Conversion Devices, Inc. | Thin film field effect transistor and method of making same |
| US4727044A (en) | 1984-05-18 | 1988-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of making a thin film transistor with laser recrystallized source and drain |
| JPS60245173A (ja) | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS60245174A (ja) | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
| JPH07118443B2 (ja) | 1984-05-18 | 1995-12-18 | ソニー株式会社 | 半導体装置の製法 |
| JPS61116820A (ja) | 1984-11-13 | 1986-06-04 | Fujitsu Ltd | 半導体のアニ−ル方法 |
| JPS61133662A (ja) | 1984-12-03 | 1986-06-20 | Canon Inc | アクテイブマトリクス型薄膜トランジスタ基板 |
| JPS61135110A (ja) | 1984-12-05 | 1986-06-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0691032B2 (ja) * | 1985-06-27 | 1994-11-14 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS6230379A (ja) * | 1985-07-31 | 1987-02-09 | Seiko Epson Corp | 薄膜トランジスタ |
| DE3689735T2 (de) | 1985-08-02 | 1994-06-30 | Semiconductor Energy Lab | Verfahren und Gerät zur Herstellung von Halbleitervorrichtungen. |
| JPS62104171A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPH0746729B2 (ja) | 1985-12-26 | 1995-05-17 | キヤノン株式会社 | 薄膜トランジスタの製造方法 |
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
| JPS62205664A (ja) | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS63164A (ja) * | 1986-06-19 | 1988-01-05 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6310573A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5963288A (en) | 1987-08-20 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal device having sealant and spacers made from the same material |
| JPS6380570A (ja) | 1986-09-24 | 1988-04-11 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
| JPS63169767A (ja) | 1987-01-07 | 1988-07-13 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US4743567A (en) | 1987-08-11 | 1988-05-10 | North American Philips Corp. | Method of forming thin, defect-free, monocrystalline layers of semiconductor materials on insulators |
| JPH01115162A (ja) * | 1987-10-29 | 1989-05-08 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPH01171274A (ja) | 1987-12-25 | 1989-07-06 | Ricoh Co Ltd | 薄膜トランジスターの製造方法 |
| JP2659976B2 (ja) | 1988-01-19 | 1997-09-30 | 株式会社東芝 | 薄膜トランジスタとその製造方法 |
| JP2623276B2 (ja) | 1988-01-22 | 1997-06-25 | 株式会社日立製作所 | 薄膜半導体装置の製造方法 |
| US4998152A (en) * | 1988-03-22 | 1991-03-05 | International Business Machines Corporation | Thin film transistor |
| JPH01241862A (ja) | 1988-03-24 | 1989-09-26 | Sony Corp | 表示装置の製造方法 |
| JPH01289251A (ja) | 1988-05-17 | 1989-11-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| JP2600827B2 (ja) | 1988-07-23 | 1997-04-16 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JP2734587B2 (ja) * | 1988-12-28 | 1998-03-30 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| JP2995736B2 (ja) | 1988-12-28 | 1999-12-27 | ソニー株式会社 | 光ビームアニーリング装置 |
| JP2678044B2 (ja) | 1989-01-25 | 1997-11-17 | 松下電器産業株式会社 | アクティブマトリクス基板の製造方法 |
| JPH02223930A (ja) | 1989-02-27 | 1990-09-06 | Hitachi Ltd | アクテイブマトリクス液晶デイスプレイの形成方法 |
| JPH02224284A (ja) | 1989-02-27 | 1990-09-06 | Hitachi Ltd | アクテイブマトリクス液晶デイスプレイの形成方法 |
| JP2521347B2 (ja) * | 1989-03-07 | 1996-08-07 | 三菱重工業株式会社 | 空気調和機の制御装置 |
| JPH02268443A (ja) | 1989-04-10 | 1990-11-02 | Canon Inc | 半導体装置 |
| JP2832991B2 (ja) | 1989-04-14 | 1998-12-09 | ソニー株式会社 | 多層配線形成方法および連続処理装置 |
| JPH02310932A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | 逆スタガー型薄膜トランジスタの製造方法 |
| JP2558351B2 (ja) * | 1989-06-29 | 1996-11-27 | 沖電気工業株式会社 | アクティブマトリクス表示パネル |
| JPH0334434A (ja) | 1989-06-30 | 1991-02-14 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| US5316960A (en) | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| JP2850251B2 (ja) | 1989-07-11 | 1999-01-27 | 株式会社リコー | Ｃ―ｍｏｓ薄膜トランジスタ装置とその製造方法 |
| US5231297A (en) | 1989-07-14 | 1993-07-27 | Sanyo Electric Co., Ltd. | Thin film transistor |
| JPH0346374A (ja) | 1989-07-14 | 1991-02-27 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| JPH0377329A (ja) * | 1989-08-19 | 1991-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5278093A (en) * | 1989-09-23 | 1994-01-11 | Canon Kabushiki Kaisha | Method for forming semiconductor thin film |
| JPH03148836A (ja) | 1989-11-06 | 1991-06-25 | Sony Corp | 薄膜トランジスタの製造方法 |
| JP2857900B2 (ja) * | 1989-12-28 | 1999-02-17 | カシオ計算機株式会社 | 薄膜トランジスタの製造方法 |
| JP2629995B2 (ja) | 1989-12-29 | 1997-07-16 | 日本電気株式会社 | 薄膜トランジスタ |
| JPH03265143A (ja) | 1990-03-15 | 1991-11-26 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
| ATE132919T1 (de) | 1990-04-10 | 1996-01-15 | Canon Kk | Verfahren zur herstellung einer halbleiterdünnschicht |
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| DE69127395T2 (de) * | 1990-05-11 | 1998-01-02 | Asahi Glass Co Ltd | Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter |
| JP2796175B2 (ja) * | 1990-06-05 | 1998-09-10 | 松下電器産業株式会社 | 薄膜トランジスターの製造方法 |
| JPH0442579A (ja) * | 1990-06-08 | 1992-02-13 | Seiko Epson Corp | 薄膜トランジスタ及び製造方法 |
| JP2838155B2 (ja) | 1990-09-29 | 1998-12-16 | 京セラ株式会社 | 薄膜トランジスタの製造方法 |
| JP3029288B2 (ja) | 1990-11-20 | 2000-04-04 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US5162239A (en) | 1990-12-27 | 1992-11-10 | Xerox Corporation | Laser crystallized cladding layers for improved amorphous silicon light-emitting diodes and radiation sensors |
| JPH04269837A (ja) | 1991-02-26 | 1992-09-25 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5474941A (en) | 1990-12-28 | 1995-12-12 | Sharp Kabushiki Kaisha | Method for producing an active matrix substrate |
| EP0493113B1 (en) | 1990-12-28 | 1997-03-19 | Sharp Kabushiki Kaisha | A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices |
| US5420048A (en) * | 1991-01-09 | 1995-05-30 | Canon Kabushiki Kaisha | Manufacturing method for SOI-type thin film transistor |
| JP2973037B2 (ja) | 1991-01-23 | 1999-11-08 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
| JP3148836B2 (ja) | 1991-02-18 | 2001-03-26 | 昭和リンク株式会社 | シャッター融雪装置 |
| US5286658A (en) * | 1991-03-05 | 1994-02-15 | Fujitsu Limited | Process for producing semiconductor device |
| JPH05182923A (ja) * | 1991-05-28 | 1993-07-23 | Semiconductor Energy Lab Co Ltd | レーザーアニール方法 |
| JPH04360580A (ja) * | 1991-06-07 | 1992-12-14 | Casio Comput Co Ltd | 電界効果型トランジスタおよびその製造方法 |
| JP3466633B2 (ja) * | 1991-06-12 | 2003-11-17 | ソニー株式会社 | 多結晶半導体層のアニール方法 |
| GB9114018D0 (en) | 1991-06-28 | 1991-08-14 | Philips Electronic Associated | Thin-film transistor manufacture |
| JP2722890B2 (ja) * | 1991-10-01 | 1998-03-09 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP3173854B2 (ja) * | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| EP0619601A2 (en) | 1993-04-05 | 1994-10-12 | General Electric Company | Self-aligned thin-film transistor constructed using lift-off technique |
| TW369686B (en) * | 1993-07-27 | 1999-09-11 | Semiconductor Energy Lab Corp | Semiconductor device and process for fabricating the same |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3173926B2 (ja) * | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| JP3265143B2 (ja) | 1994-12-22 | 2002-03-11 | ジューキ株式会社 | 部品搭載方法および装置 |
| JP3203378B2 (ja) | 1995-10-30 | 2001-08-27 | 松下電器産業株式会社 | 電池充電制御装置 |
-
1992
- 1992-03-25 JP JP09880592A patent/JP3173854B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-23 US US08/035,582 patent/US5696011A/en not_active Expired - Lifetime
-
1996
- 1996-12-17 US US08/768,850 patent/US6323069B1/en not_active Expired - Fee Related
-
2001
- 2001-11-14 US US09/987,342 patent/US6569724B2/en not_active Expired - Fee Related
-
2003
- 2003-05-16 US US10/438,820 patent/US6887746B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60245172A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS61263273A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 薄膜半導体装置の製造方法 |
| JPS63237577A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | Ｍｉｓｆｅｔ製造方法 |
| JPH02222545A (ja) * | 1989-02-23 | 1990-09-05 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913860A2 (en) * | 1997-10-29 | 1999-05-06 | Xerox Corporation | Method of manufacturing a thin film transistor |
| EP0913860A3 (en) * | 1997-10-29 | 2001-05-09 | Xerox Corporation | Method of manufacturing a thin film transistor |
| US7504325B2 (en) | 2002-11-05 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Laser doping processing method and method for manufacturing semiconductor device |
| JP2004349583A (ja) * | 2003-05-23 | 2004-12-09 | Sharp Corp | トランジスタの製造方法 |
| JP2008098638A (ja) * | 2006-10-09 | 2008-04-24 | Korea Electronics Telecommun | カルコゲナイド層を持つ薄膜トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3173854B2 (ja) | 2001-06-04 |
| US6569724B2 (en) | 2003-05-27 |
| US5696011A (en) | 1997-12-09 |
| US6323069B1 (en) | 2001-11-27 |
| US6887746B2 (en) | 2005-05-03 |
| US20030199129A1 (en) | 2003-10-23 |
| US20020048868A1 (en) | 2002-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3173854B2 (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 | |
| JPH05190568A (ja) | 絶縁ゲート薄膜トランジスタの製造方法 | |
| JPH1174536A (ja) | 半導体装置の製造方法 | |
| JPH0758339A (ja) | 半導体装置およびその作製方法 | |
| JP4436469B2 (ja) | 半導体装置 | |
| JP3338481B2 (ja) | 液晶表示装置 | |
| JP3224215B2 (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法 | |
| US7309625B2 (en) | Method for fabricating metal oxide semiconductor with lightly doped drain | |
| JP3423108B2 (ja) | 表示装置及び表示装置の製造方法 | |
| US6165810A (en) | Method of manufacturing semiconductor device and display device | |
| JP3108331B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04362616A (ja) | アクティブマトリクスパネル | |
| JP3084252B2 (ja) | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 | |
| JP3676289B2 (ja) | 逆スタガー型の薄膜トランジスタ及びそれを用いた液晶表示装置 | |
| JP3225231B2 (ja) | 半導体集積回路の作製方法 | |
| JP3273592B2 (ja) | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 | |
| JP3245146B2 (ja) | 液晶表示装置の作製方法 | |
| JP3481902B2 (ja) | Ｔｆｔアレイの製造方法 | |
| JP2000036606A (ja) | 薄膜状絶縁ゲイト型半導体装置 | |
| JP2540688B2 (ja) | 半導体装置とその作製方法 | |
| JP4001838B2 (ja) | 絶縁ゲイト型半導体装置の作製方法 | |
| JP4056790B2 (ja) | 半導体装置の作製方法 | |
| JP3480208B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH10274787A (ja) | 半導体装置の製造方法 | |
| JPH05235356A (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080330 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |