JPS6230379A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6230379A JPS6230379A JP16944485A JP16944485A JPS6230379A JP S6230379 A JPS6230379 A JP S6230379A JP 16944485 A JP16944485 A JP 16944485A JP 16944485 A JP16944485 A JP 16944485A JP S6230379 A JPS6230379 A JP S6230379A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型薄膜トランジスタの構造に関する。
本発明は、ＭＯＳ型薄膜トランジスタに於いて、２層の
ゲート電極と２層のゲート、ｐ縁膜を供え、チャネル領
域のシリコンとゲート絶縁膜の界面は２ｒｆｉのゲート
絶縁膜のどちらに対しても酸素の拡散によって形成され
たＳ Ｚ Ｏ！を用いることにより、トランジスタのオ
フ状態でのリーク電流を小すくシ、かつ、相−互コンダ
クタンスを大キくシタものである。
ゲート電極と２層のゲート、ｐ縁膜を供え、チャネル領
域のシリコンとゲート絶縁膜の界面は２ｒｆｉのゲート
絶縁膜のどちらに対しても酸素の拡散によって形成され
たＳ Ｚ Ｏ！を用いることにより、トランジスタのオ
フ状態でのリーク電流を小すくシ、かつ、相−互コンダ
クタンスを大キくシタものである。
従来のＭＯＳ！薄膜トランジスタの構造は、工ｌ Ｄ
Ｍ Ａ ５−３ １９７１ Ｊ 、 Ｅ 、 Ｍ ｇ
ｙ ｅ ｒ勝Ｅ ＠ Ｊ ＠ ＢＱ ｌ ａ Ａ ｙ
＃あるいは、Ｓより。
Ｍ Ａ ５−３ １９７１ Ｊ 、 Ｅ 、 Ｍ ｇ
ｙ ｅ ｒ勝Ｅ ＠ Ｊ ＠ ＢＱ ｌ ａ Ａ ｙ
＃あるいは、Ｓより。
Ｍａｙ １９８３ 、 Ｍ ｏ ｒ ｏ ｚ ｘ ｍ
ｉ 、 ＢＱ様であった・絶縁基板上に形成するＭＯ！
３）ランリスタは、拳結晶シリコンを用いるＳＯＳや多
結晶シリコン、アモルファスシリコンを用いるもの等が
あるが、キャリアの移動度などが異なる事を除いて、基
本的には同じものである。ソース、ドレインの寄生容量
、配線容量が小さい特徴を生かした高速動作用集積回路
あるいは、透明絶縁基板を用いる特徴を生かした画像表
示用アクティブ・マトリクス・パネル等に利用されてい
る。
ｉ 、 ＢＱ様であった・絶縁基板上に形成するＭＯ！
３）ランリスタは、拳結晶シリコンを用いるＳＯＳや多
結晶シリコン、アモルファスシリコンを用いるもの等が
あるが、キャリアの移動度などが異なる事を除いて、基
本的には同じものである。ソース、ドレインの寄生容量
、配線容量が小さい特徴を生かした高速動作用集積回路
あるいは、透明絶縁基板を用いる特徴を生かした画像表
示用アクティブ・マトリクス・パネル等に利用されてい
る。
〔発明が解決しようとする問題点及び目的〕多結晶ある
いはアモルファスシリコンに用イｆｃアクティブ・マト
リクス舎パネルの画素を構成するトランジスタの特注と
しては、画素容量に対して適切なオン抵抗、オフ抵抗を
もつことが必要であるが、微細化してｈった場合は特に
オフ抵抗が大きいことが要求される。このため、現在、
画素と溝底するトランジスタは２個■トランジスタと直
列に接続する。ゲート長りを大きくシ、ゲート幅Ｗを小
さくする、等Ｑ方法が用いられている。
いはアモルファスシリコンに用イｆｃアクティブ・マト
リクス舎パネルの画素を構成するトランジスタの特注と
しては、画素容量に対して適切なオン抵抗、オフ抵抗を
もつことが必要であるが、微細化してｈった場合は特に
オフ抵抗が大きいことが要求される。このため、現在、
画素と溝底するトランジスタは２個■トランジスタと直
列に接続する。ゲート長りを大きくシ、ゲート幅Ｗを小
さくする、等Ｑ方法が用いられている。
しかし、複数個のトランジスタの直列接続には、後述す
るように問題があり、ゲート長し？大きくしてゲート幅
ｗ（２小さくすることハ、トランジスタの相互コンダク
タンス？ｍの低下？ひきおこす。
るように問題があり、ゲート長し？大きくしてゲート幅
ｗ（２小さくすることハ、トランジスタの相互コンダク
タンス？ｍの低下？ひきおこす。
また、アクティブ・マトリクス・パネルの小型化、高解
像度化を進める上では、画素トランジスタの占める面積
の割合の相対的増大は、開口率を下げコントラスト比を
小さくしてしまう。複数個のトランジスタの直列接続は
確かに、画素に蓄わ見られた電荷の保持という点からは
好まし＾、しかし実効的なゲート電圧、ドレイン電圧の
低下を生じさせる仁と、トランジスタとトランジスタの
間の寄生容量、すなわち、ゲート・ソース間とゲートド
レイン間Ｑ重なり容量が画素に蓄えられた電荷に影響を
与え（ブツシュ・ダウン）、フリッカの原因になること
、等の問題がある。
像度化を進める上では、画素トランジスタの占める面積
の割合の相対的増大は、開口率を下げコントラスト比を
小さくしてしまう。複数個のトランジスタの直列接続は
確かに、画素に蓄わ見られた電荷の保持という点からは
好まし＾、しかし実効的なゲート電圧、ドレイン電圧の
低下を生じさせる仁と、トランジスタとトランジスタの
間の寄生容量、すなわち、ゲート・ソース間とゲートド
レイン間Ｑ重なり容量が画素に蓄えられた電荷に影響を
与え（ブツシュ・ダウン）、フリッカの原因になること
、等の問題がある。
以上の理由で、７クテイプ・マトリクス−パネルの小型
化・高解像度化と実現するためには、オフ抵抗が非常に
大きな画素用トランジスタが必要である。
化・高解像度化と実現するためには、オフ抵抗が非常に
大きな画素用トランジスタが必要である。
アクティブ・マトリクスΦパネルあるいはＳＯＳ等の高
速動作集積回路も微細化を進める上では、配線抵抗も大
きな開明であり、ゲート配線材料はシリコンからシリサ
イドあるいは高融点金属へと開発が進められているが、
特にアクティブ・マトリクス・パネルに於＾ては、チッ
プサイズが通常■集積回路に較べ大きく、かつビデオ信
号を取り扱う必要から、金属配線化が考えられているが
、Ｈ＠工程、コストの点からＯ問題も大きかった。
速動作集積回路も微細化を進める上では、配線抵抗も大
きな開明であり、ゲート配線材料はシリコンからシリサ
イドあるいは高融点金属へと開発が進められているが、
特にアクティブ・マトリクス・パネルに於＾ては、チッ
プサイズが通常■集積回路に較べ大きく、かつビデオ信
号を取り扱う必要から、金属配線化が考えられているが
、Ｈ＠工程、コストの点からＯ問題も大きかった。
本発明の薄膜トランジスタは、ゲート電極材料として少
なくとも１層の高融点金属上用い、Ｍ。
なくとも１層の高融点金属上用い、Ｍ。
Ｓの２層構造の薄膜トランジスタ、すなわチ、２層Ｏゲ
ー）［極、２層のゲート絶縁膜に挾まれたチャネル領ｂ
ｌｌｌ−有するＭＯＢトランジスタでかっ、チャネル領
域とゲート絶縁膜の界面はともにチャネルの中央に向っ
ての酸素の拡散によって形成された５７ｏ２によるもの
であることを特徴とする。
ー）［極、２層のゲート絶縁膜に挾まれたチャネル領ｂ
ｌｌｌ−有するＭＯＢトランジスタでかっ、チャネル領
域とゲート絶縁膜の界面はともにチャネルの中央に向っ
ての酸素の拡散によって形成された５７ｏ２によるもの
であることを特徴とする。
高融点金属には、モリブデン、タンタル等、何種類か０
原素があるが、ここでは、後述するモリブデンの様に、
金属酸化物が、シリコンと固相で反応し、金属とＢｉＯ
２を形成するものを意味する。
原素があるが、ここでは、後述するモリブデンの様に、
金属酸化物が、シリコンと固相で反応し、金属とＢｉＯ
２を形成するものを意味する。
モリブデンは、熱酸化により、モリブデン・オキサイド
を形成する。そＯ上にシリコンを堆積した後、水紫によ
る熱処理を行うことＫより、Ｍｏｏｚ＋Ｂｉ −＋ Ｍ
・＋ｓｈｏ！へと変化することを利用したものである。
を形成する。そＯ上にシリコンを堆積した後、水紫によ
る熱処理を行うことＫより、Ｍｏｏｚ＋Ｂｉ −＋ Ｍ
・＋ｓｈｏ！へと変化することを利用したものである。
こ■方法によれば、２つのゲート絶縁膜とチャネル領域
の界面はＣＶＤやスパッタリングによって形成されたも
■と異なり、界面準位密度の少ない良質なものとなる。
の界面はＣＶＤやスパッタリングによって形成されたも
■と異なり、界面準位密度の少ない良質なものとなる。
以下、本発明について実施例に基づいて詳細に説明する
。
。
第１図は、本発明のＭＯＳ型薄膜トランジスタの断面図
である。−１は１層目■ゲート電極で材料としてモリブ
デンを用いて＾る。２，４はともにゲート絶縁膜であり
、３Ｃ）チャネル領域を上下から挾んでいる。ゲート絶
縁膜は、どちらも５ｈｏ２であるが、その形成過程は、
後述するように全く異なっている。３■チヤネル領駿は
、多結晶あるいは単結晶シリコンで、ノンドープもしく
は、低不純物密度のものを用いる。５は層間絶＠膜、６
ｔｉ２１目のゲート電極で材料としては、モリプデン、
多結晶シリコン等であり、７は高不純物密度のＰ型ある
ｂはＮ型のシリコンである。８はソース、ドレイン電極
で、工Ｔｏ、Ａ７等が用いられる。９は絶縁体基板で、
石英、サファイアなどである。
である。−１は１層目■ゲート電極で材料としてモリブ
デンを用いて＾る。２，４はともにゲート絶縁膜であり
、３Ｃ）チャネル領域を上下から挾んでいる。ゲート絶
縁膜は、どちらも５ｈｏ２であるが、その形成過程は、
後述するように全く異なっている。３■チヤネル領駿は
、多結晶あるいは単結晶シリコンで、ノンドープもしく
は、低不純物密度のものを用いる。５は層間絶＠膜、６
ｔｉ２１目のゲート電極で材料としては、モリプデン、
多結晶シリコン等であり、７は高不純物密度のＰ型ある
ｂはＮ型のシリコンである。８はソース、ドレイン電極
で、工Ｔｏ、Ａ７等が用いられる。９は絶縁体基板で、
石英、サファイアなどである。
以下、基板として石英を用いた場合を工程を追いながら
説明していく（第２図）、まず、透明絶縁基板３１に、
蒸着、スパッタ等の方法でモリブデンを形成し、第１Ｎ
ｉ目のゲート電極３２のバターニングを行う、酸素中４
００℃の熱処理を行った後、窒素中７００℃の熱処＠を
して、モリブデン衣面にＭ。０，３３を形成する。（＠
２図α）次にシリコンをＣＶＤ等で形成し、バターニン
グする。これ含熱酸化して２層目のゲート絶縁膜３４を
成長させた後、２層目のゲート電極３５を形成パターニ
ングを行う（第２図６）、３５ｉマスクとして、イオン
注入し、ソース・ドレイン領域３６を形成、アニールし
て、不純物の活性化をする。さらに、水素中９００〜１
０００℃の７エールをして第１１１目のＭｏＯ，斂剋全
にＳイ０８へと変えて、第１層のゲート絶縁膜３７を形
成する（第２図Ｃ）？−のとき、モリブデンと結合して
いた酸素が、チャネル領域のシリコンへ結合しなおすわ
けであるが、５７−ｓｉｏ２界面は、酸素の拡散によっ
て形成されるため、熱酸化膜同様、良質のものが生長す
ること、また、チャネル領域の厚さは、ソース・ドレイ
ン領域に比べ薄くなるため、良好なソース・ドレインの
コンタクト抵抗を保ちながら、トランジスタ特注の向上
がを図ることができる。次に層間絶縁膜を全面に形成し
、リングラフィを行いコンタクト永−ルをあけて、工Ｔ
。
説明していく（第２図）、まず、透明絶縁基板３１に、
蒸着、スパッタ等の方法でモリブデンを形成し、第１Ｎ
ｉ目のゲート電極３２のバターニングを行う、酸素中４
００℃の熱処理を行った後、窒素中７００℃の熱処＠を
して、モリブデン衣面にＭ。０，３３を形成する。（＠
２図α）次にシリコンをＣＶＤ等で形成し、バターニン
グする。これ含熱酸化して２層目のゲート絶縁膜３４を
成長させた後、２層目のゲート電極３５を形成パターニ
ングを行う（第２図６）、３５ｉマスクとして、イオン
注入し、ソース・ドレイン領域３６を形成、アニールし
て、不純物の活性化をする。さらに、水素中９００〜１
０００℃の７エールをして第１１１目のＭｏＯ，斂剋全
にＳイ０８へと変えて、第１層のゲート絶縁膜３７を形
成する（第２図Ｃ）？−のとき、モリブデンと結合して
いた酸素が、チャネル領域のシリコンへ結合しなおすわ
けであるが、５７−ｓｉｏ２界面は、酸素の拡散によっ
て形成されるため、熱酸化膜同様、良質のものが生長す
ること、また、チャネル領域の厚さは、ソース・ドレイ
ン領域に比べ薄くなるため、良好なソース・ドレインの
コンタクト抵抗を保ちながら、トランジスタ特注の向上
がを図ることができる。次に層間絶縁膜を全面に形成し
、リングラフィを行いコンタクト永−ルをあけて、工Ｔ
。
、ＡＡ等を形成、パターニングして、配線を行９゜（第
１図） 以上、石英基板を用いて２層ゲートの薄膜ＭＯＳトラン
ジスタの形成工程を説明した。
１図） 以上、石英基板を用いて２層ゲートの薄膜ＭＯＳトラン
ジスタの形成工程を説明した。
次に、こ０素子を用いた画像表示用、アクティブ争マト
リクス・パネルの実施例について簡単に説明する。前述
の素子形成工程とは、コンタクトホール形成等、若干異
なるが、２層ゲートヲ用いてｉるものである。嬉３図は
液晶？用いたアクティブ・マトリクス拳パネルの画素構
成例であり、３１はデータライン、３２は画素電極、お
はゲートラインである。以下、データラインを画素電極
と同時にＩＴＯで形成する場合について記述するが、デ
ータラインの周波数特注全向上させかつ、コントラスト
比を向上させるため、第１層のゲート電極と同時にモリ
ブデンで形成してもよい。たｙし、その場合は、フォト
工程が増加する。また、第１層のゲート電極と嘉２層の
ゲート電極間でコンタクトホールを形成してもよいが、
最小のフォト工程で菓子形成する場合の画素構成きして
説明する。
リクス・パネルの実施例について簡単に説明する。前述
の素子形成工程とは、コンタクトホール形成等、若干異
なるが、２層ゲートヲ用いてｉるものである。嬉３図は
液晶？用いたアクティブ・マトリクス拳パネルの画素構
成例であり、３１はデータライン、３２は画素電極、お
はゲートラインである。以下、データラインを画素電極
と同時にＩＴＯで形成する場合について記述するが、デ
ータラインの周波数特注全向上させかつ、コントラスト
比を向上させるため、第１層のゲート電極と同時にモリ
ブデンで形成してもよい。たｙし、その場合は、フォト
工程が増加する。また、第１層のゲート電極と嘉２層の
ゲート電極間でコンタクトホールを形成してもよいが、
最小のフォト工程で菓子形成する場合の画素構成きして
説明する。
３４は第１層のゲート電極、３５〜３７はコンタクトホ
ール、３８は＠ １ ｔＱ！！と第２層のゲート電極を
結ぶための工Ｔｏ″Ｃある。素子の動作については、こ
こでは触れないが、二層ゲートを用いることによりトラ
ンジスタのオフ状態のリーク電流全従来のものより小さ
くすることが可能である。
ール、３８は＠ １ ｔＱ！！と第２層のゲート電極を
結ぶための工Ｔｏ″Ｃある。素子の動作については、こ
こでは触れないが、二層ゲートを用いることによりトラ
ンジスタのオフ状態のリーク電流全従来のものより小さ
くすることが可能である。
本発明の前記構造によれば、トランジスタのオフ状態の
リーク電流金小さくし、かつ、スレッショルド電圧を下
げることができる。これは、特にアクティブ−マトリク
ス・パネルを作る上で効果が大きい、リークを減らすた
めに、従来画素毎に２個用いられていたトランジスタを
１個にすることができる。このことは２個直列にトラン
ジスタを接続する場合問題になっていたを生容址Ｑ効果
、すなわち画素Ｏ保持特注に大きな影響を与え、フリッ
カの原因ともなっていたブツシュダウンの効果を大幅に
小さくすることが可能になったということである。また
、ＭＯＳ型薄膜トランジスタでは、ある範囲Ｏ膜厚に於
いては、チャネル領域の厚さが薄いほど、界面準位密度
が減少し、スレッショルド電圧が小さくなるという傾向
があるが、ソース・ドレイン領域のシート抵抗、コンタ
クト抵抗とＱ問題もあり、チャネル領域のみシリコン膜
厚を薄くする必要がある。このためには、少なくとも１
回のフォト工程が増加するが、本発明の構造では、第１
層のゲート絶縁膜形成時に、チャネル領域のみ選択酸化
されるため、それ専用の工程を新たに追加する必要はな
い、また、ゲート電極として２層、透明電極として１層
用いる０″Ｃあるが、モリブデン等の高融点金属は超音
波ポンディング可能で、配線抵抗を下げる。あるいは、
ボンディングするためのメッキ等の工程を必要としない
ことなど、プロセスの点からも有利であり、ブラックス
トライプ等に構造を造るのにも適している。
リーク電流金小さくし、かつ、スレッショルド電圧を下
げることができる。これは、特にアクティブ−マトリク
ス・パネルを作る上で効果が大きい、リークを減らすた
めに、従来画素毎に２個用いられていたトランジスタを
１個にすることができる。このことは２個直列にトラン
ジスタを接続する場合問題になっていたを生容址Ｑ効果
、すなわち画素Ｏ保持特注に大きな影響を与え、フリッ
カの原因ともなっていたブツシュダウンの効果を大幅に
小さくすることが可能になったということである。また
、ＭＯＳ型薄膜トランジスタでは、ある範囲Ｏ膜厚に於
いては、チャネル領域の厚さが薄いほど、界面準位密度
が減少し、スレッショルド電圧が小さくなるという傾向
があるが、ソース・ドレイン領域のシート抵抗、コンタ
クト抵抗とＱ問題もあり、チャネル領域のみシリコン膜
厚を薄くする必要がある。このためには、少なくとも１
回のフォト工程が増加するが、本発明の構造では、第１
層のゲート絶縁膜形成時に、チャネル領域のみ選択酸化
されるため、それ専用の工程を新たに追加する必要はな
い、また、ゲート電極として２層、透明電極として１層
用いる０″Ｃあるが、モリブデン等の高融点金属は超音
波ポンディング可能で、配線抵抗を下げる。あるいは、
ボンディングするためのメッキ等の工程を必要としない
ことなど、プロセスの点からも有利であり、ブラックス
トライプ等に構造を造るのにも適している。
第１図は本発明の薄膜トランジスタの素子断面図。
第２図（α）〜（ｃ）は本発明の薄膜トランジスタの累
子形成工桿図。 第３図は本発明の薄膜トランジスタを用いてアクティブ
マトリクスを形成する時の画素構成図。 以 上
子形成工桿図。 第３図は本発明の薄膜トランジスタを用いてアクティブ
マトリクスを形成する時の画素構成図。 以 上
Claims (2)
- （１）ＳＯＩ構造のＭＯＳ型薄膜トランジスタに於いて
、少なくとも１層の高融点金属ゲートと、２層のゲート
絶縁膜を供え、チャネル領域のシリコン薄膜とゲート絶
縁膜との界面は、２層のゲート絶縁膜のどちらに対して
も、酸素の拡散によって形成されたＳｉＯ＿２でできて
いることを特徴とする、薄膜トランジスタ。 - （２）チャネル領域が多結晶あるいは非晶質シリコン薄
膜で、石英・ガラス等の透明絶縁基板上に形成されてい
ることを特徴とし、アクティブ・マトリクス・パネルの
画素用トランジスタとして用いられる特許請求の範囲第
１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16944485A JPS6230379A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16944485A JPS6230379A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6230379A true JPS6230379A (ja) | 1987-02-09 |
Family
ID=15886715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16944485A Pending JPS6230379A (ja) | 1985-07-31 | 1985-07-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6230379A (ja) |
Cited By (9)
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-
1985
- 1985-07-31 JP JP16944485A patent/JPS6230379A/ja active Pending
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