JPH0736056A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JPH0736056A JPH0736056A JP15759893A JP15759893A JPH0736056A JP H0736056 A JPH0736056 A JP H0736056A JP 15759893 A JP15759893 A JP 15759893A JP 15759893 A JP15759893 A JP 15759893A JP H0736056 A JPH0736056 A JP H0736056A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタと画素電極間との接続が工
程数を増やすことなく低抵抗な電気的接触かつ大きなプ
ロセスマージンを有する物理的接触によりなされ、さら
にパット部のコンタクトホールの開口が下地と選択エッ
チングを可能とする。 【構成】 基板上にマトリクス状に配設された複数のＴ
ＦＴと信号線との上部に絶縁層を介して配設され、かつ
ＴＦＴのそれぞれと電気的に接続された画素電極とを有
し、ＴＦＴと画素電極との間が少なくとも電気抵抗率が
5×10-6Ωcm以下の金属またはその合金配線層から選ば
れたひとつの配線層を含む多層配線層を介して電気的に
接続され、多層配線層の最上層は画素電極と最下層はＴ
ＦＴの高濃度不純物領域との間で接続し、かつ多層配線
層の最上層が低抵抗率金属またはその合金層以外の導電
層であって、低抵抗率金属金属またはその合金層と選択
的にエッチングすることのできる導電層よりなるＴＦＴ
アレイ基板を備える。
程数を増やすことなく低抵抗な電気的接触かつ大きなプ
ロセスマージンを有する物理的接触によりなされ、さら
にパット部のコンタクトホールの開口が下地と選択エッ
チングを可能とする。 【構成】 基板上にマトリクス状に配設された複数のＴ
ＦＴと信号線との上部に絶縁層を介して配設され、かつ
ＴＦＴのそれぞれと電気的に接続された画素電極とを有
し、ＴＦＴと画素電極との間が少なくとも電気抵抗率が
5×10-6Ωcm以下の金属またはその合金配線層から選ば
れたひとつの配線層を含む多層配線層を介して電気的に
接続され、多層配線層の最上層は画素電極と最下層はＴ
ＦＴの高濃度不純物領域との間で接続し、かつ多層配線
層の最上層が低抵抗率金属またはその合金層以外の導電
層であって、低抵抗率金属金属またはその合金層と選択
的にエッチングすることのできる導電層よりなるＴＦＴ
アレイ基板を備える。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置に関し、とくに画素電極である透明電極
膜をスイッチング素子である薄膜トランジスタより絶縁
膜を介して上層に配置する液晶表示装置の構造に関す
る。
の液晶表示装置に関し、とくに画素電極である透明電極
膜をスイッチング素子である薄膜トランジスタより絶縁
膜を介して上層に配置する液晶表示装置の構造に関す
る。
【０００２】
【従来の技術】近年、液晶表示装置は、薄型軽量、低消
費電力という大きな利点をもつため、日本語ワードプロ
セッサやディスクトップパーソナルコンピュータ等のＯ
Ａ機器の表示装置に多用されており、それと共に、液晶
表示装置の製造技術の改善や表示特性の向上が強く望ま
れている。とくに、薄膜トランジスタ（以下、ＴＦＴと
称する。）などの 3端子装置を画素電極の１つ１つにス
イッチとして接続したＴＦＴアレイ基板と、対向電極を
有する対向基板とから構成されているアクティブマトリ
クス型の液晶表示装置は、大画面が得られやすいこと、
製造に従来の半導体製造技術が応用できることなどから
注目されている。
費電力という大きな利点をもつため、日本語ワードプロ
セッサやディスクトップパーソナルコンピュータ等のＯ
Ａ機器の表示装置に多用されており、それと共に、液晶
表示装置の製造技術の改善や表示特性の向上が強く望ま
れている。とくに、薄膜トランジスタ（以下、ＴＦＴと
称する。）などの 3端子装置を画素電極の１つ１つにス
イッチとして接続したＴＦＴアレイ基板と、対向電極を
有する対向基板とから構成されているアクティブマトリ
クス型の液晶表示装置は、大画面が得られやすいこと、
製造に従来の半導体製造技術が応用できることなどから
注目されている。
【０００３】アクティブマトリクス型の液晶表示装置に
おいて、ＴＦＴアレイ基板上のＴＦＴとＩＴＯなどから
なる透明な画素電極とは金属配線等により電気的に接続
されている。電気的接続をするのに際して、ＴＦＴへ画
面表示信号を伝達する信号線とＩＴＯとを同層に配置す
るのではなく、絶縁膜を介して信号線の上にＩＴＯを配
置するＴＦＴアレイ基板構造が、以下の理由により近年
提案されている。
おいて、ＴＦＴアレイ基板上のＴＦＴとＩＴＯなどから
なる透明な画素電極とは金属配線等により電気的に接続
されている。電気的接続をするのに際して、ＴＦＴへ画
面表示信号を伝達する信号線とＩＴＯとを同層に配置す
るのではなく、絶縁膜を介して信号線の上にＩＴＯを配
置するＴＦＴアレイ基板構造が、以下の理由により近年
提案されている。
【０００４】その一つは、ＩＴＯを層間絶縁膜を介して
信号線の上層に成膜、エッチングすることにより、ＩＴ
Ｏエッチング時の残差による信号線とＩＴＯとのクロス
ショートを防止できることである。その二つは、ＴＦＴ
をポリシリコンＴＦＴとした場合に、ＴＦＴプロセスと
ＩＴＯの膜質に整合性を保たせるため、ＴＦＴプロセス
が完全に終了した後、ＴＦＴ上に絶縁膜を成膜してコン
タクトホールを開口し、その後ＩＴＯを成膜してエッチ
ングすることにより、画素電極を形成するためである。
信号線の上層に成膜、エッチングすることにより、ＩＴ
Ｏエッチング時の残差による信号線とＩＴＯとのクロス
ショートを防止できることである。その二つは、ＴＦＴ
をポリシリコンＴＦＴとした場合に、ＴＦＴプロセスと
ＩＴＯの膜質に整合性を保たせるため、ＴＦＴプロセス
が完全に終了した後、ＴＦＴ上に絶縁膜を成膜してコン
タクトホールを開口し、その後ＩＴＯを成膜してエッチ
ングすることにより、画素電極を形成するためである。
【０００５】上述のような構造を有する従来の液晶表示
装置について図２を参照して説明する。なお、図２に示
す従来のＴＦＴアレイ基板の断面図において、ＴＦＴは
コプラナ構造Ｎ型ポリシリコンＴＦＴとした。石英基板
１上に活性層となるポリシリコン層２を気相化学堆積法
（ＣＶＤ法）により成膜して島状にエッチングを行う。
このポリシリコン層２を高温、酸素雰囲気中にて酸化す
ることにより、ゲート絶縁層３となる熱酸化膜を形成し
た後、再びＣＶＤ法によりゲート電極４を成膜しエッチ
ングを行う。この状態においてゲート電極４をセルフア
ラインマスクとしてイオン注入法により砒素（Ａｓ）を
ポリシリコン層２に注入した後、高温アニールにより砒
素（Ａｓ）を活性化することでポリシリコン層２中に高
濃度不純物領域５および６を形成する。つぎにＣＶＤ法
により第１層間絶縁層７を成膜した後、第１層間絶縁層
７とゲート絶縁層３とをエッチングすることによりドレ
イン側コンタクトホール８を開口する。つぎにアルミニ
ウム（Ａｌ）合金等の金属をスパッタリング法により成
膜する。このときＡｌ合金は、高濃度不純物領域５と接
触をとり、エッチングすることにより信号線９を形成す
る。このとき外部端子接続用パッド１０を信号線９と同
時に形成する。さらにプラズマＣＶＤ装置等により水素
パッシベーション処理を行うことでＮ型ポリシリコンＴ
ＦＴが完成する。
装置について図２を参照して説明する。なお、図２に示
す従来のＴＦＴアレイ基板の断面図において、ＴＦＴは
コプラナ構造Ｎ型ポリシリコンＴＦＴとした。石英基板
１上に活性層となるポリシリコン層２を気相化学堆積法
（ＣＶＤ法）により成膜して島状にエッチングを行う。
このポリシリコン層２を高温、酸素雰囲気中にて酸化す
ることにより、ゲート絶縁層３となる熱酸化膜を形成し
た後、再びＣＶＤ法によりゲート電極４を成膜しエッチ
ングを行う。この状態においてゲート電極４をセルフア
ラインマスクとしてイオン注入法により砒素（Ａｓ）を
ポリシリコン層２に注入した後、高温アニールにより砒
素（Ａｓ）を活性化することでポリシリコン層２中に高
濃度不純物領域５および６を形成する。つぎにＣＶＤ法
により第１層間絶縁層７を成膜した後、第１層間絶縁層
７とゲート絶縁層３とをエッチングすることによりドレ
イン側コンタクトホール８を開口する。つぎにアルミニ
ウム（Ａｌ）合金等の金属をスパッタリング法により成
膜する。このときＡｌ合金は、高濃度不純物領域５と接
触をとり、エッチングすることにより信号線９を形成す
る。このとき外部端子接続用パッド１０を信号線９と同
時に形成する。さらにプラズマＣＶＤ装置等により水素
パッシベーション処理を行うことでＮ型ポリシリコンＴ
ＦＴが完成する。
【０００６】続いて再びＣＶＤ法等により第２層間絶縁
層１１を成膜した後、ソース側コンタクトホール１２を
第２層間絶縁層１１と第１層間絶縁層７とゲート絶縁層
とをエッチングすることにより開口する。つぎに画素電
極となるＩＴＯをスパッタリング法により成膜する。こ
のときＩＴＯは高濃度不純物領域６と接触をとりエッチ
ングすることにより画素電極１３を形成する。さらにパ
ット部コンタクトホール１４を第２層間絶縁層１１をエ
ッチングすることにより開口してアレイ全工程が終了す
る。
層１１を成膜した後、ソース側コンタクトホール１２を
第２層間絶縁層１１と第１層間絶縁層７とゲート絶縁層
とをエッチングすることにより開口する。つぎに画素電
極となるＩＴＯをスパッタリング法により成膜する。こ
のときＩＴＯは高濃度不純物領域６と接触をとりエッチ
ングすることにより画素電極１３を形成する。さらにパ
ット部コンタクトホール１４を第２層間絶縁層１１をエ
ッチングすることにより開口してアレイ全工程が終了す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
構造ではソース側コンタクトホールを形成するのに、熱
酸化層、第１層間絶縁層および第２層間絶縁層の 3種類
の異なる絶縁層をエッチングすることにより開口しなけ
ればならない。このため、エッチング中に異なる絶縁層
の界面において段差を生じやすく正常な形状のコンタク
トホールを開口することが困難になる。さらにコンタク
トホールのアスペクトレシオが大きくなるため、ＩＴＯ
の成膜におけるカバレージのマージンが減少する。その
結果、ＩＴＯと高濃度不純物領域との物理的接触が困難
となり、ＩＴＯの段切れによる不良が発生しやすいとの
問題がある。
構造ではソース側コンタクトホールを形成するのに、熱
酸化層、第１層間絶縁層および第２層間絶縁層の 3種類
の異なる絶縁層をエッチングすることにより開口しなけ
ればならない。このため、エッチング中に異なる絶縁層
の界面において段差を生じやすく正常な形状のコンタク
トホールを開口することが困難になる。さらにコンタク
トホールのアスペクトレシオが大きくなるため、ＩＴＯ
の成膜におけるカバレージのマージンが減少する。その
結果、ＩＴＯと高濃度不純物領域との物理的接触が困難
となり、ＩＴＯの段切れによる不良が発生しやすいとの
問題がある。
【０００８】また、不純物がドナーである高濃度領域と
ＩＴＯとを直接接触させて電気的接触を得る方法は、コ
ンタクト抵抗が数 KΩと大きいため電気的接触が困難と
なる問題がある。さらに、上述の従来例においてはパッ
ト部のコンタクトホールを開口する際、下地のＡｌ合金
との選択エッチングが非常に困難であるとの問題があ
る。
ＩＴＯとを直接接触させて電気的接触を得る方法は、コ
ンタクト抵抗が数 KΩと大きいため電気的接触が困難と
なる問題がある。さらに、上述の従来例においてはパッ
ト部のコンタクトホールを開口する際、下地のＡｌ合金
との選択エッチングが非常に困難であるとの問題があ
る。
【０００９】コンタクト抵抗の改善については、ＩＴＯ
と高濃度不純物領域とを接触メタルを介して接触させる
方法がある。その方法を図３を参照して説明する。な
お、この方法において水素パッシベーション処理までは
上述の従来例と同一であるので、それ以後の工程につい
て説明する。図面番号は同一とした。水素パッシベーシ
ョン処理終了後、再びＣＶＤ法等により第２層間絶縁層
１１を成膜した後、第２層間絶縁層１１と第１層間絶縁
層７とゲート絶縁層３とをエッチングすることによりソ
ース側コンタクトホール１２を開口する。ここで、接触
メタルをスパッタリング法により成膜する。このとき接
触メタル１５は高濃度不純物領域６と接触をとりエッチ
ングすることにより形成される。なお、接触メタルには
クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金
属およびそれらの珪化物であるタングステンシリサイド
（ＷＳｉ）等が用いられている。つぎに画素電極である
ＩＴＯをスパッタリング法により成膜する。このときＩ
ＴＯは接触メタル１５と接触をとりエッチングすること
により画素電極１３を形成する。さらに、パッド部コン
タクトホール１４を第２層間絶縁層１１をエッチングす
ることにより開口しアレイ全工程が終了する。このよう
な構造とすることによって、接触メタルを介しての抵抗
となるためＴＦＴと画素電極間のコンタクト抵抗は数百
Ω以下となる。
と高濃度不純物領域とを接触メタルを介して接触させる
方法がある。その方法を図３を参照して説明する。な
お、この方法において水素パッシベーション処理までは
上述の従来例と同一であるので、それ以後の工程につい
て説明する。図面番号は同一とした。水素パッシベーシ
ョン処理終了後、再びＣＶＤ法等により第２層間絶縁層
１１を成膜した後、第２層間絶縁層１１と第１層間絶縁
層７とゲート絶縁層３とをエッチングすることによりソ
ース側コンタクトホール１２を開口する。ここで、接触
メタルをスパッタリング法により成膜する。このとき接
触メタル１５は高濃度不純物領域６と接触をとりエッチ
ングすることにより形成される。なお、接触メタルには
クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）等の高融点金
属およびそれらの珪化物であるタングステンシリサイド
（ＷＳｉ）等が用いられている。つぎに画素電極である
ＩＴＯをスパッタリング法により成膜する。このときＩ
ＴＯは接触メタル１５と接触をとりエッチングすること
により画素電極１３を形成する。さらに、パッド部コン
タクトホール１４を第２層間絶縁層１１をエッチングす
ることにより開口しアレイ全工程が終了する。このよう
な構造とすることによって、接触メタルを介しての抵抗
となるためＴＦＴと画素電極間のコンタクト抵抗は数百
Ω以下となる。
【００１０】しかしながら、この場合においても電気的
接触については改善されるが物理的接触については改善
されない。すなわち、ソース側コンタクトホール開口の
際のエッチングが困難であり、接触メタルの段切れによ
る不良が発生しやすいとの問題がある。さらに、パット
部のコンタクトホールを開口する際、下地のＡｌ合金と
の選択エッチングが非常に困難であるとの問題は解決さ
れていない。その上、図２に示す従来例と比較して接触
メタル成膜、エッチングの工程が増えることとなり製造
コストが増加する問題がある。
接触については改善されるが物理的接触については改善
されない。すなわち、ソース側コンタクトホール開口の
際のエッチングが困難であり、接触メタルの段切れによ
る不良が発生しやすいとの問題がある。さらに、パット
部のコンタクトホールを開口する際、下地のＡｌ合金と
の選択エッチングが非常に困難であるとの問題は解決さ
れていない。その上、図２に示す従来例と比較して接触
メタル成膜、エッチングの工程が増えることとなり製造
コストが増加する問題がある。
【００１１】本発明は、かかる課題に対処してなされた
もので、ＴＦＴと画素電極間との接続が工程数を増やす
ことなく低抵抗な電気的接触かつ大きなプロセスマージ
ンを有する物理的接触とを可能とし、さらにパット部の
コンタクトホールの開口が、下地と選択エッチングを可
能とする構造のＴＦＴアレイを備えた液晶表示装置を提
供することを目的とする。
もので、ＴＦＴと画素電極間との接続が工程数を増やす
ことなく低抵抗な電気的接触かつ大きなプロセスマージ
ンを有する物理的接触とを可能とし、さらにパット部の
コンタクトホールの開口が、下地と選択エッチングを可
能とする構造のＴＦＴアレイを備えた液晶表示装置を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の液晶表示装置
は、基板と、この基板上にマトリクス状に配設された複
数のＴＦＴおよびこのＴＦＴへ画面表示信号を伝達する
信号線と、ＴＦＴおよび信号線の上部に絶縁層を介して
配設され、かつＴＦＴのそれぞれと電気的に接続された
画素電極とを有するＴＦＴアレイ基板を備えたアクティ
ブマトリクス型液晶表示装置において、ＴＦＴと画素電
極との間は、少なくとも電気抵抗率が 5×10-6Ωcm以下
の金属またはその合金配線層から選ばれたひとつの配線
層を含む多層配線層を介して電気的に接続され、電気的
接続が多層配線層の最上層は画素電極との間で、また最
下層はＴＦＴの高濃度不純物領域との間でなされ、かつ
多層配線層の最上層が金属またはその合金層以外の導電
層であって、金属またはその合金層と選択的にエッチン
グすることのできる導電層よりなることを特徴とする。
は、基板と、この基板上にマトリクス状に配設された複
数のＴＦＴおよびこのＴＦＴへ画面表示信号を伝達する
信号線と、ＴＦＴおよび信号線の上部に絶縁層を介して
配設され、かつＴＦＴのそれぞれと電気的に接続された
画素電極とを有するＴＦＴアレイ基板を備えたアクティ
ブマトリクス型液晶表示装置において、ＴＦＴと画素電
極との間は、少なくとも電気抵抗率が 5×10-6Ωcm以下
の金属またはその合金配線層から選ばれたひとつの配線
層を含む多層配線層を介して電気的に接続され、電気的
接続が多層配線層の最上層は画素電極との間で、また最
下層はＴＦＴの高濃度不純物領域との間でなされ、かつ
多層配線層の最上層が金属またはその合金層以外の導電
層であって、金属またはその合金層と選択的にエッチン
グすることのできる導電層よりなることを特徴とする。
【００１３】本発明に係わる電気抵抗率が 5×10-6Ωcm
以下の金属は、配線層として必要な低抵抗率を有する金
属であって、アクティブマトリクス型液晶表示装置のＴ
ＦＴアレイ基板の配線層として使用できる金属をいい、
それらの合金を含む。具体的には、金（Ａｕ；ρ＝2.35
×10-6Ωcm）、銀（Ａｇ；ρ＝1.59×10-6Ωcm）、銅
（Ｃｕ；ρ＝1.67×10-6Ωcm）、アルミニウム（Ａｌ；
ρ＝2.65×10-6Ωcm）等を例示することができる。これ
らの中においても扱いやすく配線のシート抵抗を小さく
することのできるＡｌがとくに好ましい。これらの合金
としては、これら金属同士の合金や珪化物などを挙げる
ことができる。
以下の金属は、配線層として必要な低抵抗率を有する金
属であって、アクティブマトリクス型液晶表示装置のＴ
ＦＴアレイ基板の配線層として使用できる金属をいい、
それらの合金を含む。具体的には、金（Ａｕ；ρ＝2.35
×10-6Ωcm）、銀（Ａｇ；ρ＝1.59×10-6Ωcm）、銅
（Ｃｕ；ρ＝1.67×10-6Ωcm）、アルミニウム（Ａｌ；
ρ＝2.65×10-6Ωcm）等を例示することができる。これ
らの中においても扱いやすく配線のシート抵抗を小さく
することのできるＡｌがとくに好ましい。これらの合金
としては、これら金属同士の合金や珪化物などを挙げる
ことができる。
【００１４】少なくとも電気抵抗率が 5×10-6Ωcm以下
の金属またはその合金配線層から選ばれたひとつの配線
層を含む多層配線層は、上述の金属層を 1層以上含み、
他の導電層を組み合わせた多層の配線層である。他の導
電層として使用できる材料は、タンタル（Ｔａ）、モリ
ブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）
等の高融点金属およびタングステンシリサイド（ＷＳ
ｉ）などそれらの珪化物等を使用することができる。さ
らに、多層配線層の最上層は上述の金属層以外の金属で
あって、この金属またはその合金層と選択的にエッチン
グすることのできる導電層である。ここで、選択的にエ
ッチングするとは、エッチング条件を最適化することに
より、金属またはその合金層および導電層のエッチング
速度を任意に選べることをいう。このような構造とする
ことにより、ＩＴＯとの電気的接続が良好となり、かつ
パット部のコンタクトホールの開口が極めて容易とな
る。なお、多層配線層の最下層はポリシリコン等への付
着強度が強く、かつポリシリコン中へのＡｌの拡散を阻
止できる材料であることが好ましい。
の金属またはその合金配線層から選ばれたひとつの配線
層を含む多層配線層は、上述の金属層を 1層以上含み、
他の導電層を組み合わせた多層の配線層である。他の導
電層として使用できる材料は、タンタル（Ｔａ）、モリ
ブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）
等の高融点金属およびタングステンシリサイド（ＷＳ
ｉ）などそれらの珪化物等を使用することができる。さ
らに、多層配線層の最上層は上述の金属層以外の金属で
あって、この金属またはその合金層と選択的にエッチン
グすることのできる導電層である。ここで、選択的にエ
ッチングするとは、エッチング条件を最適化することに
より、金属またはその合金層および導電層のエッチング
速度を任意に選べることをいう。このような構造とする
ことにより、ＩＴＯとの電気的接続が良好となり、かつ
パット部のコンタクトホールの開口が極めて容易とな
る。なお、多層配線層の最下層はポリシリコン等への付
着強度が強く、かつポリシリコン中へのＡｌの拡散を阻
止できる材料であることが好ましい。
【００１５】この多層配線層は、ＴＦＴへ画面表示信号
を伝達する信号線としても利用することができ、多層配
線層と信号線とを同一構造とすることが製造工程の短縮
および良好な物理的、電気的接触などが得られることよ
り好ましい。すなわち、石英基板などの透明基板上に形
成されたＴＦＴ上に第１層間絶縁層を成膜してコンタク
トホールを開口し、ついで上述の多層配線層で信号線お
よび接触用配線を同一工程で形成する。この上に第２層
間絶縁層を成膜してコンタクトホールを開口し、ＩＴＯ
を成膜することにより、ＴＦＴ−多層配線層−ＩＴＯと
の間でＴＦＴと画素電極との電気的接触を得ると同時に
多層配線層の最上層をパッド部コンタクトホール開口時
のバリアとすることができる。
を伝達する信号線としても利用することができ、多層配
線層と信号線とを同一構造とすることが製造工程の短縮
および良好な物理的、電気的接触などが得られることよ
り好ましい。すなわち、石英基板などの透明基板上に形
成されたＴＦＴ上に第１層間絶縁層を成膜してコンタク
トホールを開口し、ついで上述の多層配線層で信号線お
よび接触用配線を同一工程で形成する。この上に第２層
間絶縁層を成膜してコンタクトホールを開口し、ＩＴＯ
を成膜することにより、ＴＦＴ−多層配線層−ＩＴＯと
の間でＴＦＴと画素電極との電気的接触を得ると同時に
多層配線層の最上層をパッド部コンタクトホール開口時
のバリアとすることができる。
【００１６】本発明に係わるＴＦＴ基板はプレーナー構
造ＴＦＴなど種々の構造のＴＦＴに適用できる。また、
活性層はポリシリコン、アモルファスシリコン、単結晶
シリコン等を使用することができ、ＴＦＴの形式はＮ
型、Ｐ型いずれでもよい。
造ＴＦＴなど種々の構造のＴＦＴに適用できる。また、
活性層はポリシリコン、アモルファスシリコン、単結晶
シリコン等を使用することができ、ＴＦＴの形式はＮ
型、Ｐ型いずれでもよい。
【００１７】本発明のアクティブマトリクス型液晶表示
装置は上述のＴＦＴ基板に駆動回路を取り付けて対向基
板と対向させ、その間に液晶組成物を挟持させることに
より得られる。
装置は上述のＴＦＴ基板に駆動回路を取り付けて対向基
板と対向させ、その間に液晶組成物を挟持させることに
より得られる。
【００１８】
【作用】上述の多層配線層を介在させることにより、低
抵抗な電気的接触および大きなプロセスマージンを有す
る物理的接触がＴＦＴと画素電極間の接続において得ら
れる。さらにパッド部コンタクトホールの開口を選択エ
ッチングにより行うことができる。
抵抗な電気的接触および大きなプロセスマージンを有す
る物理的接触がＴＦＴと画素電極間の接続において得ら
れる。さらにパッド部コンタクトホールの開口を選択エ
ッチングにより行うことができる。
【００１９】
【実施例】以下、本発明を図面を参照して詳細に説明す
る。 実施例１ 図１は本発明のアクティブマトリクス型液晶表示装置に
用いられるコプラナ構造Ｎ型ポリシリコンＴＦＴアレイ
基板の断面図である。石英基板１上に活性層となるポリ
シリコン層２を気相化学堆積法（ＣＶＤ法）により成膜
して島状にエッチングを行う。このポリシリコン層２を
高温、酸素雰囲気中にて酸化することにより、ゲート絶
縁層３となる熱酸化膜を形成した後、再びＣＶＤ法によ
りゲート電極４を成膜しエッチングを行う。この状態に
おいてゲート電極４をセルフアラインマスクとしてイオ
ン注入法により砒素（Ａｓ）をポリシリコン層２に注入
した後、高温アニールにより砒素（Ａｓ）を活性化する
ことでポリシリコン層２中に高濃度不純物領域５および
６を形成する。
る。 実施例１ 図１は本発明のアクティブマトリクス型液晶表示装置に
用いられるコプラナ構造Ｎ型ポリシリコンＴＦＴアレイ
基板の断面図である。石英基板１上に活性層となるポリ
シリコン層２を気相化学堆積法（ＣＶＤ法）により成膜
して島状にエッチングを行う。このポリシリコン層２を
高温、酸素雰囲気中にて酸化することにより、ゲート絶
縁層３となる熱酸化膜を形成した後、再びＣＶＤ法によ
りゲート電極４を成膜しエッチングを行う。この状態に
おいてゲート電極４をセルフアラインマスクとしてイオ
ン注入法により砒素（Ａｓ）をポリシリコン層２に注入
した後、高温アニールにより砒素（Ａｓ）を活性化する
ことでポリシリコン層２中に高濃度不純物領域５および
６を形成する。
【００２０】つぎにＣＶＤ法により第１層間絶縁層７を
成膜した後、第１層間絶縁層７とゲート絶縁層３とをエ
ッチングすることによりドレイン側コンタクトホール８
と第１ソース側コンタクトホール１６とを同時に開口す
る。つぎにＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等のアルミニ
ウム合金を下層膜、タングステンシリサイド（ＷＳｉ）
を上層膜とした 2層金属配線をスパッタリング法により
成膜する。このとき 2層金属配線の下層膜であるＡｌ合
金は、高濃度不純物領域５および６に対して同時に接触
することとなる。この 2層金属配線をエッチングするこ
とにより 2層金属配線を有する信号線９、外部端子接続
用パッド１０および接触用配線１７が形成される。
成膜した後、第１層間絶縁層７とゲート絶縁層３とをエ
ッチングすることによりドレイン側コンタクトホール８
と第１ソース側コンタクトホール１６とを同時に開口す
る。つぎにＡｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ等のアルミニ
ウム合金を下層膜、タングステンシリサイド（ＷＳｉ）
を上層膜とした 2層金属配線をスパッタリング法により
成膜する。このとき 2層金属配線の下層膜であるＡｌ合
金は、高濃度不純物領域５および６に対して同時に接触
することとなる。この 2層金属配線をエッチングするこ
とにより 2層金属配線を有する信号線９、外部端子接続
用パッド１０および接触用配線１７が形成される。
【００２１】さらにプラズマＣＶＤ装置等により水素パ
ッシベーション処理を行うことでＮ型ポリシリコンＴＦ
Ｔが完成する。
ッシベーション処理を行うことでＮ型ポリシリコンＴＦ
Ｔが完成する。
【００２２】続いて再びＣＶＤ法等により第２層間絶縁
層１１を成膜した後、第２ソース側コンタクトホール１
８を第２層間絶縁層１１のみをエッチングすることによ
り開口する。ここで、画素電極であるＩＴＯをスパッタ
リング法により成膜する。このときＩＴＯは接触用配線
１７の上層膜であるＷＳｉと接触をとりエッチングする
ことにより画素電極１３を形成する。さらにパッド部コ
ンタクトホール１４を第２層間絶縁層１１をエッチング
することにより開口する。第２層間絶縁層をＳｉＯ2 ま
たはＳｉＮX とすることにより、この絶縁層はＣＨＦ3
およびＯ2 の混合ガスでエッチングできるが、外部端子
接続用パッド１０の最上部にあるＷＳｉはエッチングさ
れにくくエッチングストッパーとなる。したがって、パ
ッド部コンタクトホール形成の際の第２層間絶縁層のエ
ッチングはＷＳｉ表面において抑制される。この後パッ
ド部に残るＷＳｉはＦ系ガスを用いたＣＤＥによってエ
ッチングを行い剥離をすれば、パッド下層のＡｌ合金は
エッチングされないため、外部接続端子としてのパッド
表面はなんの損傷も受けていないＡｌ合金が露出する。
これにより、外部接続端子はワイヤーボンディング、Ｔ
ＡＢ等のボンディングが容易となる。以上でＴＦＴアレ
イ全工程が終了する。
層１１を成膜した後、第２ソース側コンタクトホール１
８を第２層間絶縁層１１のみをエッチングすることによ
り開口する。ここで、画素電極であるＩＴＯをスパッタ
リング法により成膜する。このときＩＴＯは接触用配線
１７の上層膜であるＷＳｉと接触をとりエッチングする
ことにより画素電極１３を形成する。さらにパッド部コ
ンタクトホール１４を第２層間絶縁層１１をエッチング
することにより開口する。第２層間絶縁層をＳｉＯ2 ま
たはＳｉＮX とすることにより、この絶縁層はＣＨＦ3
およびＯ2 の混合ガスでエッチングできるが、外部端子
接続用パッド１０の最上部にあるＷＳｉはエッチングさ
れにくくエッチングストッパーとなる。したがって、パ
ッド部コンタクトホール形成の際の第２層間絶縁層のエ
ッチングはＷＳｉ表面において抑制される。この後パッ
ド部に残るＷＳｉはＦ系ガスを用いたＣＤＥによってエ
ッチングを行い剥離をすれば、パッド下層のＡｌ合金は
エッチングされないため、外部接続端子としてのパッド
表面はなんの損傷も受けていないＡｌ合金が露出する。
これにより、外部接続端子はワイヤーボンディング、Ｔ
ＡＢ等のボンディングが容易となる。以上でＴＦＴアレ
イ全工程が終了する。
【００２３】このＴＦＴアレイにおいて、画素電極１３
であるＩＴＯは第２層間絶縁層１１の層厚分に対しての
みカバレージすればよいことになる。さらに、第２ソー
ス側コンタクトホール１８の開口については第２層間絶
縁層１１単層のみの開口となるので、異なる絶縁層の界
面に生じ易い段差を生じることがない。したがって、段
切れ不良を著しく改善することができ物理的接触におけ
るプロセスマージンを大きくとることができる。
であるＩＴＯは第２層間絶縁層１１の層厚分に対しての
みカバレージすればよいことになる。さらに、第２ソー
ス側コンタクトホール１８の開口については第２層間絶
縁層１１単層のみの開口となるので、異なる絶縁層の界
面に生じ易い段差を生じることがない。したがって、段
切れ不良を著しく改善することができ物理的接触におけ
るプロセスマージンを大きくとることができる。
【００２４】一方、電気的接触に関しては、高濃度不純
物領域６と画素電極１３であるＩＴＯとの間は接触用配
線１７を介しての接続となる。この場合の接触抵抗は 1
8 Ωであった。一方、図２に示す従来の構造のＴＦＴア
レイにおける高濃度不純物領域６とＩＴＯとの間の接触
抵抗は 3〜5KΩであった。また図３に示す従来のＴＦＴ
アレイを改善して高濃度不純物領域６とＩＴＯとの間を
接触メタルを介して接続した場合、その接触抵抗は 48
Ωであった。
物領域６と画素電極１３であるＩＴＯとの間は接触用配
線１７を介しての接続となる。この場合の接触抵抗は 1
8 Ωであった。一方、図２に示す従来の構造のＴＦＴア
レイにおける高濃度不純物領域６とＩＴＯとの間の接触
抵抗は 3〜5KΩであった。また図３に示す従来のＴＦＴ
アレイを改善して高濃度不純物領域６とＩＴＯとの間を
接触メタルを介して接続した場合、その接触抵抗は 48
Ωであった。
【００２５】ＴＦＴアレイの製造工程数に関しては、第
１ソース側コンタクトホール１６がドレイン側コンタク
トホール８と同時に開口され、接触用配線１７が信号線
１０と同時に成膜、エッチングされるので、従来の構造
のＴＦＴアレイと比較して製造工程数は増えない。
１ソース側コンタクトホール１６がドレイン側コンタク
トホール８と同時に開口され、接触用配線１７が信号線
１０と同時に成膜、エッチングされるので、従来の構造
のＴＦＴアレイと比較して製造工程数は増えない。
【００２６】さらに、本実施例においては、パッド部コ
ンタクトホール開口の際に第２層間絶縁層１１と外部端
子接続用パッド１０の選択エッチングによる開口が可能
であり、かつ外部端子接続用パッド下地のＡｌ合金との
選択エッチングにより、パッド表面をＡｌ合金とするこ
とも可能である。
ンタクトホール開口の際に第２層間絶縁層１１と外部端
子接続用パッド１０の選択エッチングによる開口が可能
であり、かつ外部端子接続用パッド下地のＡｌ合金との
選択エッチングにより、パッド表面をＡｌ合金とするこ
とも可能である。
【００２７】得られたＴＦＴアレイを用いて、常法によ
りアクティブマトリクス型液晶表示装置を組み立て、点
灯したところ点欠陥や線欠陥がなく、また表示ムラのな
い表示品位の優れたアクティブマトリクス型液晶表示装
置が得られた。
りアクティブマトリクス型液晶表示装置を組み立て、点
灯したところ点欠陥や線欠陥がなく、また表示ムラのな
い表示品位の優れたアクティブマトリクス型液晶表示装
置が得られた。
【００２８】
【発明の効果】本発明のアクティブマトリクス型液晶表
示装置は、ＴＦＴアレイ基板のＴＦＴと画素電極との間
が、少なくともＡｌなどの低抵抗率の金属またはその合
金配線層から選ばれたひとつの配線層を含む多層配線層
を介して電気的に接続され、その電気的接続が多層配線
層の最上層と画素電極との間で、また最下層とＴＦＴの
高濃度不純物領域との間でなされ、かつ最上層がＡｌな
どの低抵抗率の金属またはその合金層以外であってＡｌ
などと選択的にエッチングすることのできる導電層より
なるので、低い接触抵抗を有する電気的接触と大きいプ
ロセスマージンを有する物理的接触とを備えた接続がＴ
ＦＴと画素電極との間で得られる。さらに、外部端子接
続用パッドを構成するＡｌなどの合金と選択性を維持し
つつパッド部コンタクトホールの開口をすることができ
る。また、接触用配線と信号線とを同時に形成すること
ができるのでＴＦＴアレイ基板の製造工程数を増加させ
ない。 以上の結果、点欠陥や線欠陥がなく、また表示
ムラのない表示品位の優れたアクティブマトリクス型液
晶表示装置が得られる。
示装置は、ＴＦＴアレイ基板のＴＦＴと画素電極との間
が、少なくともＡｌなどの低抵抗率の金属またはその合
金配線層から選ばれたひとつの配線層を含む多層配線層
を介して電気的に接続され、その電気的接続が多層配線
層の最上層と画素電極との間で、また最下層とＴＦＴの
高濃度不純物領域との間でなされ、かつ最上層がＡｌな
どの低抵抗率の金属またはその合金層以外であってＡｌ
などと選択的にエッチングすることのできる導電層より
なるので、低い接触抵抗を有する電気的接触と大きいプ
ロセスマージンを有する物理的接触とを備えた接続がＴ
ＦＴと画素電極との間で得られる。さらに、外部端子接
続用パッドを構成するＡｌなどの合金と選択性を維持し
つつパッド部コンタクトホールの開口をすることができ
る。また、接触用配線と信号線とを同時に形成すること
ができるのでＴＦＴアレイ基板の製造工程数を増加させ
ない。 以上の結果、点欠陥や線欠陥がなく、また表示
ムラのない表示品位の優れたアクティブマトリクス型液
晶表示装置が得られる。
【図１】実施例の方法により得られるＴＦＴアレイ基板
の断面を示す図である。
の断面を示す図である。
【図２】従来のＴＦＴアレイ基板の断面を示す図であ
る。
る。
【図３】ＴＦＴと画素電極との間の接触抵抗を改善した
従来のＴＦＴアレイ基板の断面を示す図である。
従来のＴＦＴアレイ基板の断面を示す図である。
１………石英基板、２………ポリシリコン層、３………
ゲート絶縁層、４………ゲート電極、５、６………高濃
度不純物領域、７………第１層間絶縁層、８………ドレ
イン側コンタクトホール、９………信号線、１０………
外部端子接続用パッド、１１………第２層間絶縁層、１
２………ソース側コンタクトホール、１３………画素電
極、１４………パッド部コンタクトホール、１５………
接触メタル、１６………第１ソース側コンタクトホー
ル、１７………接触用配線、１８………第２ソース側コ
ンタクトホール。
ゲート絶縁層、４………ゲート電極、５、６………高濃
度不純物領域、７………第１層間絶縁層、８………ドレ
イン側コンタクトホール、９………信号線、１０………
外部端子接続用パッド、１１………第２層間絶縁層、１
２………ソース側コンタクトホール、１３………画素電
極、１４………パッド部コンタクトホール、１５………
接触メタル、１６………第１ソース側コンタクトホー
ル、１７………接触用配線、１８………第２ソース側コ
ンタクトホール。
Claims (2)
- 【請求項１】 基板と、この基板上にマトリクス状に配
設された複数の薄膜トランジスタおよびこの薄膜トラン
ジスタへ画面表示信号を伝達する信号線と、前記薄膜ト
ランジスタおよび信号線の上部に絶縁層を介して配設さ
れ、かつ前記薄膜トランジスタのそれぞれと電気的に接
続された画素電極とを有する薄膜トランジスタアレイ基
板を備えたアクティブマトリクス型液晶表示装置におい
て、 前記薄膜トランジスタと前記画素電極との間は、少なく
とも電気抵抗率が 5×10-6Ωcm以下の金属またはその合
金配線層から選ばれたひとつの配線層を含む多層配線層
を介して電気的に接続され、前記電気的接続が前記多層
配線層の最上層は前記画素電極との間で、また最下層は
前記薄膜トランジスタの高濃度不純物領域との間でなさ
れ、かつ前記多層配線層の最上層が前記金属またはその
合金層以外の導電層であって、前記金属またはその合金
層と選択的にエッチングすることのできる導電層よりな
ることを特徴とするアクティブマトリクス型液晶表示装
置。 - 【請求項２】 請求項１記載のアクティブマトリクス型
液晶表示装置において、前記電気抵抗率が 5×10-6Ωcm
以下の金属またはその合金層がアルミニウムまたはアル
ミニウム合金配線層であることを特徴とするアクティブ
マトリクス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759893A JP3231487B2 (ja) | 1993-06-28 | 1993-06-28 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15759893A JP3231487B2 (ja) | 1993-06-28 | 1993-06-28 | アクティブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736056A true JPH0736056A (ja) | 1995-02-07 |
| JP3231487B2 JP3231487B2 (ja) | 2001-11-19 |
Family
ID=15653217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15759893A Expired - Fee Related JP3231487B2 (ja) | 1993-06-28 | 1993-06-28 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231487B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203362A (ja) * | 1999-12-08 | 2001-07-27 | Samsung Sdi Co Ltd | 薄膜トランジスターの製造方法 |
| JP2005094023A (ja) * | 2004-10-01 | 2005-04-07 | Renesas Technology Corp | 半導体装置 |
| KR100751185B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP2016001687A (ja) * | 2014-06-12 | 2016-01-07 | 大日本印刷株式会社 | 有機半導体素子 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7336208B2 (ja) | 2018-04-27 | 2023-08-31 | キヤノン株式会社 | プリント基板およびプリント基板を有する画像形成装置 |
-
1993
- 1993-06-28 JP JP15759893A patent/JP3231487B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203362A (ja) * | 1999-12-08 | 2001-07-27 | Samsung Sdi Co Ltd | 薄膜トランジスターの製造方法 |
| KR100751185B1 (ko) * | 2000-08-08 | 2007-08-22 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP2005094023A (ja) * | 2004-10-01 | 2005-04-07 | Renesas Technology Corp | 半導体装置 |
| JP2016001687A (ja) * | 2014-06-12 | 2016-01-07 | 大日本印刷株式会社 | 有機半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3231487B2 (ja) | 2001-11-19 |
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