JP2796175B2 - 薄膜トランジスターの製造方法 - Google Patents
薄膜トランジスターの製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体工業における半導体素子製造方法に
関するものであり、特に薄膜トランジスターの製造方法
において、ソース・ドレイン領域形成に関するものであ
る。
関するものであり、特に薄膜トランジスターの製造方法
において、ソース・ドレイン領域形成に関するものであ
る。
従来の技術 従来の薄膜トランジスターの製造を第６図、第７図に
示す。第６図において、601は石英・ガラス等の基体、6
02はゲート電極、603は非晶質シリコン薄膜、604はシリ
コン窒化膜、605はシリコン窒化膜、606はｎ型非晶質シ
リコン薄膜、第７図において、701は石英・ガラス等の
基体、702はゲート電極、703は非晶質シリコン薄膜、70
4はシリコン窒化膜、705はシリコン窒化膜、706はリン
（Ｐ）及び水素（Ｈ）を含むイオン、707はｎ型ドーピ
ング層、708はダメージ層である。
示す。第６図において、601は石英・ガラス等の基体、6
02はゲート電極、603は非晶質シリコン薄膜、604はシリ
コン窒化膜、605はシリコン窒化膜、606はｎ型非晶質シ
リコン薄膜、第７図において、701は石英・ガラス等の
基体、702はゲート電極、703は非晶質シリコン薄膜、70
4はシリコン窒化膜、705はシリコン窒化膜、706はリン
（Ｐ）及び水素（Ｈ）を含むイオン、707はｎ型ドーピ
ング層、708はダメージ層である。
従来の技術として、（１）第６図のプラズマCVD法に
よるｎ型非晶質シリコン薄膜を603の非晶質シリコン薄
膜上に堆積する方法や、（２）第７図に示すように、ｎ
型ドーピング層を形成する際に、例えば水素希釈のホス
フィン（PH3）のような不純物を含む気体を放電分解
し、生成したイオンを加速して照射・注入することによ
り形成する〔A.ヨシダ（Yoshida）,et.al:アイ・イー・
イー・イー エレクトロン デバイス レターズ（IEEE
Electron Device Letters）〕ことがなされていた。
よるｎ型非晶質シリコン薄膜を603の非晶質シリコン薄
膜上に堆積する方法や、（２）第７図に示すように、ｎ
型ドーピング層を形成する際に、例えば水素希釈のホス
フィン（PH3）のような不純物を含む気体を放電分解
し、生成したイオンを加速して照射・注入することによ
り形成する〔A.ヨシダ（Yoshida）,et.al:アイ・イー・
イー・イー エレクトロン デバイス レターズ（IEEE
Electron Device Letters）〕ことがなされていた。
発明が解決しようとする課題 従来の薄膜トランジスターの製造方法において、
（１）のプラズマCVD法によるｎ型非晶質シリコン薄膜
を堆積する方法は、保護層上のｎ型非晶質シリコン薄膜
を除去する工程が必要になるという課題や、ｎ型非晶質
シリコン膜が剥離し歩留まりや信頼性を下げる等の課題
があった。
（１）のプラズマCVD法によるｎ型非晶質シリコン薄膜
を堆積する方法は、保護層上のｎ型非晶質シリコン薄膜
を除去する工程が必要になるという課題や、ｎ型非晶質
シリコン膜が剥離し歩留まりや信頼性を下げる等の課題
があった。
これに対し、（２）の不純物を含む気体を放電分解し
て生成したイオンを加速して照射・注入することにより
ソース・ドレイン領域を形成する方法は、保護層上のｎ
型非晶質シリコン薄膜を除去する工程が不要となり、さ
らにｎ型ドーピング層を非晶質シリコン薄膜内に形成す
るため、ドーピング層が剥離するという課題が生じな
い。しかし投影飛程（イオンの平均注入深さ）の長い軽
いイオン、特に水素イオンがチャネル部のゲート絶縁膜
及び半導体薄膜界面に対する（第８図）ため、ゲート絶
縁膜及び半導体薄膜界面に水素イオンによる損傷708が
形成され、薄膜トランジスターの特性や易動度及び信頼
性が悪くなる（第５図の点線）という課題があった。こ
こで第８図は、従来の薄膜トランジスターの製造方法に
おいて形成された不純物注入層において、打ち込まれた
水素及びリンの深さ方向の濃度分布を示した図である。
て生成したイオンを加速して照射・注入することにより
ソース・ドレイン領域を形成する方法は、保護層上のｎ
型非晶質シリコン薄膜を除去する工程が不要となり、さ
らにｎ型ドーピング層を非晶質シリコン薄膜内に形成す
るため、ドーピング層が剥離するという課題が生じな
い。しかし投影飛程（イオンの平均注入深さ）の長い軽
いイオン、特に水素イオンがチャネル部のゲート絶縁膜
及び半導体薄膜界面に対する（第８図）ため、ゲート絶
縁膜及び半導体薄膜界面に水素イオンによる損傷708が
形成され、薄膜トランジスターの特性や易動度及び信頼
性が悪くなる（第５図の点線）という課題があった。こ
こで第８図は、従来の薄膜トランジスターの製造方法に
おいて形成された不純物注入層において、打ち込まれた
水素及びリンの深さ方向の濃度分布を示した図である。
課題を解決するための手段 以上の課題を解決するために本発明に係る薄膜トラン
ジスターの製造方法は、基体上に形成された半導体薄膜
にマウク膜を選択形成し、半導体薄膜上のマスク膜の形
成されていない部分に、不純物を含む気体を放電分解し
て生成したイオンを加速して半導体薄膜に照射・注入す
ることによりソース・ドレイン領域を形成する薄膜トラ
ンジスターの製造方法において、マスクの膜厚を、イオ
ンの照射・注入条件における水素イオンのマスク膜中で
の投影飛程よりも大きくする。あるいはマスク膜上にレ
ジストを残してイオンを照射注入する、あるいはマスク
膜がない場合には半導体薄膜上に、同一加速条件におけ
る水素イオンのレジスト中での投影飛程よりも大きな膜
厚のレジストを残してイオンを照射注入するという手段
を用いる。
ジスターの製造方法は、基体上に形成された半導体薄膜
にマウク膜を選択形成し、半導体薄膜上のマスク膜の形
成されていない部分に、不純物を含む気体を放電分解し
て生成したイオンを加速して半導体薄膜に照射・注入す
ることによりソース・ドレイン領域を形成する薄膜トラ
ンジスターの製造方法において、マスクの膜厚を、イオ
ンの照射・注入条件における水素イオンのマスク膜中で
の投影飛程よりも大きくする。あるいはマスク膜上にレ
ジストを残してイオンを照射注入する、あるいはマスク
膜がない場合には半導体薄膜上に、同一加速条件におけ
る水素イオンのレジスト中での投影飛程よりも大きな膜
厚のレジストを残してイオンを照射注入するという手段
を用いる。
作用 薄膜トランジスターのソース・ドレイン領域を形成す
る際に、少なくとも水素イオンの投影飛程よりも大きい
膜厚のマスク膜、或はマスク膜上にレジストを残す、或
はマスク膜がない場合には半導体薄膜上に少なくとも同
一加速条件の水素イオンの投影飛程よりも大きな膜厚の
レジストを残し、それらをマスクとして不純物を含む気
体を放電分解して生成したイオンを加速して照射・注入
することから、最も投影飛程（平均のイオンの注入深
さ）の長い水素が、ゲート絶縁膜及び半導体薄膜界面に
達することなく、ソース・ドレイン領域を形成すること
ができる。
る際に、少なくとも水素イオンの投影飛程よりも大きい
膜厚のマスク膜、或はマスク膜上にレジストを残す、或
はマスク膜がない場合には半導体薄膜上に少なくとも同
一加速条件の水素イオンの投影飛程よりも大きな膜厚の
レジストを残し、それらをマスクとして不純物を含む気
体を放電分解して生成したイオンを加速して照射・注入
することから、最も投影飛程（平均のイオンの注入深
さ）の長い水素が、ゲート絶縁膜及び半導体薄膜界面に
達することなく、ソース・ドレイン領域を形成すること
ができる。
実 施 例 以下図面を用いて本発明についてさらに詳しく説明す
る。
る。
第１図は、本発明に係る薄膜トランジスターの製造方
法を実施するプラズマ処理装置の概略構成図である。ガ
ス導入管103から導入される、ガスボンベ105−Ａのホス
フィン（PH3）等のドーピングガス、及びガスボンベ105
−Ｂの水素（H2），ヘリウム（He）等の希釈ガスとの混
合ガスを、高周波電極107によって放電室101に供給する
高周波電力、及び電磁石108によって供給される磁場を
用いて放電分解し、生じた高励起のプラズマ109中のイ
オンを、電極110に印加される直流電圧によって加速
し、試料室113内の基板台116上の半導体基板などの試料
117に注入・ドーピングを行うものである。本装置構成
で、電磁石は放電をさらに高励起にするための磁場を印
加するものであり、必要な処理、注入量によって、電磁
石を用いなくてもよい。このとき、試料に照射注入され
るイオンのうちで、最も試料に深く注入されるイオンは
水素イオンである（第８図）。なお発明者らは、このよ
うな装置（基板室内の基板台の直径＝32cm）を用いて、
９枚の３インチシリコンウェハーに一括して不純物のド
ーピングを行ったところ、シート抵抗で測定したドーピ
ングの均一性が±３％と、大面積に対する均一なドーピ
ング及びプラズマ処理が行えることを実験により確認し
ている。
法を実施するプラズマ処理装置の概略構成図である。ガ
ス導入管103から導入される、ガスボンベ105−Ａのホス
フィン（PH3）等のドーピングガス、及びガスボンベ105
−Ｂの水素（H2），ヘリウム（He）等の希釈ガスとの混
合ガスを、高周波電極107によって放電室101に供給する
高周波電力、及び電磁石108によって供給される磁場を
用いて放電分解し、生じた高励起のプラズマ109中のイ
オンを、電極110に印加される直流電圧によって加速
し、試料室113内の基板台116上の半導体基板などの試料
117に注入・ドーピングを行うものである。本装置構成
で、電磁石は放電をさらに高励起にするための磁場を印
加するものであり、必要な処理、注入量によって、電磁
石を用いなくてもよい。このとき、試料に照射注入され
るイオンのうちで、最も試料に深く注入されるイオンは
水素イオンである（第８図）。なお発明者らは、このよ
うな装置（基板室内の基板台の直径＝32cm）を用いて、
９枚の３インチシリコンウェハーに一括して不純物のド
ーピングを行ったところ、シート抵抗で測定したドーピ
ングの均一性が±３％と、大面積に対する均一なドーピ
ング及びプラズマ処理が行えることを実験により確認し
ている。
第２図は、本発明に係る薄膜トランジスターの製造方
法の第１実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体201上に、形成
されたゲート電極202の上に、プラズマCVD法により、ゲ
ート絶縁膜203、非晶質シリコン薄膜204、保護絶縁膜20
5を堆積とする。このとき、保護絶縁膜205の膜厚は、後
にイオン照射する際の条件で水素の投影飛程よりも十分
大きい膜厚に設定している。なお本実施例では、マスク
膜を保護絶縁膜とする逆スタガー型の工程を示している
が、順スタガー型の場合、半導体薄膜、ゲート絶縁膜、
ゲート電極の順番に堆積されるため、マスク膜はゲート
電極材料となる。例えば25keVでイオン照射を行う場
合、マスク膜としてシリコン窒化膜（保護絶縁膜）や、
順スタガー型の様に多結晶シリコン膜（ゲート電極）を
用いる場合、いずれも3500Åの膜厚とすれば、十分に水
素に対するマスクが行うことができる。フォトリソ工程
を経てパターニングした保護絶縁膜205をマスクとし
て、第１図の装置を用いてリン（Ｐ）を含むイオン206
を非晶質シリコン204に打ち込んでドーピングし、ｎ型
のドーピング層207を形成する（ａ）。
法の第１実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体201上に、形成
されたゲート電極202の上に、プラズマCVD法により、ゲ
ート絶縁膜203、非晶質シリコン薄膜204、保護絶縁膜20
5を堆積とする。このとき、保護絶縁膜205の膜厚は、後
にイオン照射する際の条件で水素の投影飛程よりも十分
大きい膜厚に設定している。なお本実施例では、マスク
膜を保護絶縁膜とする逆スタガー型の工程を示している
が、順スタガー型の場合、半導体薄膜、ゲート絶縁膜、
ゲート電極の順番に堆積されるため、マスク膜はゲート
電極材料となる。例えば25keVでイオン照射を行う場
合、マスク膜としてシリコン窒化膜（保護絶縁膜）や、
順スタガー型の様に多結晶シリコン膜（ゲート電極）を
用いる場合、いずれも3500Åの膜厚とすれば、十分に水
素に対するマスクが行うことができる。フォトリソ工程
を経てパターニングした保護絶縁膜205をマスクとし
て、第１図の装置を用いてリン（Ｐ）を含むイオン206
を非晶質シリコン204に打ち込んでドーピングし、ｎ型
のドーピング層207を形成する（ａ）。
第３図は、本発明に係る薄膜トランジスターの製造方
法の第２実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体301上に形成さ
れたゲート電極302の上に、プラズマCVD法によりゲート
絶縁膜303、非晶質シリコン薄膜304、保護絶縁膜305を
堆積する。このとき、保護絶縁膜305の膜厚は、後にイ
オン照射する際の条件で水素の投影飛程よりも十分大き
い膜厚に設定している。フォトリソ工程を経てパターニ
ングしたレジスト306,保護絶縁膜305をマスクとして、
第１図の装置を用いてリン（Ｐ）を含むイオン307を非
晶質シリコン304に打ち込んでドーピングし、ｎ型のド
ーピング層308を形成する（ａ）。
法の第２実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体301上に形成さ
れたゲート電極302の上に、プラズマCVD法によりゲート
絶縁膜303、非晶質シリコン薄膜304、保護絶縁膜305を
堆積する。このとき、保護絶縁膜305の膜厚は、後にイ
オン照射する際の条件で水素の投影飛程よりも十分大き
い膜厚に設定している。フォトリソ工程を経てパターニ
ングしたレジスト306,保護絶縁膜305をマスクとして、
第１図の装置を用いてリン（Ｐ）を含むイオン307を非
晶質シリコン304に打ち込んでドーピングし、ｎ型のド
ーピング層308を形成する（ａ）。
第４図は、本発明に係る薄膜トランジスターの製造方
法の第３実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体401上に、形成
されたゲート電極402の上に、プラズマCVD法によりゲー
ト絶縁膜403、非晶質シリコン薄膜404を堆積し、第２図
のように蝕刻する。フォトレジストを複数回塗布した
り，粘度の高いフォトレジストを用い、フォトリソ工程
を経てパターニングした、後にイオン照射する際の条件
で水素の投影飛程よりも十分大きい膜厚のレジスト405
をマスクとして、第１図の装置を用いてリン（Ｐ）を含
むイオン406を非晶質シリコン404に打ち込んでドーピン
グし、ｎ型のドーピング層407を形成する（ａ）。例え
ば、水素希釈５％のPH3を用い，加速電圧100kVでイオン
を照射する場合,Pに対するマスクを行うためのレジスト
膜厚は１μｍ以下で十分であるが，水素イオンの投影飛
程（約1.3μｍ）よりも大きなレジスト膜厚として12μ
ｍ以上の膜厚とする。
法の第３実施例として作製された薄膜トランジスターの
概略構成断面図である。ガラス等の基体401上に、形成
されたゲート電極402の上に、プラズマCVD法によりゲー
ト絶縁膜403、非晶質シリコン薄膜404を堆積し、第２図
のように蝕刻する。フォトレジストを複数回塗布した
り，粘度の高いフォトレジストを用い、フォトリソ工程
を経てパターニングした、後にイオン照射する際の条件
で水素の投影飛程よりも十分大きい膜厚のレジスト405
をマスクとして、第１図の装置を用いてリン（Ｐ）を含
むイオン406を非晶質シリコン404に打ち込んでドーピン
グし、ｎ型のドーピング層407を形成する（ａ）。例え
ば、水素希釈５％のPH3を用い，加速電圧100kVでイオン
を照射する場合,Pに対するマスクを行うためのレジスト
膜厚は１μｍ以下で十分であるが，水素イオンの投影飛
程（約1.3μｍ）よりも大きなレジスト膜厚として12μ
ｍ以上の膜厚とする。
第５図は、本発明に係る薄膜トランジスターの製造方
法により作製した薄膜トランジスターのゲート電圧−ド
レイン電流特性を示した図である。なおこの図は、従来
例の薄膜トランジスター〔第７図〕のゲート電圧−ドレ
イン電流特性も点線で示している。図から明らかなよう
に、薄膜トランジスターのゲート電圧に対するドレイン
電流の立ち上がりが急峻であり、本発明によって薄膜ト
ランジスターの特性及び易動度が向上することが確認さ
れた。
法により作製した薄膜トランジスターのゲート電圧−ド
レイン電流特性を示した図である。なおこの図は、従来
例の薄膜トランジスター〔第７図〕のゲート電圧−ドレ
イン電流特性も点線で示している。図から明らかなよう
に、薄膜トランジスターのゲート電圧に対するドレイン
電流の立ち上がりが急峻であり、本発明によって薄膜ト
ランジスターの特性及び易動度が向上することが確認さ
れた。
発明の効果 本発明によれば、最も投影飛程（平均のイオンの注入
深さ）の長い水素が、ゲート絶縁膜及び半導体薄膜界面
に達することなく、ソース・ドレイン領域を形成するこ
とができることから、ゲート絶縁膜及び半導体薄膜界面
に水素イオンによる損傷が形成されることがなくなり、
薄膜トランジスターの易動度及び信頼性が向上する。
深さ）の長い水素が、ゲート絶縁膜及び半導体薄膜界面
に達することなく、ソース・ドレイン領域を形成するこ
とができることから、ゲート絶縁膜及び半導体薄膜界面
に水素イオンによる損傷が形成されることがなくなり、
薄膜トランジスターの易動度及び信頼性が向上する。
さらに、イオン流の質量分離及び走査を必要としない
プラズマ処理装置を用いることから、大面積に対するド
ーピングが容易に実現でき、大面積の薄膜トランジスタ
ーアレイの製造の生産性が向上する。
プラズマ処理装置を用いることから、大面積に対するド
ーピングが容易に実現でき、大面積の薄膜トランジスタ
ーアレイの製造の生産性が向上する。
以上のように本発明は、特性及び信頼性の優れた大面
積の薄膜トランジスターアレイを容易に形成できるとい
う点で、有用性が高い。
積の薄膜トランジスターアレイを容易に形成できるとい
う点で、有用性が高い。
第１図は本発明に係る薄膜トランジスターの製造方法を
実施するプラズマ処理装置の概略構成を示す断面図、第
２図（ａ）は本発明に係る薄膜トランジスターの製造方
法の第１の実施例により作製された薄膜トランジスター
の概略構成を示す断面図、同図（ｂ）は同要部を示す断
面図、第３図（ａ）は本発明に係る薄膜トランジスター
の製造方法の第２の実施例により作製された薄膜トラン
ジスターの概略構成を示す断面図、同図（ｂ）は同要部
を示す断面図、第４図（ａ）は本発明に係る薄膜トラン
ジスターの製造方法の第３の実施例により作製された薄
膜トランジスターの概略構成を示す断面図、同図（ｂ）
は同要部を示す断面図、第５図は本発明に係る薄膜トラ
ンジスターの製造方法により作製した薄膜トランジスタ
ーのゲート電圧−ドレイン電流特性図、第６図（ａ）は
従来の薄膜トランジスターの概略構成を示す断面図、同
図（ｂ）は同要部を示す断面図、第７図（ａ）は従来の
薄膜トランジスターの概略構成を示す断面図、同図
（ｂ）は同要部を示す断面図、第８図は従来の薄膜トラ
ンジスターの製造方法において形成された不純物注入層
において打ち込まれた水素及びリンの深さ方向の濃度分
布図である。 101……放電室、102……試料室、103……ガス導入管、1
05−Ａ……ドーピングガスのガスボンベ、105−Ｂ……
希釈ガスのガスボンベ、106……高周波電源、107……高
周波電極、108……電磁石、109……プラズマ、110……
電極、111……電極、112……直流高圧電源、113……電
流計、114……絶縁フランジ、115……イオン流、116…
…基板台、117……試料、118……ガス排出管、201……
ガラス等の基体、202……ゲート電極、203……シリコン
窒化膜、204……非晶質シリコン膜、205……シリコン窒
化膜、206……リンを含むイオン、207……ｎ型のドーピ
ング層、208……ダメージ層、301……ガラス等の基体、
302……ゲート電極、303……シリコン窒化膜、304……
非晶質シリコン膜、305……シリコン窒化膜、306……レ
ジスト、307……リンを含むイオン、308……ｎ型のドー
ピング層、309……ダメージ層、401……ガラス等の基
体、402……ゲート電極、403……シリコン窒化膜、404
……非晶質シリコン膜、405……レジスト、406……リン
を含むイオン、407……ｎ型のドーピング層、408……ダ
メージ層。
実施するプラズマ処理装置の概略構成を示す断面図、第
２図（ａ）は本発明に係る薄膜トランジスターの製造方
法の第１の実施例により作製された薄膜トランジスター
の概略構成を示す断面図、同図（ｂ）は同要部を示す断
面図、第３図（ａ）は本発明に係る薄膜トランジスター
の製造方法の第２の実施例により作製された薄膜トラン
ジスターの概略構成を示す断面図、同図（ｂ）は同要部
を示す断面図、第４図（ａ）は本発明に係る薄膜トラン
ジスターの製造方法の第３の実施例により作製された薄
膜トランジスターの概略構成を示す断面図、同図（ｂ）
は同要部を示す断面図、第５図は本発明に係る薄膜トラ
ンジスターの製造方法により作製した薄膜トランジスタ
ーのゲート電圧−ドレイン電流特性図、第６図（ａ）は
従来の薄膜トランジスターの概略構成を示す断面図、同
図（ｂ）は同要部を示す断面図、第７図（ａ）は従来の
薄膜トランジスターの概略構成を示す断面図、同図
（ｂ）は同要部を示す断面図、第８図は従来の薄膜トラ
ンジスターの製造方法において形成された不純物注入層
において打ち込まれた水素及びリンの深さ方向の濃度分
布図である。 101……放電室、102……試料室、103……ガス導入管、1
05−Ａ……ドーピングガスのガスボンベ、105−Ｂ……
希釈ガスのガスボンベ、106……高周波電源、107……高
周波電極、108……電磁石、109……プラズマ、110……
電極、111……電極、112……直流高圧電源、113……電
流計、114……絶縁フランジ、115……イオン流、116…
…基板台、117……試料、118……ガス排出管、201……
ガラス等の基体、202……ゲート電極、203……シリコン
窒化膜、204……非晶質シリコン膜、205……シリコン窒
化膜、206……リンを含むイオン、207……ｎ型のドーピ
ング層、208……ダメージ層、301……ガラス等の基体、
302……ゲート電極、303……シリコン窒化膜、304……
非晶質シリコン膜、305……シリコン窒化膜、306……レ
ジスト、307……リンを含むイオン、308……ｎ型のドー
ピング層、309……ダメージ層、401……ガラス等の基
体、402……ゲート電極、403……シリコン窒化膜、404
……非晶質シリコン膜、405……レジスト、406……リン
を含むイオン、407……ｎ型のドーピング層、408……ダ
メージ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平尾 孝 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭64−53462（ＪＰ，Ａ) 特開 昭63−194326（ＪＰ，Ａ) 特開 昭63−237577（ＪＰ，Ａ)
Claims (3)
- 【請求項１】基体上に形成された半導体薄膜にマスク膜
を選択形成し、前記半導体薄膜の前記マスク膜の形成さ
れていない部分に不純物を含む気体を放電分解して生成
した水素イオンを含むイオンを加速して前記半導体薄膜
に照射・注入することによりソース・ドレイン領域を形
成する薄膜トランジスターの製造方法において、前記マ
スク膜の膜厚を、前記イオンの照射・注入条件における
水素イオンの前記マスク膜中での投影飛程よりも大きく
することを特徴とする薄膜トランジスターの製造方法。 - 【請求項２】基体上に形成された半導体薄膜にレジスト
を選択形成し、前記半導体薄膜の前記レジストの形成さ
れていない部分に不純物を含む気体を放電分解して生成
した水素イオンを含むイオンを加速して前記半導体薄膜
に照射・注入することによりソース・ドレイン領域を形
成する薄膜トランジスターの製造方法において、前記レ
ジストの膜厚を、前記イオンの照射・注入条件における
水素イオンの前記レジスト中での投影飛程よりも大きく
することを特徴とする薄膜トランジスターの製造方法。 - 【請求項３】基体上に形成された半導体薄膜にマスク膜
及びレジストを選択形成し、前記半導体薄膜の前記マス
ク膜及びレジストの形成されていない部分に不純物を含
む気体を放電分解して生成した水素イオンを含むイオン
を加速して前記半導体薄膜に照射・注入することにより
ソース・ドレイン領域を形成する薄膜トランジスターの
製造方法において、前記マスク膜上に前記レジストを残
してイオンを加速して前記半導体薄膜に照射・注入し、
前記マスク膜及びレジストの膜厚を、前記イオンの照射
・注入条件における水素イオンの前記マスク膜及びレジ
スト中での投影飛程よりも大きくすることを特徴とする
薄膜トランジスターの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148250A JP2796175B2 (ja) | 1990-06-05 | 1990-06-05 | 薄膜トランジスターの製造方法 |
| US07/709,495 US5141885A (en) | 1990-06-05 | 1991-06-03 | Method of fabrication of thin film transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148250A JP2796175B2 (ja) | 1990-06-05 | 1990-06-05 | 薄膜トランジスターの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0439967A JPH0439967A (ja) | 1992-02-10 |
| JP2796175B2 true JP2796175B2 (ja) | 1998-09-10 |
Family
ID=15448589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148250A Expired - Lifetime JP2796175B2 (ja) | 1990-06-05 | 1990-06-05 | 薄膜トランジスターの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2796175B2 (ja) |
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| TW237562B (ja) * | 1990-11-09 | 1995-01-01 | Semiconductor Energy Res Co Ltd | |
| DE69131570T2 (de) * | 1990-11-16 | 2000-02-17 | Seiko Epson Corp | Verfahren zur Herstellung einer Dünnfilm-Halbleiteranordnung |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US6979840B1 (en) * | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Manufacturing method of thin film transistor |
| JP3173854B2 (ja) * | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| KR950005484B1 (ko) * | 1992-09-29 | 1995-05-24 | 현대전자산업주식회사 | 플라즈마 산화 처리를 이용한 폴리실리콘 박막트랜지스터 제조방법 |
| US5643801A (en) | 1992-11-06 | 1997-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method and alignment |
| US6544825B1 (en) | 1992-12-26 | 2003-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a MIS transistor |
| US6410374B1 (en) | 1992-12-26 | 2002-06-25 | Semiconductor Energy Laborartory Co., Ltd. | Method of crystallizing a semiconductor layer in a MIS transistor |
| EP0635890B1 (en) * | 1993-02-10 | 2002-05-29 | Seiko Epson Corporation | Active matrix substrate and thin film transistor, and method of its manufacture |
| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
| JP2677167B2 (ja) * | 1993-07-08 | 1997-11-17 | 日本電気株式会社 | 駆動回路内蔵型液晶表示装置の製造方法 |
| US6331717B1 (en) * | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| JPH07142743A (ja) * | 1993-09-22 | 1995-06-02 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JP3344072B2 (ja) * | 1994-03-31 | 2002-11-11 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| US5976919A (en) * | 1994-06-10 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of manufacturing semiconductor element |
| JP3146113B2 (ja) * | 1994-08-30 | 2001-03-12 | シャープ株式会社 | 薄膜トランジスタの製造方法および液晶表示装置 |
| KR100187387B1 (ko) * | 1995-10-07 | 1999-03-20 | 구자홍 | 박막트랜지스터의 오우믹층 활성화방법 |
| US6489219B1 (en) * | 1995-11-09 | 2002-12-03 | Micron Technology, Inc. | Method of alloying a semiconductor device |
| KR100333276B1 (ko) | 1999-05-20 | 2002-04-24 | 구본준, 론 위라하디락사 | 액정표시장치의 ｔｆｔ 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2756861C2 (de) * | 1977-12-20 | 1983-11-24 | Max Planck Gesellschaft zur Förderung der Wissenschaften e.V., 3400 Göttingen | Verfahren zum Ändern de Lage des Fermi-Niveaus von amorphem Silicium durch Dotieren mittels Ionenimplantation |
| US4859908A (en) * | 1986-09-24 | 1989-08-22 | Matsushita Electric Industrial Co., Ltd. | Plasma processing apparatus for large area ion irradiation |
| JP2516951B2 (ja) * | 1987-02-06 | 1996-07-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPS63237577A (ja) * | 1987-03-26 | 1988-10-04 | Nec Corp | Ｍｉｓｆｅｔ製造方法 |
| JPS6453462A (en) * | 1987-08-24 | 1989-03-01 | Matsushita Electric Ind Co Ltd | Manufacture of thin film transistor |
| US4998152A (en) * | 1988-03-22 | 1991-03-05 | International Business Machines Corporation | Thin film transistor |
-
1990
- 1990-06-05 JP JP2148250A patent/JP2796175B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-03 US US07/709,495 patent/US5141885A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439967A (ja) | 1992-02-10 |
| US5141885A (en) | 1992-08-25 |
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