JP3146113B2 - 薄膜トランジスタの製造方法および液晶表示装置 - Google Patents
薄膜トランジスタの製造方法および液晶表示装置Info
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- 239000010409 thin film Substances 0.000 title claims description 52
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000010408 film Substances 0.000 claims description 170
- 150000002500 ions Chemical class 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 30
- 230000001133 acceleration Effects 0.000 claims description 29
- 229910052739 hydrogen Inorganic materials 0.000 claims description 24
- 239000001257 hydrogen Substances 0.000 claims description 24
- -1 hydrogen ions Chemical class 0.000 claims description 24
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 18
- 230000001681 protective effect Effects 0.000 claims description 11
- 230000000737 periodic effect Effects 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 31
- 239000007789 gas Substances 0.000 description 20
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 229910021478 group 5 element Inorganic materials 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000010407 anodic oxide Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000001237 Raman spectrum Methods 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000000862 absorption spectrum Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004949 mass spectrometry Methods 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
- H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
表示装置に用いられる薄膜トランジスタ（以下、ＴＦＴ
と称する）の製造方法およびそのＴＦＴを用いた液晶表
示装置に関する。
表示装置に用いられる薄膜トランジスタ（以下、ＴＦＴ
と称する）の製造方法およびそのＴＦＴを用いた液晶表
示装置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイ等の表示装置に
おいては大型化・高精細化が図られている。それに伴
い、ガラス基板の大型化およびＴＦＴの小型化が図られ
ている。安価で大型なガラス基板上に薄膜トランジスタ
を作製するためには、４００℃以下の低温プロセスが好
ましく、現在、低温で比較的容易に均一性の良好な膜が
得られる非晶質シリコン（ａ−Ｓｉ）薄膜を用いたＴＦ
Ｔが作製されている。
おいては大型化・高精細化が図られている。それに伴
い、ガラス基板の大型化およびＴＦＴの小型化が図られ
ている。安価で大型なガラス基板上に薄膜トランジスタ
を作製するためには、４００℃以下の低温プロセスが好
ましく、現在、低温で比較的容易に均一性の良好な膜が
得られる非晶質シリコン（ａ−Ｓｉ）薄膜を用いたＴＦ
Ｔが作製されている。
【０００３】このａ−ＳｉＴＦＴの製造において、ソー
ス領域およびドレイン領域の形成は以下の２つの方法が
知られている。その一つは、ＰＨ3ガス等の不純物ガス
を含んだＳｉＨ4ガスを放電分解することによりｎ+ａ−
Ｓｉ膜を堆積してソース領域およびドレイン領域とする
方法である。他の一つは、大型ガラス基板に対応するた
めに、水素希釈ＰＨ3ガス等の不純物を含んだガスを放
電によりイオン化し、そのイオンを加速して質量分離を
行わずにａ−Ｓｉ膜に注入してｎ+ａ−Ｓｉ膜等の不純
物を含む膜を形成し、ソース領域およびドレイン領域と
する方法（イオンドーピング法）である（特開昭６３−
１９４３２６号、特開平４−３９９６７号、特開平５−
２４３２７０号および特開平６−３７１１０号等）。
ス領域およびドレイン領域の形成は以下の２つの方法が
知られている。その一つは、ＰＨ3ガス等の不純物ガス
を含んだＳｉＨ4ガスを放電分解することによりｎ+ａ−
Ｓｉ膜を堆積してソース領域およびドレイン領域とする
方法である。他の一つは、大型ガラス基板に対応するた
めに、水素希釈ＰＨ3ガス等の不純物を含んだガスを放
電によりイオン化し、そのイオンを加速して質量分離を
行わずにａ−Ｓｉ膜に注入してｎ+ａ−Ｓｉ膜等の不純
物を含む膜を形成し、ソース領域およびドレイン領域と
する方法（イオンドーピング法）である（特開昭６３−
１９４３２６号、特開平４−３９９６７号、特開平５−
２４３２７０号および特開平６−３７１１０号等）。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
上述した２つの方法により作製されるソース領域および
ドレイン領域（ｎ+ａ−Ｓｉ膜）はその抵抗率が１０3Ω
・ｃｍ程度と高いので、トランジスタ特性が低下する原
因となる。
上述した２つの方法により作製されるソース領域および
ドレイン領域（ｎ+ａ−Ｓｉ膜）はその抵抗率が１０3Ω
・ｃｍ程度と高いので、トランジスタ特性が低下する原
因となる。
【０００５】本発明は、このような従来技術の課題を解
決すべくなされたものであり、低抵抗なソース領域およ
びドレイン領域を有するＴＦＴの製造方法、およびその
ＴＦＴが表示部に用いられ、大型化・高精細化の可能な
液晶表示装置を提供することを目的とする。
決すべくなされたものであり、低抵抗なソース領域およ
びドレイン領域を有するＴＦＴの製造方法、およびその
ＴＦＴが表示部に用いられ、大型化・高精細化の可能な
液晶表示装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、ソース領域およびドレイン領域を有す
る半導体薄膜の上にキャップ膜を形成する薄膜トランジ
スタの製造方法であって、周期律表III族イオンと水素
イオンとを含むプラズマ源、または周期律表V族イオン
と水素イオンとを含むプラズマ源からイオンを加速し
て、該キャップ膜を通して該半導体薄膜にイオンを注入
し、水素原子の第２ピークを該半導体薄膜のソース領域
およびドレイン領域に存在させるので、そのことにより
上記目的が達成される。
タの製造方法は、ソース領域およびドレイン領域を有す
る半導体薄膜の上にキャップ膜を形成する薄膜トランジ
スタの製造方法であって、周期律表III族イオンと水素
イオンとを含むプラズマ源、または周期律表V族イオン
と水素イオンとを含むプラズマ源からイオンを加速し
て、該キャップ膜を通して該半導体薄膜にイオンを注入
し、水素原子の第２ピークを該半導体薄膜のソース領域
およびドレイン領域に存在させるので、そのことにより
上記目的が達成される。
【０００７】本発明の薄膜トランジスタの製造方法にお
いて、前記水素原子の第２ピークが該半導体薄膜のソー
ス領域およびドレイン領域に存在するように、イオンの
注入加速エネルギーに関連して前記キャップ膜の材料お
よび膜厚を選択するようにしてもよい。
いて、前記水素原子の第２ピークが該半導体薄膜のソー
ス領域およびドレイン領域に存在するように、イオンの
注入加速エネルギーに関連して前記キャップ膜の材料お
よび膜厚を選択するようにしてもよい。
【０００８】本発明の薄膜トランジスタの製造方法にお
いて、前記半導体薄膜として、微結晶相を含むシリコン
膜を用いるようにしてもよい。
いて、前記半導体薄膜として、微結晶相を含むシリコン
膜を用いるようにしてもよい。
【０００９】本発明の薄膜トランジスタの製造方法にお
いて、前記薄膜トランジスタが逆スタガ型薄膜トランジ
スタであり、前記キャップ膜に半導体薄膜の絶縁保護膜
を用いるようにしてもよい。
いて、前記薄膜トランジスタが逆スタガ型薄膜トランジ
スタであり、前記キャップ膜に半導体薄膜の絶縁保護膜
を用いるようにしてもよい。
【００１０】本発明の薄膜トランジスタの製造方法にお
いて、前記薄膜トランジスタがスタガ型またはコプラナ
型薄膜トランジスタであり、前記キャップ膜にゲート絶
縁膜を用いるようにしてもよい。
いて、前記薄膜トランジスタがスタガ型またはコプラナ
型薄膜トランジスタであり、前記キャップ膜にゲート絶
縁膜を用いるようにしてもよい。
【００１１】本発明の液晶表示装置は、本発明の薄膜ト
ランジスタの製造方法により作製された薄膜トランジス
タが表示部に用いられ、そのことにより上記目的が達成
される。
ランジスタの製造方法により作製された薄膜トランジス
タが表示部に用いられ、そのことにより上記目的が達成
される。
【００１２】尚、本発明において、水素原子の第２ピー
クとは、図１の１０２にて示す水素原子の濃度分布にお
けるピークのうち、膜表面（図の左端）から第２番目に
現れるピークのことである。図１は、５％水素希釈ＰＨ
3ガスを放電分解し、加速電圧１００ＫＶでｃ−Ｓｉウ
ェハー基板に注入したものをＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
により分析した結果を示したものである。この図の横軸
は膜表面からの深さ、縦軸は膜中の原子濃度を表し、図
中の１０１はリン原子の濃度分布を示す。水素原子の濃
度分布１０２におけるピークは５つ程度見られるが、こ
れは、５％水素希釈ＰＨ3ガスを放電分解した時にＰＨX
+（Ｘ＝１〜３）およびＨ+、Ｈ2 +が生じ、これらのイオ
ンを電界により加速すると水素イオンが様々なエネルギ
ーを持つためである。尚、ＳＩＭＳ分析の誤差等により
膜表面にピークが見られることがあるが、これはピーク
として数えない。ここではＳＩＭＳ分析の都合上、ｃ−
Ｓｉウェハー基板を用いて測定を行ったが、酸化シリコ
ン膜を用いてもイオンの飛程は５％程度しか差が無く、
ピークのズレは誤差範囲内となるのでそのまま適用でき
る。
クとは、図１の１０２にて示す水素原子の濃度分布にお
けるピークのうち、膜表面（図の左端）から第２番目に
現れるピークのことである。図１は、５％水素希釈ＰＨ
3ガスを放電分解し、加速電圧１００ＫＶでｃ−Ｓｉウ
ェハー基板に注入したものをＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
により分析した結果を示したものである。この図の横軸
は膜表面からの深さ、縦軸は膜中の原子濃度を表し、図
中の１０１はリン原子の濃度分布を示す。水素原子の濃
度分布１０２におけるピークは５つ程度見られるが、こ
れは、５％水素希釈ＰＨ3ガスを放電分解した時にＰＨX
+（Ｘ＝１〜３）およびＨ+、Ｈ2 +が生じ、これらのイオ
ンを電界により加速すると水素イオンが様々なエネルギ
ーを持つためである。尚、ＳＩＭＳ分析の誤差等により
膜表面にピークが見られることがあるが、これはピーク
として数えない。ここではＳＩＭＳ分析の都合上、ｃ−
Ｓｉウェハー基板を用いて測定を行ったが、酸化シリコ
ン膜を用いてもイオンの飛程は５％程度しか差が無く、
ピークのズレは誤差範囲内となるのでそのまま適用でき
る。
【００１３】また、本発明において、微結晶相を含むシ
リコン（微結晶Ｓｉ）、とは、抵抗率が２×１０9Ω・
ｃｍ以下であり結合水素量が１０原子％以下であり、結
晶粒径が１００ｎｍ以下であり、かつ、結晶体積分率が
１０％以上のものを示す。微結晶Ｓｉを確認する方法と
しては、以下の方法がある。
リコン（微結晶Ｓｉ）、とは、抵抗率が２×１０9Ω・
ｃｍ以下であり結合水素量が１０原子％以下であり、結
晶粒径が１００ｎｍ以下であり、かつ、結晶体積分率が
１０％以上のものを示す。微結晶Ｓｉを確認する方法と
しては、以下の方法がある。
【００１４】（１）反射電子線回折により微結晶Ｓｉで
あることを確認する方法 （２）ラマン分光法において、ラマンスペクトルを約４
８０ｃｍ-1付近のａ−Ｓｉに特有のブロードなピーク
と、５２０ｃｍ-1の結晶Ｓｉに特有なピークとに分割
し、各ピークの積分強度比から微結晶Ｓｉ膜中の結晶分
の比率を表す結晶体積分率を求める方法 （３）赤外吸収スペクトルによりＳｉ−Ｈ結合を表す２
０００ｃｍ-1付近のピークの積分値を測定し、膜中に含
まれる結合水素量を求める方法
あることを確認する方法 （２）ラマン分光法において、ラマンスペクトルを約４
８０ｃｍ-1付近のａ−Ｓｉに特有のブロードなピーク
と、５２０ｃｍ-1の結晶Ｓｉに特有なピークとに分割
し、各ピークの積分強度比から微結晶Ｓｉ膜中の結晶分
の比率を表す結晶体積分率を求める方法 （３）赤外吸収スペクトルによりＳｉ−Ｈ結合を表す２
０００ｃｍ-1付近のピークの積分値を測定し、膜中に含
まれる結合水素量を求める方法
【００１５】
【作用】本発明においては、III族イオンと水素イオ
ン、またはV族イオンと水素イオンとを、半導体薄膜上
に形成されたキャップ膜を通して半導体薄膜に注入し
て、水素原子の第２ピークが該半導体薄膜のソース領域
およびドレイン領域内に存在させるようにしている。
ン、またはV族イオンと水素イオンとを、半導体薄膜上
に形成されたキャップ膜を通して半導体薄膜に注入し
て、水素原子の第２ピークが該半導体薄膜のソース領域
およびドレイン領域内に存在させるようにしている。
【００１６】このようにするのは、以下の理由による。
つまり、イオン注入によって、注入初期には膜中の結晶
相は一旦、非晶質化されるが、ドーズ量の増加に伴って
残っている結晶相を核にして再び結晶化が起こる。この
結晶化を水素イオンが促進し、このとき不純物イオンが
活性化されるからである。これに対して、非晶質半導体
膜を用いた場合は、膜中に結晶化の核となるものが無
く、結晶化が起こり難く、低抵抗膜が得られない。ま
た、以上のことより、半導体薄膜としては微結晶Ｓｉ膜
を用いるのが望ましいことがわかる。
つまり、イオン注入によって、注入初期には膜中の結晶
相は一旦、非晶質化されるが、ドーズ量の増加に伴って
残っている結晶相を核にして再び結晶化が起こる。この
結晶化を水素イオンが促進し、このとき不純物イオンが
活性化されるからである。これに対して、非晶質半導体
膜を用いた場合は、膜中に結晶化の核となるものが無
く、結晶化が起こり難く、低抵抗膜が得られない。ま
た、以上のことより、半導体薄膜としては微結晶Ｓｉ膜
を用いるのが望ましいことがわかる。
【００１７】一般に、イオンの加速電圧が高い場合には
ピーク位置が膜表面から深い位置に移動し、加速電圧が
低い場合にはピーク位置が膜表面から浅い位置に移動す
る。そのため、加速電圧に対してキャップ膜の膜厚を調
節することにより水素原子の第２ピークを半導体薄膜内
に現れるようにすることができる。また、キャップ膜の
種類によっては、同じ加速電圧に対する水素イオンの飛
程が異なるので、水素原子の第２ピークの位置が変わ
る。よって、加速電圧に対してキャップ膜の種類を選択
することにより水素原子の第２ピークを半導体薄膜内に
現れるようにすることができる。
ピーク位置が膜表面から深い位置に移動し、加速電圧が
低い場合にはピーク位置が膜表面から浅い位置に移動す
る。そのため、加速電圧に対してキャップ膜の膜厚を調
節することにより水素原子の第２ピークを半導体薄膜内
に現れるようにすることができる。また、キャップ膜の
種類によっては、同じ加速電圧に対する水素イオンの飛
程が異なるので、水素原子の第２ピークの位置が変わ
る。よって、加速電圧に対してキャップ膜の種類を選択
することにより水素原子の第２ピークを半導体薄膜内に
現れるようにすることができる。
【００１８】キャップ膜としては、酸化シリコン膜、窒
化シリコン膜等の絶縁膜を用いることができるので、逆
スタガ型ＴＦＴのように、ゲート電極とゲート絶縁膜と
半導体薄膜と絶縁保護膜が基板側からこの順に形成され
たＴＦＴを形成する場合には、キャップ膜に絶縁保護膜
を利用することができる。また、スタガ型ＴＦＴやコプ
ラナ型ＴＦＴのように半導体薄膜とゲート絶縁膜とゲー
ト電極とが基板側からこの順に形成されたＴＦＴを形成
する場合には、上記キャップ膜にゲート絶縁膜を利用す
ることができる。この場合、新たにキャップ膜の成膜工
程を増やす必要が無い。
化シリコン膜等の絶縁膜を用いることができるので、逆
スタガ型ＴＦＴのように、ゲート電極とゲート絶縁膜と
半導体薄膜と絶縁保護膜が基板側からこの順に形成され
たＴＦＴを形成する場合には、キャップ膜に絶縁保護膜
を利用することができる。また、スタガ型ＴＦＴやコプ
ラナ型ＴＦＴのように半導体薄膜とゲート絶縁膜とゲー
ト電極とが基板側からこの順に形成されたＴＦＴを形成
する場合には、上記キャップ膜にゲート絶縁膜を利用す
ることができる。この場合、新たにキャップ膜の成膜工
程を増やす必要が無い。
【００１９】このようにして作製されるＴＦＴは、ソー
ス領域およびドレイン領域の抵抗が低いので高移動度が
期待でき、小型化を図ることができる。このＴＦＴを液
晶表示装置の表示部に用いると、ＴＦＴの小型化による
開口率の向上と高移動化とを図れ、高精細で明るい画面
を得ることができる。
ス領域およびドレイン領域の抵抗が低いので高移動度が
期待でき、小型化を図ることができる。このＴＦＴを液
晶表示装置の表示部に用いると、ＴＦＴの小型化による
開口率の向上と高移動化とを図れ、高精細で明るい画面
を得ることができる。
【００２０】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００２１】（実施例１）図２（ｅ）に、本発明の一実
施例であるＴＦＴの製造方法を用いて作製した逆スタガ
型ＴＦＴの断面図を示す。このＴＦＴは、基板２０１上
に、ゲート電極２０２が形成され、その表面を覆って陽
極酸化膜２０３が形成されている。その上にゲート絶縁
膜２０４が形成され、ゲート絶縁膜２０４の上には微結
晶Ｓｉ膜２０５が形成されている。微結晶Ｓｉ膜２０５
は、不純物イオンがドーピングされたソース領域２０９
ａおよびドレイン領域２０９ｂと、不純物イオンがドー
ピングされていないチャンネル領域２０９とを有してお
り、チャンネル領域２０９はゲート電極２０２と対向す
るように形成されている。
施例であるＴＦＴの製造方法を用いて作製した逆スタガ
型ＴＦＴの断面図を示す。このＴＦＴは、基板２０１上
に、ゲート電極２０２が形成され、その表面を覆って陽
極酸化膜２０３が形成されている。その上にゲート絶縁
膜２０４が形成され、ゲート絶縁膜２０４の上には微結
晶Ｓｉ膜２０５が形成されている。微結晶Ｓｉ膜２０５
は、不純物イオンがドーピングされたソース領域２０９
ａおよびドレイン領域２０９ｂと、不純物イオンがドー
ピングされていないチャンネル領域２０９とを有してお
り、チャンネル領域２０９はゲート電極２０２と対向す
るように形成されている。
【００２２】チャンネル領域２０９の上には絶縁保護膜
２０６ａが形成され、ソース領域２０９ａおよびドレイ
ン領域２０９ｂの上には、ソース電極２１０ａおよびド
レイン電極２１０ｂが各々形成されている。
２０６ａが形成され、ソース領域２０９ａおよびドレイ
ン領域２０９ｂの上には、ソース電極２１０ａおよびド
レイン電極２１０ｂが各々形成されている。
【００２３】このＴＦＴは、図２（ａ）〜（ｅ）に示す
ような製造工程により作製することができる。
ような製造工程により作製することができる。
【００２４】まず、図２（ａ）に示すように、透明ガラ
ス基板等からなる基板２０１の上に、タンタル等の金属
薄膜を堆積し、フォトリソ工程により所定の形状にパタ
ーニングしてゲート電極２０２を形成する。このゲート
電極２０２に陽極酸化処理を施すことにより、陽極酸化
膜２０３を形成する。
ス基板等からなる基板２０１の上に、タンタル等の金属
薄膜を堆積し、フォトリソ工程により所定の形状にパタ
ーニングしてゲート電極２０２を形成する。このゲート
電極２０２に陽極酸化処理を施すことにより、陽極酸化
膜２０３を形成する。
【００２５】次に、図２（ｂ）に示すように、プラズマ
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法やスパッタ法により窒化シリコン膜や酸化
シリコン膜などを堆積してゲート絶縁膜２０４を形成す
る。
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法やスパッタ法により窒化シリコン膜や酸化
シリコン膜などを堆積してゲート絶縁膜２０４を形成す
る。
【００２６】その後、図２（ｃ）に示すように、水素希
釈モノシランガス（Ｈ2／ＳｉＨ4＝１０〜１００）を用
いて高ＲＦパワーのプラズマＣＶＤ法により微結晶Ｓｉ
膜を約６００オングストローム堆積し、フォトリソ工程
により所定の形状にパターニングして微結晶Ｓｉ膜２０
５とする。
釈モノシランガス（Ｈ2／ＳｉＨ4＝１０〜１００）を用
いて高ＲＦパワーのプラズマＣＶＤ法により微結晶Ｓｉ
膜を約６００オングストローム堆積し、フォトリソ工程
により所定の形状にパターニングして微結晶Ｓｉ膜２０
５とする。
【００２７】その上に、プラズマＣＶＤ法やスパッタ法
により酸化シリコン膜などを堆積して厚み２０００オン
グストロームのキャップ膜２０６を形成する。
により酸化シリコン膜などを堆積して厚み２０００オン
グストロームのキャップ膜２０６を形成する。
【００２８】次に、図２（ｄ）に示すように、その上に
スピンコートによりレジスト膜を均一に塗布する。この
レジスト膜を、ゲート電極２０２をマスクとして基板２
０１側から光を照射する裏面露光によりパターニングし
てレジスト２０７を形成する。
スピンコートによりレジスト膜を均一に塗布する。この
レジスト膜を、ゲート電極２０２をマスクとして基板２
０１側から光を照射する裏面露光によりパターニングし
てレジスト２０７を形成する。
【００２９】その後、リンイオンおよび水素イオン２０
８を加速電圧１００ｋＶ、総ドーズ量２×１０16ｉｏｎ
ｓ／ｃｍ2でキャップ膜２０６を通して微結晶Ｓｉ膜２
０５に注入することにより、ソース領域２０９ａおよび
ドレイン領域２０９ｂとなるｎ型半導体層を自己整合的
に形成する。このとき、レジスト２０７の下の微結晶Ｓ
ｉ膜部分には不純物はドーピングされず、チャンネル領
域２０９となる。
８を加速電圧１００ｋＶ、総ドーズ量２×１０16ｉｏｎ
ｓ／ｃｍ2でキャップ膜２０６を通して微結晶Ｓｉ膜２
０５に注入することにより、ソース領域２０９ａおよび
ドレイン領域２０９ｂとなるｎ型半導体層を自己整合的
に形成する。このとき、レジスト２０７の下の微結晶Ｓ
ｉ膜部分には不純物はドーピングされず、チャンネル領
域２０９となる。
【００３０】このイオン注入工程は、図３に示すような
イオン注入装置を用いて行うことができる。このイオン
注入装置において、ガス導入口３０１からチャンバー３
０２中に導入された５％水素希釈ＰＨ3ガスは、高周波
電極３０４と電極板３０９との間で高周波によりイオン
化される。得られたイオン３１３は、通常のイオン注入
で行われる質量分離を行わずに、１段目のイオン加速電
源３０６および２段目のイオン加速電源３０７の合計の
加速電圧により加速され、プラズマ源から基板ホルダー
３１１の上に設置された基板３１２に注入される。尚、
この図３において、３０３は高周波電源、３０５は磁
石、３０８は減速電源、３１０は絶縁体を示す。
イオン注入装置を用いて行うことができる。このイオン
注入装置において、ガス導入口３０１からチャンバー３
０２中に導入された５％水素希釈ＰＨ3ガスは、高周波
電極３０４と電極板３０９との間で高周波によりイオン
化される。得られたイオン３１３は、通常のイオン注入
で行われる質量分離を行わずに、１段目のイオン加速電
源３０６および２段目のイオン加速電源３０７の合計の
加速電圧により加速され、プラズマ源から基板ホルダー
３１１の上に設置された基板３１２に注入される。尚、
この図３において、３０３は高周波電源、３０５は磁
石、３０８は減速電源、３１０は絶縁体を示す。
【００３１】次に、図２（ｅ）に示すように、酸化シリ
コンなどからなるキャップ膜２０６をフォトリソ工程に
よりパターニングして絶縁保護膜２０６ａを形成する。
コンなどからなるキャップ膜２０６をフォトリソ工程に
よりパターニングして絶縁保護膜２０６ａを形成する。
【００３２】その後、チタン等の金属薄膜を堆積し、フ
ォトリソ工程によりパターニングしてソース電極２１０
ａおよびドレイン電極２１０ｂを形成する。
ォトリソ工程によりパターニングしてソース電極２１０
ａおよびドレイン電極２１０ｂを形成する。
【００３３】図４に、水素原子の第２ピークの位置と加
速電圧との関係を示す。この図において、横軸はイオン
の加速電圧、縦軸は酸化シリコン膜中における水素原子
の第２ピークの位置を示す。この図から理解されるよう
に、水素原子の第２ピークの位置はイオンの加速電圧に
ほぼ比例している。例えば、キャップ膜２０６の膜厚が
約２０００オングストロームならば加速電圧を１００ｋ
Ｖとすることにより水素原子の第２ピークが、キャップ
膜２０６の下の微結晶Ｓｉ膜２０５内に現れ、キャップ
膜２０６の膜厚が約１０００オングストロームならば加
速電圧を５０ｋＶとすることにより水素原子の第２ピー
クが微結晶Ｓｉ膜２０５内に現れる。このようにイオン
の加速電圧とキャップ膜２０６の膜厚とを調節すること
により、水素原子の第２ピークの位置を半導体膜内にく
るようにすることができる。
速電圧との関係を示す。この図において、横軸はイオン
の加速電圧、縦軸は酸化シリコン膜中における水素原子
の第２ピークの位置を示す。この図から理解されるよう
に、水素原子の第２ピークの位置はイオンの加速電圧に
ほぼ比例している。例えば、キャップ膜２０６の膜厚が
約２０００オングストロームならば加速電圧を１００ｋ
Ｖとすることにより水素原子の第２ピークが、キャップ
膜２０６の下の微結晶Ｓｉ膜２０５内に現れ、キャップ
膜２０６の膜厚が約１０００オングストロームならば加
速電圧を５０ｋＶとすることにより水素原子の第２ピー
クが微結晶Ｓｉ膜２０５内に現れる。このようにイオン
の加速電圧とキャップ膜２０６の膜厚とを調節すること
により、水素原子の第２ピークの位置を半導体膜内にく
るようにすることができる。
【００３４】図５に、リンイオンおよび水素イオン２０
８を加速電圧１００ｋＶ、総ドーズ量２×１０16ｉｏｎ
ｓ／ｃｍ2で注入し、注入後の熱アニール処理を行わな
かったソース領域２０９ａおよびドレイン領域２０９ｂ
の膜抵抗率と、酸化シリコンからなるキャップ膜２０６
の膜厚との関係を示す。この図から理解されるように、
キャップ膜２０６の膜厚が０〜１５００オングストロー
ムでは膜抵抗率は１０3Ω・ｃｍ程度であり、ａ−Ｓｉ
膜にイオン注入した場合と同等の高い値を示している。
一方、キャップ膜厚を約２０００オングストロームにし
て水素原子の第２ピークが微結晶Ｓｉ膜２０５中にくる
ようにすると、膜抵抗率は４×１０-1Ω・ｃｍと低くな
る。このことから、イオン注入のみで熱アニール処理を
施さなくても低抵抗なソース領域２０９ａおよびドレイ
ン領域２０９ｂが得られるのがわかる。更に、キャップ
膜２０６の膜厚をより厚くしていくと、水素原子の第２
ピークがキャップ膜２０６内に現れるので膜抵抗率は高
くなる。
８を加速電圧１００ｋＶ、総ドーズ量２×１０16ｉｏｎ
ｓ／ｃｍ2で注入し、注入後の熱アニール処理を行わな
かったソース領域２０９ａおよびドレイン領域２０９ｂ
の膜抵抗率と、酸化シリコンからなるキャップ膜２０６
の膜厚との関係を示す。この図から理解されるように、
キャップ膜２０６の膜厚が０〜１５００オングストロー
ムでは膜抵抗率は１０3Ω・ｃｍ程度であり、ａ−Ｓｉ
膜にイオン注入した場合と同等の高い値を示している。
一方、キャップ膜厚を約２０００オングストロームにし
て水素原子の第２ピークが微結晶Ｓｉ膜２０５中にくる
ようにすると、膜抵抗率は４×１０-1Ω・ｃｍと低くな
る。このことから、イオン注入のみで熱アニール処理を
施さなくても低抵抗なソース領域２０９ａおよびドレイ
ン領域２０９ｂが得られるのがわかる。更に、キャップ
膜２０６の膜厚をより厚くしていくと、水素原子の第２
ピークがキャップ膜２０６内に現れるので膜抵抗率は高
くなる。
【００３５】この実施例においては、加速電圧１００ｋ
Ｖで膜厚２０００オングストロームの酸化シリコンから
なるキャップ膜２０６を通してイオン注入を行っている
ので、半導体薄膜中に水素原子の第２ピークが現れ、低
抵抗なソース領域２０９ａおよびドレイン領域２０９ｂ
を作製することができた。また、自己整合的にソース領
域２０９ａおよびドレイン領域２０９ｂを形成している
ので、ＴＦＴの小型化を図ることができた。さらに、キ
ャップ膜として絶縁保護膜２０６を利用しているので、
成膜工程を増やすことなくＴＦＴの高性能化を実現する
ことができた。また、イオン注入後の熱アニール処理を
行わなくてもよく、低温プロセスによりＴＦＴを作製す
ることができるので、大型ガラス基板を用いることがで
きた。
Ｖで膜厚２０００オングストロームの酸化シリコンから
なるキャップ膜２０６を通してイオン注入を行っている
ので、半導体薄膜中に水素原子の第２ピークが現れ、低
抵抗なソース領域２０９ａおよびドレイン領域２０９ｂ
を作製することができた。また、自己整合的にソース領
域２０９ａおよびドレイン領域２０９ｂを形成している
ので、ＴＦＴの小型化を図ることができた。さらに、キ
ャップ膜として絶縁保護膜２０６を利用しているので、
成膜工程を増やすことなくＴＦＴの高性能化を実現する
ことができた。また、イオン注入後の熱アニール処理を
行わなくてもよく、低温プロセスによりＴＦＴを作製す
ることができるので、大型ガラス基板を用いることがで
きた。
【００３６】（実施例２）図６（ｅ）に、本発明の一実
施例であるＴＦＴの製造方法を用いて作製したコプラナ
型ＴＦＴの断面図を示す。このＴＦＴは、基板５０１上
に、不純物イオンがドーピングされたソース領域５０７
ａおよびドレイン領域５０７ｂと、不純物イオンがドー
ピングされていないチャンネル領域５０７とを有する微
結晶Ｓｉ膜５０２が形成され、その上にゲート絶縁膜５
０３が形成されている。その上に、チャンネル領域５０
７と対向するようにゲート電極５０４が形成され、ゲー
ト電極５０４を覆って層間絶縁膜５０８が形成されてい
る。
施例であるＴＦＴの製造方法を用いて作製したコプラナ
型ＴＦＴの断面図を示す。このＴＦＴは、基板５０１上
に、不純物イオンがドーピングされたソース領域５０７
ａおよびドレイン領域５０７ｂと、不純物イオンがドー
ピングされていないチャンネル領域５０７とを有する微
結晶Ｓｉ膜５０２が形成され、その上にゲート絶縁膜５
０３が形成されている。その上に、チャンネル領域５０
７と対向するようにゲート電極５０４が形成され、ゲー
ト電極５０４を覆って層間絶縁膜５０８が形成されてい
る。
【００３７】層間絶縁膜５０８の上には、ソース電極５
０９ａ、ドレイン電極５０９ｂおよびゲート電極５０４
とのコンタクト電極５０９ｃが形成されており、ソース
電極５０９ａおよびドレイン電極５０９ｂの各々は、層
間絶縁膜５０８およびゲート絶縁膜５０３に形成された
コンタクトホールを介してソース領域５０７ａ、ドレイ
ン領域５０７ｂに接続され、コンタクト電極５０９ｃは
ゲート電極５０４に接続されている。
０９ａ、ドレイン電極５０９ｂおよびゲート電極５０４
とのコンタクト電極５０９ｃが形成されており、ソース
電極５０９ａおよびドレイン電極５０９ｂの各々は、層
間絶縁膜５０８およびゲート絶縁膜５０３に形成された
コンタクトホールを介してソース領域５０７ａ、ドレイ
ン領域５０７ｂに接続され、コンタクト電極５０９ｃは
ゲート電極５０４に接続されている。
【００３８】このように構成されたＴＦＴは、図６
（ａ）〜（ｅ）に示すような製造工程により作製するこ
とができる。
（ａ）〜（ｅ）に示すような製造工程により作製するこ
とができる。
【００３９】まず、図６（ａ）に示すように、透明ガラ
ス基板等からなる基板５０１の上に、水素希釈モノシラ
ンガスを用いて高ＲＦパワーのプラズマＣＶＤ法により
微結晶Ｓｉ膜を約６００オングストローム堆積し、フォ
トリソ工程により所定の形状にパターニングして微結晶
Ｓｉ膜５０２とする。
ス基板等からなる基板５０１の上に、水素希釈モノシラ
ンガスを用いて高ＲＦパワーのプラズマＣＶＤ法により
微結晶Ｓｉ膜を約６００オングストローム堆積し、フォ
トリソ工程により所定の形状にパターニングして微結晶
Ｓｉ膜５０２とする。
【００４０】次に、図６（ｂ）に示すように、プラズマ
ＣＶＤ法やスパッタ法により酸化シリコン膜などを堆積
して厚み１０００オングストロームのキャップ膜５０３
を形成する。
ＣＶＤ法やスパッタ法により酸化シリコン膜などを堆積
して厚み１０００オングストロームのキャップ膜５０３
を形成する。
【００４１】その後、図６（ｃ）に示すように、アルミ
ニウム等の金属薄膜を堆積し、フォトリソ工程により所
定の形状にパターニングしてゲート電極５０４を形成す
る。続いて、ゲート電極５０４のみの状態、または図６
（ｃ）に示すようにゲート電極５０４上にパターニング
したレジスト５０５を付けた状態で、リンイオンおよび
水素イオン５０６を加速電圧４０ｋＶ、総ドーズ量２×
１０16ｉｏｎｓ／ｃｍ2でキャップ膜５０３を通して微
結晶Ｓｉ膜５０２に注入する。このイオン注入工程は、
図３に示すようなイオン注入装置により行うことができ
る。これにより、ソース領域５０７ａおよびドレイン領
域５０７ｂとなるｎ型半導体層が自己整合的に形成され
る。この時、ゲート電極５０４の下の微結晶Ｓｉ膜５０
２部分には不純物はドーピングされず、チャンネル領域
５０７となる。
ニウム等の金属薄膜を堆積し、フォトリソ工程により所
定の形状にパターニングしてゲート電極５０４を形成す
る。続いて、ゲート電極５０４のみの状態、または図６
（ｃ）に示すようにゲート電極５０４上にパターニング
したレジスト５０５を付けた状態で、リンイオンおよび
水素イオン５０６を加速電圧４０ｋＶ、総ドーズ量２×
１０16ｉｏｎｓ／ｃｍ2でキャップ膜５０３を通して微
結晶Ｓｉ膜５０２に注入する。このイオン注入工程は、
図３に示すようなイオン注入装置により行うことができ
る。これにより、ソース領域５０７ａおよびドレイン領
域５０７ｂとなるｎ型半導体層が自己整合的に形成され
る。この時、ゲート電極５０４の下の微結晶Ｓｉ膜５０
２部分には不純物はドーピングされず、チャンネル領域
５０７となる。
【００４２】次に、酸化シリコン膜や窒化シリコン膜等
からなる層間絶縁膜５０８を形成する。
からなる層間絶縁膜５０８を形成する。
【００４３】次に、図６（ｅ）に示すように、ゲート電
極５０４の上の層間絶縁膜５０８部分に、およびソース
領域５０７ａおよびドレイン領域５０７ｂの上にある層
間絶縁膜５０８およびキャップ膜５０３部分にコンタク
トホールを形成する。
極５０４の上の層間絶縁膜５０８部分に、およびソース
領域５０７ａおよびドレイン領域５０７ｂの上にある層
間絶縁膜５０８およびキャップ膜５０３部分にコンタク
トホールを形成する。
【００４４】その後、層間絶縁膜５０８の上に、上記コ
ンタクトホールに一部を充填した状態で、金属薄膜を堆
積してソース電極５０９ａ、ドレイン電極５０９ｂおよ
びゲート電極とのコンタクト電極５０９ｃを形成する。
なお、ソース電極５０９ａとドレイン電極５０９ｂとの
間に存在するキャップ膜５０３部分はゲート絶縁膜とし
て機能する。
ンタクトホールに一部を充填した状態で、金属薄膜を堆
積してソース電極５０９ａ、ドレイン電極５０９ｂおよ
びゲート電極とのコンタクト電極５０９ｃを形成する。
なお、ソース電極５０９ａとドレイン電極５０９ｂとの
間に存在するキャップ膜５０３部分はゲート絶縁膜とし
て機能する。
【００４５】このようにして製造される本実施例におい
ては、加速電圧４０ｋＶで膜厚９００オングストローム
の酸化シリコンからなるキャップ膜５０３を通してイオ
ン注入を行っているので、図４より理解されるように、
水素原子の第２ピークが微結晶Ｓｉ膜５０２内に現れ、
低抵抗なソース領域５０７ａおよびドレイン領域５０７
ｂを作製することができた。
ては、加速電圧４０ｋＶで膜厚９００オングストローム
の酸化シリコンからなるキャップ膜５０３を通してイオ
ン注入を行っているので、図４より理解されるように、
水素原子の第２ピークが微結晶Ｓｉ膜５０２内に現れ、
低抵抗なソース領域５０７ａおよびドレイン領域５０７
ｂを作製することができた。
【００４６】図７に、本実施例のコプラナ型ＴＦＴのゲ
ート電圧−ドレイン電流特性の測定結果を示す。従来の
ＴＦＴは電界効果移動度が０．５ｃｍ2／Ｖ・ｓ程度で
あるが、本実施例のＴＦＴは電界効果移動度が２ｃｍ2
／Ｖ・ｓと大きく、トランジスタ特性を改善することが
できた。
ート電圧−ドレイン電流特性の測定結果を示す。従来の
ＴＦＴは電界効果移動度が０．５ｃｍ2／Ｖ・ｓ程度で
あるが、本実施例のＴＦＴは電界効果移動度が２ｃｍ2
／Ｖ・ｓと大きく、トランジスタ特性を改善することが
できた。
【００４７】また、自己整合的にソース領域５０７ａお
よびドレイン領域５０７ｂを形成しているので、ＴＦＴ
を小型化を図ることができた。さらに、キャップ膜５０
３にゲート絶縁膜を利用しているので、成膜工程を増や
すことなくＴＦＴの高性能化を実現することができた。
また、イオン注入後の熱アニール処理を行わなくてもよ
く、低温プロセスによりＴＦＴを作製することができる
ので、大型ガラス基板を用いることができた。
よびドレイン領域５０７ｂを形成しているので、ＴＦＴ
を小型化を図ることができた。さらに、キャップ膜５０
３にゲート絶縁膜を利用しているので、成膜工程を増や
すことなくＴＦＴの高性能化を実現することができた。
また、イオン注入後の熱アニール処理を行わなくてもよ
く、低温プロセスによりＴＦＴを作製することができる
ので、大型ガラス基板を用いることができた。
【００４８】（実施例３）この実施例では、実施例２の
コプラナ型ＴＦＴを液晶表示装置の絵素部に形成した。
コプラナ型ＴＦＴを液晶表示装置の絵素部に形成した。
【００４９】図８は、本実施例の液晶表示装置の構成図
であり、図９はディスプレイ部の斜視図であり、図１０
はディスプレイ部の断面図である。この液晶表示装置
は、ディスプレイ部１００１にゲート線１００４および
データ線１００５が互いに交差して形成され、各交差部
近傍にはＴＦＴ１００６が液晶部１００７および補助容
量１００８に接続して形成されている。ディスプレイ部
１００１の周辺にはゲート線駆動回路１００２およびデ
ータ線駆動回路１００３が設けられ、各々ゲート線１０
０４およびデータ線１００５によりＴＦＴ１００６と接
続されている。ＴＦＴ１００６、走査線１００４、デー
タ線１００５および画素電極２００７は基板２００１上
に形成されており、ＴＦＴのゲート電極５０４がゲート
線１００４と接続され、ソース領域５０７ａがデータ線
１００５と接続され、ドレイン領域５０７ｂはコンタク
ト用バッファ金属３００９を介して画素電極２００７と
接続されている。この基板２００１には、さらに液晶配
向膜３０１２が形成され、共通電極２００８、カラーフ
ィルター２００９および第２の液晶配向膜３０１５が形
成された対向基板２００２と対向配設されている。両基
板の間隙には液晶層２００３が設けられて液晶パネルと
なっており、画素電極２００７と共通電極２００８との
対向部分が各絵素（液晶部１００７）となっている。液
晶パネルの両外側には偏光板２０１０、２０１１が設け
られ、基板２００１側から白色光２０１２が照射されて
透過光が表示される。ＴＦＴ１００６は、基板２００１
上にソース領域３００２ａ、ドレイン領域３００２ｂお
よびチャネル領域３００２を有する半導体層が形成さ
れ、その上にゲート絶縁膜３００３を間に介してゲート
電極３００４が形成されている。ゲート電極３００４の
上には層間絶縁膜３００６が形成され、その上にデータ
線１００５が形成されている。データ線１００５は層間
絶縁膜３００６に設けられたコンタクトホールを通って
ソース領域３００２ａに接続されている。データ線１０
０５の上には第２の層間絶縁膜３００８が設けられ、そ
の上にコンタクト用バッファ金属３００９および画素電
極２００７が設けられている。画素電極２００７は層間
絶縁膜３００６および第２の層間絶縁膜３００８に設け
られたコンタクトホールを通り、コンタクト用バッファ
金属３００９を間に介してドレイン領域３００２ｂに接
続されている。さらにその上に保護膜３０１１および液
晶配向膜３０１２が形成されている。
であり、図９はディスプレイ部の斜視図であり、図１０
はディスプレイ部の断面図である。この液晶表示装置
は、ディスプレイ部１００１にゲート線１００４および
データ線１００５が互いに交差して形成され、各交差部
近傍にはＴＦＴ１００６が液晶部１００７および補助容
量１００８に接続して形成されている。ディスプレイ部
１００１の周辺にはゲート線駆動回路１００２およびデ
ータ線駆動回路１００３が設けられ、各々ゲート線１０
０４およびデータ線１００５によりＴＦＴ１００６と接
続されている。ＴＦＴ１００６、走査線１００４、デー
タ線１００５および画素電極２００７は基板２００１上
に形成されており、ＴＦＴのゲート電極５０４がゲート
線１００４と接続され、ソース領域５０７ａがデータ線
１００５と接続され、ドレイン領域５０７ｂはコンタク
ト用バッファ金属３００９を介して画素電極２００７と
接続されている。この基板２００１には、さらに液晶配
向膜３０１２が形成され、共通電極２００８、カラーフ
ィルター２００９および第２の液晶配向膜３０１５が形
成された対向基板２００２と対向配設されている。両基
板の間隙には液晶層２００３が設けられて液晶パネルと
なっており、画素電極２００７と共通電極２００８との
対向部分が各絵素（液晶部１００７）となっている。液
晶パネルの両外側には偏光板２０１０、２０１１が設け
られ、基板２００１側から白色光２０１２が照射されて
透過光が表示される。ＴＦＴ１００６は、基板２００１
上にソース領域３００２ａ、ドレイン領域３００２ｂお
よびチャネル領域３００２を有する半導体層が形成さ
れ、その上にゲート絶縁膜３００３を間に介してゲート
電極３００４が形成されている。ゲート電極３００４の
上には層間絶縁膜３００６が形成され、その上にデータ
線１００５が形成されている。データ線１００５は層間
絶縁膜３００６に設けられたコンタクトホールを通って
ソース領域３００２ａに接続されている。データ線１０
０５の上には第２の層間絶縁膜３００８が設けられ、そ
の上にコンタクト用バッファ金属３００９および画素電
極２００７が設けられている。画素電極２００７は層間
絶縁膜３００６および第２の層間絶縁膜３００８に設け
られたコンタクトホールを通り、コンタクト用バッファ
金属３００９を間に介してドレイン領域３００２ｂに接
続されている。さらにその上に保護膜３０１１および液
晶配向膜３０１２が形成されている。
【００５０】この液晶表示装置は、ディスプレイ部１０
０１に設けられたＴＦＴ１００６のソース領域およびド
レイン領域が低抵抗で電界効果移動度が２ｃｍ2／Ｖ・
ｓと大きいので、高精細な表示画面が得られた。また、
このＴＦＴ１００６は自己整合的にソース領域およびド
レイン領域が形成されて小型化を図ることができ、液晶
表示装置の開口率が向上して明るい表示画面が得られ
た。また、低温プロセスによりＴＦＴ１００６を作製す
ることができるので、大型ガラス基板を用いて大画面化
を図ることができた。
０１に設けられたＴＦＴ１００６のソース領域およびド
レイン領域が低抵抗で電界効果移動度が２ｃｍ2／Ｖ・
ｓと大きいので、高精細な表示画面が得られた。また、
このＴＦＴ１００６は自己整合的にソース領域およびド
レイン領域が形成されて小型化を図ることができ、液晶
表示装置の開口率が向上して明るい表示画面が得られ
た。また、低温プロセスによりＴＦＴ１００６を作製す
ることができるので、大型ガラス基板を用いて大画面化
を図ることができた。
【００５１】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。
【００５２】イオン注入工程において、周期律表第V族
元素であるＰ（リン）を含むＰＨ3ガスと水素ガスとの
混合ガスを用いたが、周期律表第III族元素であるＢ
（ボロン）を含むＢ2Ｈ6ガスと水素ガスとの混合ガス
等、他のガスを用いてもよい。また、周期律表第Ｖ族元
素としてＰ元素を含むガスと水素ガスとの混合ガスを用
いたが、周期律表第Ｖ族元素としてＰ以外の元素を含む
ガス（例えばＡｓ元素を含むＡｓＨ3ガス）と水素との
混合ガスを用いてもよい。
元素であるＰ（リン）を含むＰＨ3ガスと水素ガスとの
混合ガスを用いたが、周期律表第III族元素であるＢ
（ボロン）を含むＢ2Ｈ6ガスと水素ガスとの混合ガス
等、他のガスを用いてもよい。また、周期律表第Ｖ族元
素としてＰ元素を含むガスと水素ガスとの混合ガスを用
いたが、周期律表第Ｖ族元素としてＰ以外の元素を含む
ガス（例えばＡｓ元素を含むＡｓＨ3ガス）と水素との
混合ガスを用いてもよい。
【００５３】キャップ膜としては、窒化シリコン膜等の
他の絶縁膜を用いてもよい。キャップ膜の種類によって
同じ加速電圧に対するイオンの飛程が異なるので、水素
イオンの第２ピークの位置が半導体薄膜中にくるように
膜厚を調節する。水素イオンの第２ピーク位置はイオン
の加速電圧にほぼ比例するので、酸化シリコン膜および
他の絶縁膜（例えば窒化シリコン膜）に一定の加速電圧
で水素イオンを注入した時の飛程の比率に合わせて膜厚
を調整すればよい。例えば加速電圧１００ｋＶで注入し
た時、酸化シリコン膜中の水素イオンの第２ピークの位
置は膜表面から約２０００オングストロームであり、こ
の２０００オングストロームという飛程は加速電圧約１
４ｋＶに相当する。この加速電圧１４ｋＶで窒化シリコ
ン膜中に注入すると、飛程は約１６４０オングストロー
ムになるので窒化シリコン膜からなるキャップ膜の膜厚
は１６４０オングストローム程度にすればよい。
他の絶縁膜を用いてもよい。キャップ膜の種類によって
同じ加速電圧に対するイオンの飛程が異なるので、水素
イオンの第２ピークの位置が半導体薄膜中にくるように
膜厚を調節する。水素イオンの第２ピーク位置はイオン
の加速電圧にほぼ比例するので、酸化シリコン膜および
他の絶縁膜（例えば窒化シリコン膜）に一定の加速電圧
で水素イオンを注入した時の飛程の比率に合わせて膜厚
を調整すればよい。例えば加速電圧１００ｋＶで注入し
た時、酸化シリコン膜中の水素イオンの第２ピークの位
置は膜表面から約２０００オングストロームであり、こ
の２０００オングストロームという飛程は加速電圧約１
４ｋＶに相当する。この加速電圧１４ｋＶで窒化シリコ
ン膜中に注入すると、飛程は約１６４０オングストロー
ムになるので窒化シリコン膜からなるキャップ膜の膜厚
は１６４０オングストローム程度にすればよい。
【００５４】液晶表示装置の表示部に設けられるＴＦＴ
は、実施例３のコプラナ型ＴＦＴの他に、スタガ型や逆
スタガ型等、他の構造のＴＦＴでもよい。
は、実施例３のコプラナ型ＴＦＴの他に、スタガ型や逆
スタガ型等、他の構造のＴＦＴでもよい。
【００５５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、水素イオンの第２ピークが半導体薄膜内に現
れるように、III族イオンと水素イオン、またはV族イオ
ンと水素イオンとを半導体薄膜に注入することにより、
低抵抗なソース領域およびドレイン領域が得られる。こ
のため、電界効果移動度の大きいＴＦＴを作製すること
ができ、ＴＦＴの小型化が図れる。また、キャップ膜と
して、酸化シリコン膜、窒化シリコン膜等の絶縁膜を用
いることができるので、キャップ膜にＴＦＴの構成要素
である絶縁保護膜やゲート絶縁膜を利用することがで
き、容易に高性能なＴＦＴを作製することができる。
によれば、水素イオンの第２ピークが半導体薄膜内に現
れるように、III族イオンと水素イオン、またはV族イオ
ンと水素イオンとを半導体薄膜に注入することにより、
低抵抗なソース領域およびドレイン領域が得られる。こ
のため、電界効果移動度の大きいＴＦＴを作製すること
ができ、ＴＦＴの小型化が図れる。また、キャップ膜と
して、酸化シリコン膜、窒化シリコン膜等の絶縁膜を用
いることができるので、キャップ膜にＴＦＴの構成要素
である絶縁保護膜やゲート絶縁膜を利用することがで
き、容易に高性能なＴＦＴを作製することができる。
【００５６】このＴＦＴを液晶表示装置の表示部に用い
る場合は、電界効果移動度の大きいＴＦＴを小型化でき
ることにより開口率を向上でき、高精細で明るい大型画
面を得ることができる。
る場合は、電界効果移動度の大きいＴＦＴを小型化でき
ることにより開口率を向上でき、高精細で明るい大型画
面を得ることができる。
【図１】図３のイオン注入装置を用いて注入されたリン
イオン１０１および水素イオン１０２のＳＩＭＳ分析結
果を示すグラフである。
イオン１０１および水素イオン１０２のＳＩＭＳ分析結
果を示すグラフである。
【図２】（ａ）〜（ｅ）は、実施例１のＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
【図３】本発明に用いられるイオン注入装置の一例を示
す概略断面図である。
す概略断面図である。
【図４】水素イオンの第２ピークが半導体薄膜に到達す
るために必要な加速電圧とキャップ膜の膜厚との関係を
示すグラフである。
るために必要な加速電圧とキャップ膜の膜厚との関係を
示すグラフである。
【図５】リンイオンおよび水素イオンを加速電圧１００
ｋＶ、総ドーズ量２×１０16ｉｏｎｓ／ｃｍ2で注入し
た微結晶Ｓｉ膜の膜抵抗率と、酸化シリコンからなるキ
ャップ膜の膜厚との関係を示すグラフである。
ｋＶ、総ドーズ量２×１０16ｉｏｎｓ／ｃｍ2で注入し
た微結晶Ｓｉ膜の膜抵抗率と、酸化シリコンからなるキ
ャップ膜の膜厚との関係を示すグラフである。
【図６】（ａ）〜（ｅ）は、実施例２のＴＦＴの製造工
程を示す断面図である。
程を示す断面図である。
【図７】実施例２のＴＦＴのゲート電圧−ドレイン電流
特性を示すグラフである。
特性を示すグラフである。
【図８】実施例３の液晶表示装置を示す構成図である。
【図９】図８の液晶表示装置におけるディスプレイ部の
斜視図である。
斜視図である。
【図１０】図８の液晶表示装置におけるディスプレイ部
の断面図である。
の断面図である。
１０１ リン原子の濃度分布 １０２ 水素原子の濃度分布 ２０１、５０１ 基板 ２０２、５０４ ゲート電極 ２０３ 陽極酸化膜 ２０４、５０３ ゲート絶縁膜 ２０５、５０２ 微結晶Ｓｉ膜 ２０６ 絶縁保護膜 ２０７、５０５ レジスト ２０８、５０６ リンイオンおよび水素イオン ２０９、５０７ チャンネル領域 ２０９ａ、５０７ａ ソース領域 ２０９ｂ、５０７ｂ ドレイン領域 ２１０ａ、５０９ａ ソース電極 ２１０ｂ、５０９ｂ ドレイン電極 ３０１ ガス導入口 ３０２ チャンバー ３０３ 高周波電源 ３０４ 高周波電極 ３０５ 磁石 ３０６ １段目のイオン加速電源 ３０７ ２段目のイオン加速電源 ３０８ 減速電源 ３０９ 電極板 ３１０ 絶縁体 ３１１ 基板ホルダー ３１２ 基板 ３１３ プラズマ源からのイオン ５０８ 層間絶縁膜 １００１ ディスプレイ部 １００２ ゲート線駆動回路部 １００３ データ線駆動回路 １００４ ゲート線 １００５ データ線 １００６ ＴＦＴ １００７ 液晶部 １００８ 補助容量 ２００１ 基板 ２００２ 対向基板 ２００３ 液晶層 ２００７ 画素電極 ２００８ 共通電極 ２００９ カラーフィルター ２０１０、２０１１偏光板 ２０１２ 白色光 ３００２ チャネル領域 ３００２ａ ソース領域 ３００２ｂ ドレイン領域 ３００３ ゲート絶縁膜 ３００４ ゲート電極 ３００６ 層間絶縁膜 ３００８ 第２の層間絶縁膜 ３００９ コンタクト用バッファ金属 ３０１１ 保護膜 ３０１２ 液晶配向膜 ３０１５ 第２の液晶配向膜
フロントページの続き (56)参考文献 特開 平４−39967（ＪＰ，Ａ) 特開 平６−37110（ＪＰ，Ａ) 特開 平５−315358（ＪＰ，Ａ) 特開 平５−251378（ＪＰ，Ａ) 特開 平７−58337（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/265 H01L 21/336
Claims (6)
- 【請求項１】 ソース領域およびドレイン領域を有する
半導体薄膜の上にキャップ膜を形成する薄膜トランジス
タの製造方法であって、 周期律表III族イオンと水素イオンとを含むプラズマ
源、または周期律表V族イオンと水素イオンとを含むプ
ラズマ源からイオンを加速して、該キャップ膜を通して
該半導体薄膜にイオンを注入し、水素原子の第２ピーク
を該半導体薄膜のソース領域およびドレイン領域に存在
させる薄膜トランジスタの製造方法。 - 【請求項２】 前記水素原子の第２ピークが該半導体薄
膜のソース領域およびドレイン領域に存在するように、
イオンの注入加速エネルギーに関連して前記キャップ膜
の材料および膜厚を選択する請求項１に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項３】 前記半導体薄膜として、微結晶相を含む
シリコン膜を用いる請求項１または２に記載の薄膜トラ
ンジスタの製造方法。 - 【請求項４】 前記薄膜トランジスタが逆スタガ型薄膜
トランジスタであり、前記キャップ膜に半導体薄膜の絶
縁保護膜を用いる請求項３に記載の薄膜トランジスタの
製造方法。 - 【請求項５】 前記薄膜トランジスタがスタガ型または
コプラナ型薄膜トランジスタであり、前記キャップ膜に
ゲート絶縁膜を用いる請求項３に記載の薄膜トランジス
タの製造方法。 - 【請求項６】 請求項１乃至５のいずれか一つに記載の
薄膜トランジスタの製造方法により作製された薄膜トラ
ンジスタが表示部に用いられた液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20568194A JP3146113B2 (ja) | 1994-08-30 | 1994-08-30 | 薄膜トランジスタの製造方法および液晶表示装置 |
| US08/454,868 US5576229A (en) | 1994-08-30 | 1995-05-31 | Method of fabricating a thin-film transistor and liquid-crystal display apparatus |
| KR1019950015103A KR960008392A (ko) | 1994-08-30 | 1995-06-05 | 박막 트랜지스터 제조방법 및 액정표시장치 |
| CN95106420A CN1045844C (zh) | 1994-08-30 | 1995-06-07 | 制造薄膜晶体管的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20568194A JP3146113B2 (ja) | 1994-08-30 | 1994-08-30 | 薄膜トランジスタの製造方法および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870128A JPH0870128A (ja) | 1996-03-12 |
| JP3146113B2 true JP3146113B2 (ja) | 2001-03-12 |
Family
ID=16510938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20568194A Expired - Fee Related JP3146113B2 (ja) | 1994-08-30 | 1994-08-30 | 薄膜トランジスタの製造方法および液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5576229A (ja) |
| JP (1) | JP3146113B2 (ja) |
| KR (1) | KR960008392A (ja) |
| CN (1) | CN1045844C (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078059A (en) * | 1992-07-10 | 2000-06-20 | Sharp Kabushiki Kaisha | Fabrication of a thin film transistor and production of a liquid display apparatus |
| US5976919A (en) * | 1994-06-10 | 1999-11-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method of manufacturing semiconductor element |
| US5796116A (en) * | 1994-07-27 | 1998-08-18 | Sharp Kabushiki Kaisha | Thin-film semiconductor device including a semiconductor film with high field-effect mobility |
| US5915174A (en) * | 1994-09-30 | 1999-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
| US6143631A (en) | 1998-05-04 | 2000-11-07 | Micron Technology, Inc. | Method for controlling the morphology of deposited silicon on a silicon dioxide substrate and semiconductor devices incorporating such deposited silicon |
| US6277679B1 (en) * | 1998-11-25 | 2001-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film transistor |
| US20040229412A1 (en) * | 1999-05-10 | 2004-11-18 | Sigurd Wagner | Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film |
| US6713329B1 (en) | 1999-05-10 | 2004-03-30 | The Trustees Of Princeton University | Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film |
| JP4619490B2 (ja) * | 2000-06-19 | 2011-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置の検査方法 |
| JP4562868B2 (ja) * | 2000-06-28 | 2010-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4713752B2 (ja) * | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
| KR100491142B1 (ko) * | 2001-11-20 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
| KR100483988B1 (ko) | 2001-11-29 | 2005-04-15 | 삼성에스디아이 주식회사 | 투명도전막의 투과도 변형방법 |
| CN1324388C (zh) * | 2003-03-14 | 2007-07-04 | 友达光电股份有限公司 | 低温多晶矽薄膜电晶体液晶显示器的制造方法 |
| US7300829B2 (en) * | 2003-06-02 | 2007-11-27 | Applied Materials, Inc. | Low temperature process for TFT fabrication |
| KR100873081B1 (ko) | 2007-05-29 | 2008-12-09 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| KR20100060652A (ko) * | 2008-11-28 | 2010-06-07 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| WO2011142443A1 (en) * | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof |
| CN104201111A (zh) * | 2014-09-18 | 2014-12-10 | 六安市华海电子器材科技有限公司 | 一种氧化物半导体薄膜晶体管的制备方法 |
| KR102627305B1 (ko) * | 2016-12-30 | 2024-01-18 | 한양대학교 산학협력단 | 박막 트랜지스터 기판 및 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0650738B2 (ja) * | 1990-01-11 | 1994-06-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2796175B2 (ja) * | 1990-06-05 | 1998-09-10 | 松下電器産業株式会社 | 薄膜トランジスターの製造方法 |
| US5403756A (en) * | 1991-11-20 | 1995-04-04 | Sharp Kabushiki Kaisha | Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor |
| JP2653312B2 (ja) * | 1992-02-28 | 1997-09-17 | 松下電器産業株式会社 | 薄膜トランジスターの製造方法 |
| JPH05243270A (ja) * | 1992-02-28 | 1993-09-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスターの製造方法 |
| JP3173126B2 (ja) * | 1992-06-02 | 2001-06-04 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JPH07142743A (ja) * | 1993-09-22 | 1995-06-02 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1994
- 1994-08-30 JP JP20568194A patent/JP3146113B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-31 US US08/454,868 patent/US5576229A/en not_active Expired - Lifetime
- 1995-06-05 KR KR1019950015103A patent/KR960008392A/ko not_active Application Discontinuation
- 1995-06-07 CN CN95106420A patent/CN1045844C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1045844C (zh) | 1999-10-20 |
| US5576229A (en) | 1996-11-19 |
| CN1128407A (zh) | 1996-08-07 |
| KR960008392A (ko) | 1996-03-22 |
| JPH0870128A (ja) | 1996-03-12 |
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