CN1045844C - 制造薄膜晶体管的方法 - Google Patents

制造薄膜晶体管的方法 Download PDF

Info

Publication number
CN1045844C
CN1045844C CN95106420A CN95106420A CN1045844C CN 1045844 C CN1045844 C CN 1045844C CN 95106420 A CN95106420 A CN 95106420A CN 95106420 A CN95106420 A CN 95106420A CN 1045844 C CN1045844 C CN 1045844C
Authority
CN
China
Prior art keywords
film
ion
coverlay
film transistor
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95106420A
Other languages
English (en)
Other versions
CN1128407A (zh
Inventor
村田康明
芳之内淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1128407A publication Critical patent/CN1128407A/zh
Application granted granted Critical
Publication of CN1045844C publication Critical patent/CN1045844C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种制造薄膜晶体管的方法，包括以下步骤：通过加速包括氢离子和周期表的第Ⅲ族离子和第Ⅴ族离子中的一种离子的等离子源，并同时将氢离子和第Ⅲ族离子和第Ⅴ族离子中的一种离子注入半导体薄膜，在上面具有覆盖膜的半导体薄膜中形成源区和漏区，其中注入上面具有覆盖膜的半导体薄膜中的氢离子的浓度在深度方向存在多个峰，并且使从覆盖膜表面算起的多个峰中的第二峰存在于半导体薄膜中。

Description

制造薄膜晶体管的方法
本发明涉及制造用于诸如液晶显示装置那样的显示装置的薄膜晶体管的方法。
近来关于诸如液晶显示装置那样的显示装置的发展趋势是朝向更大的屏幕面积和更高的清晰度。这一趋势包括生产更大面积的玻璃衬底，同时使薄膜晶体管(以后称为TFT)更小。为了以低成本生产TFT，最好在400℃或更低的温度下进行大面积玻璃衬底的低温处理。目前采用非晶硅(a-Si)的薄膜制造了用于这一目的的TFT，非晶硅能在低温下较容易地使薄膜具有良好的均匀性。在制造这种a-Si TFT的过程中，已知有下面两种方法来形成源区和漏区：一种方法是，通过放电使含有杂质的气体如PH3气的SiH4气分解，以便淀积n+a-Si膜，由此形成源区和漏区；另一种方法是，通过放电使含有杂质如搀入氢的PH3气的气体电离，并将所得离子加速和注入a-Si膜，没有物质分离，以便形成掺杂的膜如n+a-Si膜，由此形成源区和漏区。这一方法称为离子流掺杂法，并在例如Japanese Patent Laid-Open PublicationNos.63-194326,4-39967,5-243270和6-37110中作了说明。
然而，由以上两种常规方法形成的源区和漏区(n+a-Si膜)的电阻率高达103Ω·cm，这导致晶体管特性的下降。
本发明解决了上述与常规方法相关的问题，并提供了一种制造具有低电阻的源区和漏区的TFT的方法，还提供了一种液晶显示装置，该装置在其显示板中采用了这种TFT，并且能够制成面积更大、清晰度更高的屏幕。
本发明的制造薄膜晶体管的方法包括以下步骤：通过加速包括氢离子和周期表的第Ⅲ族离子和第Ⅴ族离子中的一种离子的等离子源，并同时将氢离子和第Ⅲ族离子和第Ⅴ族离子中的一种离子注入半导体薄膜，在上面具有覆盖膜的半导体薄膜中形成源区和漏区，其中注入上面具有覆盖膜的半导体薄膜中的氢离子的浓度在深度方向存在多个峰，并且使从覆盖膜表面算起的多个峰中的第二峰存在于半导体薄膜中。
在本发明的一个实施例中，选择与离子注入加速能量有关的覆盖膜的材料和厚度，以使在半导体薄膜中存在第二峰。
在本发明的另一个实施例中，确定用于加速等离子源的加速能量，以便在半导体薄膜中存在第二峰。
在本发明的第三实施例中，半导体薄膜包括具有微晶相的硅膜。在本发明的第四实施例中，薄膜晶体管是反向交错薄膜晶体管，并且半导体薄膜的绝缘保护膜用作覆盖膜。
在本发明的第五实施例中，薄膜晶体管是交错或共面薄膜晶体管，并且栅极绝缘膜用作覆盖膜。
根据本发明，第Ⅲ族离子和氢离子，或者另外第Ⅴ族离子和氢离子同时以这样一种方式注入半导体薄膜，以致注入的氢离子的深度方向的第二峰出现在半导体薄膜中，这就使得能够产生低电阻率的源区和漏区。这实现了制造具有高场效应迁移率的TFT，并减小了TFT的尺寸。此外，由于绝缘膜如硅氧化物膜或硅氮化物膜可以用作覆盖膜，所以形成TFT的本征部分的绝缘保护膜或栅极绝缘膜可以用作覆盖膜，这使得制造高性能的TFT很容易。
当这种TFT用于液晶显示装置的显示板时，较大的场效应迁移率和较小的TFT尺寸改善了数值孔径，实现了高清晰度、大面积的明亮的屏幕。
因此，此处所描述的本发明能够具有以下优点：(1)提供具有高场效应迁移率的TFT和(2)提供具有高清晰度、大面积的明亮屏幕的液晶显示装置。
当阅读和理解以下结合附图所作的详细描述以后，对本领域的一般技术人员而言本发明的这些和其它优点将变得非常清楚。
图1表示对通过图3所示的离子注入装置注入硅衬底的磷离子和氢离子进行SIMS分析所得的结果。
图2A至2E是表示根据本发明的第一实施例的TFT制造工艺顺序的剖视图。
图3是用于本发明的离子注入装置的一个例子的示意性剖视图。
图4表示覆盖膜的厚度和到达半导体薄膜的氢离子分布的第二峰所需的加速电压之间的关系。
图5是表示微晶硅膜的电阻率的图，其中在加速电压为100kV和总剂量为2×1016离子/cm2的条件下注入磷离子和氢离子，该加速电压和总剂量是由硅氧化物形成的复盖膜厚度的函数。
图6A至6E是表示根据本发明的第二实施例的TFT制造工艺顺序的剖视图。
图7表示第二实施例的TFT的栅极电压-漏极电流特性。
图8表示根据本发明的第三实施例的液晶显示装置的结构。
图9是图8的液晶显示装置中的显示部分的透视图。
图10是图8的液晶显示装置中的显示部分的剖视图。
本发明人已经发现，通过将第Ⅲ族离子和氢离子，或者另外第Ⅴ族离子和氢离子同时注入在上面具有覆盖膜的半导体薄膜，因此注入半导体薄膜中的氢离子的浓度在深度方向存在多个峰，并且使从覆盖膜表面算起的多个峰中的第二峰存在于半导体薄膜中，可以得到具有低电阻率的半导体薄膜。
在本发明中，氢原子的深度方向的第二峰是指从膜表面(图1的左边缘)算起，图1所示的氢原子浓度分布102中出现的第二峰。图1表示对通过放电分解和在100kV的加速电压下注入c-Si薄片衬底的搀有5％的氢离子的PH3气进行SIMS(二次离子质谱测定法)测量的结果。图中，膜表面下的深度以横轴表示，膜中的原子浓度以纵轴表示，参考号101表示磷原子的浓度分布。在氢原子浓度分布102中出现大约五个峰。这是由于当对搀有5％的氢的PH3气进行放电分解时，产生PHX +(X=1至3)、H+和H2 +，而当这些离子被电场加速时，各种能量传给氢离子。由于例如SIMS测量中的误差，在膜表面可能观察到一个峰，但是该峰不计入峰数中。在本发明中，为了SIMS分析方便起见，采用c-Si薄片衬底进行测量，但是如果用硅氧化物膜，那么在离子喷射范围中的差将仅为大约5％，并且峰的位移将落在允许的范围内，因此，在不进行校正的情况下就可用该测量结果。
此外，在本发明中，含有微晶相(微晶Si)的硅是指这样的硅，它具有2×109Ω·cm或小于该值的电阻率，结合氢的含量的原子百分比为10％或小于该值，晶粒直径为100nm或小于该值，以及晶体体积百分比为10％或大于该值。以下方法可用来确认微晶Si：
(1)一种方法是采用反射电子衍射技术确认微晶Si的存在。
(2)一种方法是在Raman谱中，Raman谱被分成480cm-1附近的a-Si才有的宽峰和520cm-1的晶体Si才有的峰，并且代表微晶Si膜中的晶体比例的晶体体积百分比从每个峰的积分密度率得到。
(3)一种方法是通过红外吸收光谱测量代表Si-H结合的2000cm-1附近的峰的积分值，以便确定包含在膜中的结合的氢的含量。
根据本发明，通过离子注入，在注入的早期阶段半导体膜中的晶相是非结晶的，但是随着剂量的增加，作为晶核的剩余晶相再次出现结晶。这一结晶被氢离子加速，并且在这一过程中，杂质离子被激活。因此，使注入半导体薄膜中的氢原子的浓度在深度方向出现的第二峰位于半导体膜中，因此在半导体薄膜中的氢浓度增加。
因此，在非晶半导体膜的情况下，在膜中没有结晶的晶核，于是没有结晶发生，并且不能得到低电阻膜。这样，从以上说明也可以清楚地看到，需要微晶硅膜作为半导体薄膜。
一般来说，当离子加速电压增大时，峰位置远离膜表面；相反，当离子加速电压下降时，峰位置移近膜表面。因此，通过调整与加速电压有关的覆盖膜的厚度，可以使氢原子的第二峰存在于半导体薄膜中。此外，对于相同的加速电压而言，氢离子的喷射范围根据覆盖膜的种类改变，因此它改变了氢原子的第二峰的位置。在这种情况下，通过选择与加速电压有关的覆盖膜的种类，可以使氢原子的第二峰存在于半导体薄膜中。
绝缘膜如硅氧化物膜或硅氮化物膜可以用作覆盖膜；因此，当制造具有栅极电极的TFT时，如同在反向交错TFT中那样，按顺序在衬底上形成栅极绝缘膜、半导体薄膜、和绝缘保护膜，绝缘保护膜可用作覆盖膜。同样，当制造具有半导体薄膜的TFT时，如同在交错TFT或共面TFT中那样，按顺序在衬底上形成栅极绝缘膜和栅极电极，栅极绝缘膜可用作覆盖膜。在任一种情况下，不需要额外的形成覆盖膜的淀积步骤。
由于这样制造的TFT的源区和漏区的电阻低，所以可望得到高迁移率，并可以得到尺寸减小的TFT。当这种TFT用于液晶显示装置的显示板时，通过TFT的较小的尺寸和较大的迁移率，可以改善数值孔径，并且可以得到高分辨率、明亮的屏幕。
(实施例1)
图2E是表示根据本发明的第一实施例的TFT制造方法制造的反向交错TFT的剖视图。这一TFT具有形成在衬底201上的栅极电极202，栅极电极202的整个表面覆盖着阳极氧化物膜203。在阳极氧化物膜203上形成的是栅极绝缘膜204，在栅极绝缘膜204上形成的是微晶硅膜205。微晶硅膜205包括搀有杂质离子的源区209a和漏区209b，沟道区209不搀入杂质离子。沟道区209位于源区209a和漏区209b之间，并对着栅极电极202形成。
绝缘保护膜206a形成在沟道区209的上面，而源极电极210a和漏极电极210b分别形成在源区209a和漏区209b的上面。
这一TFT可以根据图2A至2E所示的制造工艺顺序制造。
首先，如图2A所示，在由透明玻璃衬底或类似材料形成的衬底201上淀积诸如钽那样的金属薄膜，并且用光刻法将淀积的膜刻成所需形状的图案，以便形成栅极电极202。通过对栅极电极202进行阳极氧化形成阳极氧化膜203。
接下来如图2B所示，通过等离子体CVD(化学汽相淀积)或溅射，淀积绝缘膜如硅氮化物膜或硅氧化物膜，以便形成栅极绝缘膜204。
如图2C所示，通过等离子体CVD在高RF能量下采用搀有氢的单硅烷气(H2/SiH4=10∶100)，将微晶硅膜淀积到大约600厚，并且用光刻法将淀积的膜刻成所需形状的图案，以便形成微晶硅膜205。
通过等离子体CVD或溅射，在整个结构上淀积硅氧化物膜或类似材料的膜，以便形成厚度为2000的覆盖层206。
接着如图2D所示，通过旋转涂覆在覆盖膜206上均匀地形成抗蚀膜(未示出)。利用栅极电极202作为掩模，通过背面曝光，即暴露在从衬底201的背面投射的光下，绘制该抗蚀膜图样以形成抗蚀图形207。
这之后，在加速电压为100kV和总剂量为2×1016离子/cm2的条件下，经过覆盖膜206，将磷离子和氢离子208同时注入微晶硅膜205，从而以与抗蚀图形207自对准的方式形成n型半导体层的源区209a和漏区209b。这时，杂质不搀入垂直位于抗蚀图形207下面的微晶硅膜部分；该部分作为沟道区209。
这一离子注入步骤可以利用如图3所示的离子注入装置完成。在所示的离子注入装置中，搀有5％氢的PH气通过气体入口301进入腔302，并被带有高频电源303和磁铁305的高频电极304与一块电极板309之间产生的高频能量电离。对所得离子313不进行质量分离(而这在离子注入步骤中通常是要进行的)，但是被由绝缘体310支撑并与第一级离子加速电源306、第二级离子加速电源307和减速电源308相连的电极板309加速，并从用于注入的等离子源送入放在支撑物311上的衬底312中。
接下来，如图2E所示，对由硅氧化物或类似的材料形成的覆盖膜206通过光刻成形，形成绝缘保护膜206a。
这之后，淀积如钛那样的金属的薄膜，然后通过光刻成形，形成源极电极210a和漏极电极210b。
图4表示氢原子的第二峰的位置和加速电压之间的关系。在图中，离子加速电压用横轴表示，硅氧化物膜中的氢原子的第二峰的位置用纵轴表示。从图中可以看出，氢原子的第二峰的位置基本与离子加速电压成正比。例如，当覆盖膜206的厚度大约为2000时，如果设定加速电压为100kV，那么氢原子的第二峰出现在覆盖层206下面的微晶硅膜205中；同样，当覆盖膜206的厚度大约为1000时，如果设定加速电压为50kV，那么氢原子的第二峰出现在微晶硅膜205中。通过以这种方式调整与覆盖层206的厚度有关的离子加速电压，氢原子的第二峰的位置可以落入半导体膜的范围内。
图5是表示源区209a和漏区209b的电阻率的图，它们是在加速电压为100kV和总剂量为2×1016离子/cm2的条件下注入磷离子和氢离子208，但在注入后不经过热处理形成的，该加速电压和总剂量是由硅氧化物形成的复盖膜206厚度的函数。从图中可以看出，当覆盖膜206的厚度在0至1500的范围内时，电阻率大约为10Ω3·cm，该值如同通过将离子注入a-Si膜形成的相应区域的电阻率那样高。另一方面，当覆盖膜的厚度设定为大约2000，从而氢原子的第二峰位于微晶硅膜205中，电阻率减小到4×10-1Ω·cm。这表明仅通过离子注入而未经其后的热处理，就可以得到具有低电阻率的源区209a和漏区209b。如果覆盖膜206的厚度进一步增加，那么由于氢原子的第二峰移向覆盖膜206，所以电阻率增加。
根据本发明，由于在加速电压为100kV的条件下经过由硅氧化物制成、厚度为2000的覆盖膜206注入离子，所以氢原子的第二峰出现在半导体薄膜中，这使得有可能形成具有低电阻率的源区209a和漏区209b。此外，自对准形成源区209a和漏区209b减小了TFT的尺寸。另外，采用绝缘保护膜206作为覆盖膜使得有可能在不增加膜淀积步骤的情况下制造高性能的TFT。再者，由于离子注入后不需要进行热处理，所以能够在低处理温度下制造TFT，允许采用大面积的玻璃衬底。
(实施例2)
图6E是表示采用根据本发明的第二实施例的TFT制造方法制造的共面TFT的剖视图。在该TFT中，在衬底501上形成微晶硅膜502，微晶硅膜502包括搀有杂质离子的源区和漏区507a和507b，以及未搀杂质离子的沟道区507。形成栅极绝缘膜503来覆盖微晶硅膜502。在栅极绝缘膜503上与沟道区507相对形栅极电极504。形成中间绝缘膜508覆盖栅极电极504。
在中间绝缘膜508上形成源极电极509a、漏极电极509b和栅极电极504的接触电极509c。源极电极509a和漏极电极509b分别经过穿过中间绝缘膜508和栅极绝缘膜503的接触孔与源区507a和漏区507b相连，而接触电极509c与栅极电极504相连。
上述结构的TFT可以根据图6A至6E所示的制造工艺顺序制造
首先，如图6A所示，通过等离子体CVD在高RF能量下采用搀有氢的单硅烷气，将微晶硅膜淀积在由透明玻璃衬底或类似材料构成的衬底501上，大约600厚。用光刻法将淀积的膜刻成所需形状的图案，以便形成微晶硅膜502。
如图6B所示，通过等离子体CVD或溅射，淀积硅氧化物膜或类似膜，以便形成厚度为900的覆盖膜503。
如图6C所示，淀积如铝那样的金属的薄膜，然后用光刻法将其刻成所需形状的图案，以便形成栅极电极504。栅极电极504下面的一部分或覆盖层503作为栅极绝缘膜。
如图6C所示，在栅极电极504暴露的状态下，或在栅极电板504上叠有抗蚀图形505的状态下，在加速电压为40kV和总剂量为2×1016离子/cm2的条件下，经过覆盖膜503，将磷离子和氢离子506注入微晶硅膜502。这一离子注入步骤可以利用如图3所示的离子注入装置完成。在这一离子注入步骤中，以与栅极电极504自对准的方式形成n型半导体层构成的源区507a和漏区507b。这时，杂质不搀入垂直位于栅极电极504下面的微晶硅膜502部分；该部分作为沟道区507。
接下来，淀积绝缘膜如硅氧化物膜或硅氮化物膜，以便形成中间绝缘膜508。
如图6E所示，一个接触孔经过中间绝缘膜508向下到达栅极电极504，并且几个接触孔经过中间绝缘膜508和覆盖膜503向下到达源区507a和漏区507b。
这之后，在中间绝缘膜508上淀积金属薄膜，该金属部分允许填充接触孔，这样便形成源极电极509a、漏极电极509b和栅极电极的接触电极509c。
根据本发明的制造方法，由于在加速电压为40kV的条件下经过由硅氧化物制成、厚度为900的覆盖膜503注入离子，所以氢原子的第二峰出现在微晶硅膜502中，如从图4可看到的那样，这使得有可能形成具有低电阻率的源区507a和漏区507b。
图7表示测量本实施例的共面TFT的栅极电压一漏极电流特性得到的结果。从图中可以看到，常规TFT的场效应迁移率大约为0.5cm2/V·s，本实施例的TFT的场效应迁移率高达2cm2/V·s，这改善了晶体管特性。
此外，自对准形成源区507a和漏区507b减小了TFT的尺寸。另外，由于采用栅极绝缘膜作为覆盖膜503，使得有可能在不增加膜淀积步骤的情况下制造高性能的TFT。再者，由于离子注入后不需要进行热处理，所以能够在低处理温度下制造TFT，允许采用大面积的玻璃衬底。
(实施例3)
这一实施例与液晶显示装置有关，其中在每个象素点采用了第二实施例的共面TFT。
图8表示本实施例的液晶显示装置的结构，图9是显示部分的透视图，以及图10是显示部分的剖视图。在液晶显示装置中，栅极线1004和数据线1005在显示部分1001相互交叉，在每个交叉点附近形成TFT1006,TFT1006与液晶部分1007和辅助电容器1008相连。栅极线驱动电路1002和数据线驱动电路1003形成在显示部分1001的外围，并分别与栅极线1004和数据线1005相连。TFT1006、扫描线1004、数据线1005、和象素电极2007形成在衬底2001上，并且通过接触缓冲金属3009，每个TFT的栅极电极3004与邻接栅极线1004相连，源区3002a与数据线1005相连，以及漏区3002b与象素电极2007相连。此外，在衬底2001上形成液晶对准膜3012。在相对的衬底2002的相对表面上形成公共电极2008、滤色器2009、和第二液晶对准膜3015。
液晶层2003夹在两层衬底之间，构成液晶板，每个象素(液晶部分1007)位于象素电极2007和公共电极2008之间。偏振片2010和2011形成在液晶板的两个外侧。从衬底2001侧射出白光，并显示透射光。TFT1006由具有源区3002a、漏区3002b和沟道区3002的半导体层构成，栅极电极3004形成在栅极绝缘膜3003之上。中间绝缘膜3006形成在栅极电极3004上，并且数据线1005进一步形成在中间绝缘膜3006上。数据线1005通过贯穿中间绝缘膜3006的接触孔与源区3002a相连。在数据线1005上形成第二中间绝缘膜3008，在中间绝缘膜3008上形成接触缓冲金属3009和象素电极2007。象素电极2007通过接触缓冲金属3009与漏区3002b相连，接触缓冲金属3009在贯穿中间绝缘膜3006和第二中间绝缘膜3008的接触孔中延伸。在上面形成保护膜3011，保护膜3011的上面形成液晶对准膜3012。
由于用于显示部分1001的TFT1006具有低电阻的源区和漏区，并且场效应迁移率高达2cm2/V·s，所以本实施例的液晶显示装置提供了高清晰度的显示屏。此外，自对准形成源区和漏区减小了TFT1006的尺寸，并且增大了液晶显示装置的数值孔径，实现了明亮的显示屏。再者，由于能够在低处理温度下制造TFT1006，所以可以采用大面积的玻璃衬底来实现大面积的屏幕。
虽然已经参照最佳实施例详细地描述了本发明，但是本发明不限于所示实施例，在本发明中可作各种改进。
在离子注入步骤中，采用包含第Ⅴ族元素的P(磷)的PH3气和氢气的混合物；然而，也可以采用其它气体，如包含第Ⅲ族元素的B(硼)的B2H6气和氢气的混合物。此外，可以采用包含除P外的第Ⅴ族元素中的一种元素的气体(如包含As元素的AsH3气)和氢气的混合物，以代替包含第Ⅴ族元素的P元素的气体和氢气的混合物。
也能够采用硅氮化物膜或其它绝缘膜作为覆盖膜。由于对相同加速电压而言注入离子的喷射范围根据覆盖膜的种类而变化，所以调整膜的厚度，以便可以使氢离子的第二峰存在于半导体薄膜中。由于氢离子第二峰的位置基本与离子加速电压成比例，所以应根据在相同的加速电压下注入硅氧化物膜的氢离子的喷射范围与注入其它材料的绝缘膜(如硅氮化物膜)的氢离子的喷射范围之间的比，调整膜厚度。例如，当在100kV的加速电压下注入离子，硅氧化物膜中的氢离子的第二峰在膜表面之下大约2000处。2000的喷射范围对应大约14kV的加速电压。当在14kV的加速电压下离子注入硅氮化物膜，喷射范围大约为1640。因此，如果覆盖膜由硅氮化物制成，那么膜的厚度应设定为大约1640。
用于液晶显示装置的显示部分的TFT的类型不限于第三实施例的共面TFT，也可以采用其它结构的TFT，如交错型或反向交错型。
各种其它的改进将是很显然的，本领域的一般技术人员在不脱离本发明的范围和精神的前提下将非常容易地做出这些改进。因此，所附权利要求书的范围不限于上述说明，而是应作广泛的解释。

Claims (6)

1．一种制造薄膜晶体管的方法，其特征在于包括以下步骤：通过加速包括氢离子和周期表的第Ⅲ族离子和第Ⅴ族离子中的一种离子的等离子源，并同时将氢离子和第Ⅲ族离子和第Ⅴ族离子中的一种离子注入半导体薄膜，在上面具有覆盖膜的半导体薄膜中形成源区和漏区，其中注入上面具有覆盖膜的半导体薄膜中的氢离子的浓度在深度方向存在多个峰，并且使从覆盖膜表面算起的多个峰中的第二峰存在于半导体薄膜中。
2．根据权利要求1的制造薄膜晶体管的方法，其特征在于选择覆盖膜的材料和厚度与离子注入加速能量有关，因此在半导体薄膜中存在第二峰。
3．根据权利要求1的制造薄膜晶体管的方法，其特征在于确定用于加速等离子源的加速能量，以便在半导体薄膜中存在第二峰。
4．根据权利要求1的制造薄膜晶体管的方法，其特征在于半导体薄膜包括具有微晶相的硅膜。
5．根据权利要求4的制造薄膜晶体管的方法，其特征在于薄膜晶体管是反向交错薄膜晶体管，并且半导体薄膜的绝缘保护膜用作覆盖膜。
6．根据权利要求4的制造薄膜晶体管的方法，其特征在于薄膜晶体管是交错或共面薄膜晶体管，并且栅极绝缘膜用作覆盖膜。
CN95106420A 1994-08-30 1995-06-07 制造薄膜晶体管的方法 Expired - Fee Related CN1045844C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP205681/94 1994-08-30
JP20568194A JP3146113B2 (ja) 1994-08-30 1994-08-30 薄膜トランジスタの製造方法および液晶表示装置

Publications (2)

Publication Number Publication Date
CN1128407A CN1128407A (zh) 1996-08-07
CN1045844C true CN1045844C (zh) 1999-10-20

Family

ID=16510938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95106420A Expired - Fee Related CN1045844C (zh) 1994-08-30 1995-06-07 制造薄膜晶体管的方法

Country Status (4)

Country Link
US (1) US5576229A (zh)
JP (1) JP3146113B2 (zh)
KR (1) KR960008392A (zh)
CN (1) CN1045844C (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6078059A (en) * 1992-07-10 2000-06-20 Sharp Kabushiki Kaisha Fabrication of a thin film transistor and production of a liquid display apparatus
US5976919A (en) * 1994-06-10 1999-11-02 Matsushita Electric Industrial Co., Ltd. Apparatus and method of manufacturing semiconductor element
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
US5915174A (en) * 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
US6143631A (en) * 1998-05-04 2000-11-07 Micron Technology, Inc. Method for controlling the morphology of deposited silicon on a silicon dioxide substrate and semiconductor devices incorporating such deposited silicon
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US20040229412A1 (en) * 1999-05-10 2004-11-18 Sigurd Wagner Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
US6713329B1 (en) 1999-05-10 2004-03-30 The Trustees Of Princeton University Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
JP4619490B2 (ja) * 2000-06-19 2011-01-26 株式会社半導体エネルギー研究所 半導体装置の検査方法
JP4562868B2 (ja) * 2000-06-28 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4713752B2 (ja) * 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
KR100491142B1 (ko) * 2001-11-20 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
KR100483988B1 (ko) 2001-11-29 2005-04-15 삼성에스디아이 주식회사 투명도전막의 투과도 변형방법
CN1324388C (zh) * 2003-03-14 2007-07-04 友达光电股份有限公司 低温多晶矽薄膜电晶体液晶显示器的制造方法
US7300829B2 (en) * 2003-06-02 2007-11-27 Applied Materials, Inc. Low temperature process for TFT fabrication
KR100873081B1 (ko) 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR20100060652A (ko) * 2008-11-28 2010-06-07 주식회사 동부하이텍 반도체 소자의 제조 방법
WO2011142443A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Microcrystalline silicon film, manufacturing method thereof, semiconductor device, and manufacturing method thereof
CN104201111A (zh) * 2014-09-18 2014-12-10 六安市华海电子器材科技有限公司 一种氧化物半导体薄膜晶体管的制备方法
KR102627305B1 (ko) * 2016-12-30 2024-01-18 한양대학교 산학협력단 박막 트랜지스터 기판 및 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250446A (en) * 1990-01-11 1993-10-05 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device by forming at least three regions of different lifetimes of carriers at different depths

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2516951B2 (ja) * 1987-02-06 1996-07-24 松下電器産業株式会社 半導体装置の製造方法
JP2796175B2 (ja) * 1990-06-05 1998-09-10 松下電器産業株式会社 薄膜トランジスターの製造方法
US5403756A (en) * 1991-11-20 1995-04-04 Sharp Kabushiki Kaisha Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor
JPH05243270A (ja) * 1992-02-28 1993-09-21 Matsushita Electric Ind Co Ltd 薄膜トランジスターの製造方法
JP2653312B2 (ja) * 1992-02-28 1997-09-17 松下電器産業株式会社 薄膜トランジスターの製造方法
JP3173126B2 (ja) * 1992-06-02 2001-06-04 セイコーエプソン株式会社 薄膜トランジスタの製造方法
JPH07142743A (ja) * 1993-09-22 1995-06-02 Sharp Corp 薄膜トランジスタの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250446A (en) * 1990-01-11 1993-10-05 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device by forming at least three regions of different lifetimes of carriers at different depths

Also Published As

Publication number Publication date
CN1128407A (zh) 1996-08-07
US5576229A (en) 1996-11-19
KR960008392A (ko) 1996-03-22
JP3146113B2 (ja) 2001-03-12
JPH0870128A (ja) 1996-03-12

Similar Documents

Publication Publication Date Title
CN1045844C (zh) 制造薄膜晶体管的方法
CN1260828C (zh) 半导体器件及其制造的方法
CN100511690C (zh) 源极/漏极电极、薄膜晶体管衬底及其制备方法和显示器件
CN1124641C (zh) 结晶半导体的制造方法
CN1198596A (zh) 薄膜晶体管及其制造方法和使用它的液晶显示装置
DE69233359T2 (de) Verfahren zur herstellung einer halbleiter-dünnschicht mit einer chemischen gasphasen-beschichtungsanlage
CN1452250A (zh) 多晶硅薄膜晶体管及其制造方法
JPS58197775A (ja) 薄膜トランジスタ
CN1656618A (zh) 晶体管结构和制造该晶体管结构的方法
CN1126374A (zh) 半导体器件及其制造方法
CN1521858A (zh) 薄膜晶体管及其制造方法
CN107818986A (zh) 半导体装置及其制造方法和显示设备及其制造方法
CN1061469C (zh) 具有偏置栅极结构的薄膜晶体管的制造方法
CN1725512A (zh) 半导体器件及其制造方法
CN1523679A (zh) 薄膜晶体管衬底及其制造方法
CN1287468C (zh) 薄膜晶体管及薄膜晶体管的制造方法
CN1828909A (zh) 显示装置的薄膜晶体管基板及其制造方法
CN1379452A (zh) 薄膜晶体管及其制造方法
CN1758447A (zh) 薄膜晶体管及其制造方法
CN1652349A (zh) 薄膜晶体管、其制造方法和使用薄膜晶体管的平板显示器
CN1499574A (zh) 形成多晶硅层以及制作多晶硅薄膜晶体管的方法
JP2940051B2 (ja) 絶縁薄膜の形成方法
CN2852392Y (zh) 薄膜晶体管阵列基板及其液晶显示器
CN1076863C (zh) 半导体元件的制造设备及制造方法
CN101075640A (zh) 玻璃基板表面金属层结构及其制作方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 19991020

Termination date: 20130607