CN1652349A - 薄膜晶体管、其制造方法和使用薄膜晶体管的平板显示器 - Google Patents
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Abstract
本发明公开了一种具有GOLDD结构的薄膜晶体管、其制造方法和使用该薄膜晶体管的平板显示器，这种薄膜晶体管可以包含：形成在绝缘衬底上并且具有源极/漏极区以及沟道区的有源层；形成在有源层上的栅极绝缘膜；和形成在栅极绝缘膜上的栅极电极。栅极电极可以由第一栅极图案和覆盖第一栅极图案的第二栅极图案构成。每个源极/漏极区可以具有LDD区，并且LDD区可以与栅极电极交迭(或者部分位于其下)。
Description
本申请要求2003年11月25日申请的韩国专利申请第2003-84237号的利益，这里全部引入其公开内容作为参考。
技术领域
本发明涉及一种薄膜晶体管(TFT)、其制造方法和使用该TFT的平板显示器。更具体地，本发明可以涉及具有栅极交迭轻掺杂漏极(GOLDD)结构的TFT、其制造方法和使用这种TFT的平板显示器。
背景技术
利用TFT作为开关元件的有源矩阵平板显示器包括形成在每个像素中并且驱动像素的像素驱动TFT。还包括驱动像素驱动TFT并向扫描线(栅极线)和信号线(数据线)传输信号的驱动电路TFT。
由于使用激光的先进的晶化技术，可以在与制造非晶硅TFT相同的温度下制造多晶硅TFT。该多晶硅可以允许电子或者空穴具有比非晶硅TFT高的迁移率。因此能够实现具有n和p沟道的互补金属氧化物半导体(CMOS)TFT。据此，可以使用多晶硅在大尺寸绝缘衬底上形成像素驱动TFT和驱动电路TFT。
在多晶硅CMOS TFT中，n沟道金属氧化物半导体(NMOS)TFT通常使用磷(P)作为掺杂剂。磷(P)具有比硼(B)重的原子量。硼(B)通常用于p沟道金属氧化物半导体(PMOS)TFT。结果，这种CMOS的硅晶格在预定区域很可能被破坏，并且破坏的区域在后续的活化工艺中不能完全恢复。
这种破坏的区域降低了电子的迁移率。这是由于热载流子应力。当流过栅极绝缘膜或者金属氧化物半导体(MOS)界面的电子从源极区到漏极区被加速时，会出现热载流子应力。因此，破坏的区域会对平板显示器的电路工作具有负面影响，并且会增加截止电流。
为了解决前述问题，已经提出了各种结构，例如偏置结构(off-setstructure)、轻掺杂漏极(lightly doped drain，LDD)以及其他结构。在偏置结构的情况下，提供偏置区以便在栅区和源极/漏极区之间的预定区域上形成未完全掺杂区，使得通过由于偏置区而导致的大电阻降低施加给结区的电场，从而降低截止电流。在LDD结构中，可以通过降低应用在源极和漏极区之间的预定区域的掺杂浓度形成LDD，从而降低截止电流并使导通电流的降低最小。
然而，由于高度集成了低温多晶硅(LTPS)技术，因此传统的偏置和LDD结构对短沟道器件的可靠性增强有限。为了克服该限制，已经提出了具有栅极交迭轻掺杂漏极(GOLDD)结构的薄膜晶体管。
下面将参考附图描述基本的GOLDD结构。
图1A、1B、1C和1D是用于说明具有GOLDD结构的传统薄膜晶体管的制造工艺的截面图。
如图1A所示，可以在绝缘衬底100上形成缓冲层110，然后可以在缓冲层110上沉积非晶硅并且将非晶硅晶化为多晶硅膜。此后，可以通过对多晶硅膜构图形成有源层120。
形成有源层120之后，可以在形成有有源层120的绝缘衬底100的整个表面上形成栅极绝缘膜130。
形成栅极绝缘膜130之后，可以形成用于掺杂具有预定导电类型的低浓度杂质(例如用于LDD掺杂)的第一光致抗蚀剂图案140。
形成第一光致抗蚀剂图案140之后，可以用第一光致抗蚀剂图案140作为掩模掺杂低浓度杂质，使得在有源层120上形成低浓度源极/漏极区123S、123D。此时，低浓度源极/漏极区123S和123D之间的区域可以用作该薄膜晶体管的沟道区121。
如图1B所示，通过轻掺杂在有源层120上形成低浓度源极/漏极区123S、123D之后，可以除去第一光致抗蚀剂图案140，并且可以在栅极绝缘膜130上形成栅极材料膜150。接着，形成第二光致抗蚀剂图案160，以便形成栅极电极。
第二光致抗蚀剂图案160可以形成为与低浓度源极/漏极区123S和123D部分交迭。此外，根据分步重复相机(stepper)的分辨率，交迭区不窄于约0.5μm。
如图1C所示，利用第二光致抗蚀剂160作为掩模，可以通过对栅极材料膜150构图形成栅极电极155。因此，由于第二光致抗蚀剂图案160，可以形成与各个低浓度源极/漏极区123S和123D部分交迭的栅极电极155。
形成与各个低浓度源极/漏极区123S和123D交迭的栅极电极155之后，通过用作掩模的栅极电极155，将高浓度杂质掺杂到有源层120上，从而形成高浓度源极/漏极区125S和125D。
如图1D所示，在具有栅极电极155的绝缘衬底100的整个表面上形成具有接触孔171、175的层间绝缘膜170，通过该接触孔171、175暴露部分高浓度源极/漏极区125S、125D。然后，通过接触孔161、165形成电连接到高浓度源极/漏极区125S、125D的源极/漏极电极181、185，从而最后形成具有GOLDD结构的薄膜晶体管。
然而，在具有GOLDD结构的传统薄膜晶体管中，可能难以减小与栅极交迭的低浓度源极/漏极区。即，由于分步重复相机(stepper)的分辨率，难以将LDD的宽度减小到大约0.5μm或者更小。
此外，在具有GOLDD结构的传统薄膜晶体管中，使用光致抗蚀剂掩模掺杂低浓度杂质，然后在形成栅极电极之后掺杂高浓度杂质。因此需要用于掺杂低浓度杂质的掩模。此外栅极电极容易受有缺陷对准的影响。
发明内容
本发明提供一种具有GOLDD结构的薄膜晶体管、其制造方法和使用该薄膜晶体管的平板显示器件。在这种结构中，可以通过第一栅极图案和覆盖第一栅极图案的第二栅极图案形成栅极电极。这样能够容易地调整LDD区的宽度，并且可以防止栅极电极的有缺陷对准。
本发明独立地提供了一种薄膜晶体管，包括形成在绝缘衬底上并且具有源极/漏极区以及沟道区的有源层、形成在有源层上的栅极绝缘膜、和形成在栅极绝缘膜上并且由第一栅极膜和覆盖第一栅极图案的第二栅极膜形成的栅极电极，其中源极/漏极区具有LDD区，并且LDD区与栅极交迭。
第二栅极图案优选由透明导电材料制成，并且更优选由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化铟(In2O3)任何之一制成。
第二栅极图案优选具有大约2μm或者更小的宽度，并且更优选具有大约1μm或者更小的宽度。
LDD区优选水平形成在第一栅极图案侧面的第二栅极图案的下面，并且优选比在第一栅极图案侧面的第二栅极图案窄。
LDD区优选具有大约2μm或者更小的宽度，并且更优选具有大约1μm或者更小的宽度。
本发明独立地提供一种薄膜晶体管的制造方法。在绝缘衬底上形成有源层。在有源层上形成栅极绝缘膜。在栅极绝缘膜上形成第一栅极图案。使用第一栅极图案作为掩模轻掺杂该有源层。由第一栅极图案和覆盖第一栅极图案的第二栅极图案形成栅极电极。使用栅极电极作为掩模通过高度掺杂有源层形成源极/漏极区。源极/漏极区可以具有LDD区，并且该LDD区可以与栅极电极交迭。
形成栅极电极可以包括其它步骤。在具有第一栅极图案的绝缘衬底的整个表面上形成导电材料膜。在绝缘衬底的整个表面上形成光致抗蚀剂。通过对绝缘衬底进行背曝光(back exposure)形成用于第二栅极图案的光致抗蚀剂图案。通过使用光致抗蚀剂图案作为掩模对透明栅极图案构图形成覆盖第一栅极图案的第二栅极图案。
本发明独立地提供了一种使用前述薄膜晶体管的有源矩阵平板显示器或者有源矩阵有机电致发光显示器。
附图说明
通过参考附图对本发明的优选实施例的详细描述，本发明的上述和其它特征和优点对于本领域的普通技术人员将变得更加显而易见。其中：
图1A、1B、1C和1D是说明用于具有GOLDD结构的传统薄膜晶体管的制造工艺的截面图。
图2A、2B、2C、2D和2E是用于说明根据本发明实施例的具有GOLDD结构的薄膜晶体管的制造工艺的截面图。
具体实施方式
现在将参考附图在下文中更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明可以以不同的形式实施，并且不应认为限于这里阐述的实施例。在附图中，为了清楚放大了层和区的厚度。相同的附图标记在整个说明书中示指相同的元件。
图2A、2B、2C、2D和2E是用于说明根据本发明实施例的具有GOLDD结构的薄膜晶体管的制造工艺的截面图。
根据本发明实施例的具有GOLDD结构的薄膜晶体管可以具有这样的结构：其中形成有第一栅极图案和覆盖第一栅极图案的透明第二栅极图案的栅极电极与在有源层中作为轻掺杂区提供的LDD区交迭。
如图2A所示，缓冲层(扩散阻挡层)210可以通过等离子体增强气相沉积(PECVD)、低压化学气相沉积(LPCVD)、溅射法等形成在绝缘衬底200上，从而防止杂质例如金属离子等扩散和渗透到有源层(非晶硅)中。
非晶硅膜可以通过PECVD、LPCVD、溅射等沉积在缓冲层210上。然后在真空炉中进行脱氢工艺。当通过溅射法沉积非晶硅膜时，可以省略该脱氢工艺。
此后，进行对非晶硅膜施加高能量的晶化工艺，从而晶化非晶硅，由此形成多晶硅膜。优选地，可以在晶化工艺中使用下列方法之一：准分子激光退火(ELA)工艺、金属诱导晶化(MIC)工艺、金属诱导横向晶化(MILC)工艺、依次横向固化(SLS)工艺、固相晶化(SPC)工艺等。
形成多晶硅膜之后，可以通过对该多晶硅膜构图形成有源层220。
此后，可以在有源层220上沉积栅极绝缘膜230，并且在栅极绝缘膜230上沉积第一导电金属膜。然后，通过对该导电金属膜构图形成第一栅极图案240。
形成第一栅极图案240之后，可以使用第一栅极图案240作为掩模轻掺杂具有预定导电类型的杂质。换句话说，使用第一栅极图案240作为掩模掺杂轻掺杂漏极(LDD)，从而形成低浓度源极/漏极区223S和223D。此时，低浓度源极/漏极区223S和223D之间的区域可以作用为薄膜晶体管的沟道区221。
如图2B所示，可以在形成有第一栅极图案240的绝缘衬底200的整个表面上形成第二导电材料膜250，以便形成第二栅极图案。
第二导电材料膜250优选可以由透明导电材料例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)等构成。第二导电材料膜250可以具有大约2μm或者更小的厚度，并且更优选具有大约小于1μm的厚度。这些特征对于使用背曝光(back exposure)工艺形成后续的光致抗蚀剂图案是有利的。
接着，可以在绝缘衬底200的整个表面上形成光致抗蚀剂260。这可以有助于第二导电材料膜250的蚀刻工序。
如图2C所示，形成光致抗蚀剂260之后，可以在绝缘衬底200下面进行背曝光工序，从而形成光致抗蚀剂图案265。即，可以通过背曝光工序形成光致抗蚀剂图案265。
通过背曝光工序形成光致抗蚀剂图案265可以提高可能取决于分步重复相机分辨率的光致抗蚀剂图案265的精度。因此，此后形成的GOLDD结构的LDD区的宽度并不由分步重复相机的分辨率限制。因此LDD区可以具有大约0.5μm或者更小的宽度，并且可以以A为单位进行调整。
如图2D所示，使用光致抗蚀剂图案265作为掩模，通过蚀刻第二导电材料膜250形成覆盖第一栅极图案的第二栅极图案255，从而栅极电极G由第一栅极图案240和第二栅极图案255构成。
形成第一栅极图案240和第二栅极图案255的栅极电极G之后，可以除去光致抗蚀剂图案265。接着，可以使用栅极电极G作为掩模高度掺杂有源层220。如此可以形成高浓度源极/漏极区225S和225D。
这些工序之后，形成在形成于第一栅极图案240侧面的第二栅极图案255下面的低浓度源极/漏极区223S和223D没有被高度掺杂。这是由于第二栅极图案255有效地掩蔽了刚好在第一栅极图案240右侧和左例的区域中的光致抗蚀剂265。因此低浓度源极/漏极区223S和223D保持处于轻掺杂状态，并且作用为LDD区。结果，栅极电极G与轻掺杂区223S和223D(在这种情况下是LDD区)交迭，从而形成GOLDD结构。这里，LDD区形成在形成于第一栅极图案240侧面的第二栅极图案255的下面。
此外，通过形成在第一栅极图案240侧面的第二栅极图案255的厚度确定GOLDD结构的LDD区的宽度。也就是说，与栅极电极G交迭形成的LDD区的宽度与形成在第一栅极图案240侧面的第二栅极图案255的厚度一致。优选LDD区具有大约2μm或者更小的宽度，并且更优选具有大约1μm或者更小的宽度。
如图2E所示，形成高浓度源极/漏极区225S、225D之后，可以在绝缘衬底200的整个表面上形成层间绝缘膜270，并且对该绝缘膜270构图从而具有接触孔271、275，通过这些接触孔可以部分暴露高浓度源极/漏极区225S、225D。
形成接触孔271、275之后，可以在绝缘衬底200的整个表面上沉积预定导电膜，并且对该导电膜构图以便形成源极/漏极电极281、285，源极/漏极电极281、285可以电连接到高浓度源极/漏极区225S、225D。这样能够完成具有GOLDD结构的薄膜晶体管。
如上所述，在具有前述GOLDD结构的薄膜晶体管中，对于轻掺杂不需要额外的掩模。这可以防止栅极电极G的有缺陷对准。
而且，可以利用通过第一栅极图案240和覆盖第一栅极图案240的第二栅极图案形成的栅极电极G形成该GOLDD结构。据此，可以通过调整形成在第一栅极图案240侧面的第二栅极图案255的厚度来调整LDD区的宽度。因此，能够形成具有大约2μm或者更小宽度、优选大约1μm或者更小宽度的LDD区。
此外，利用具有前述GOLDD结构的薄膜晶体管可以实现有源矩阵平板显示器例如有源矩阵液晶显示器(LCD)和有源矩阵有机电致发光显示器(OLED)的制造方法。
如上所述，根据本发明，提供了具有GOLDD结构的薄膜晶体管、其制造方法和配置有这种晶体管的平板显示器。在本发明的一实施例中，栅极电极包括第一栅极图案和覆盖第一栅极图案的第二栅极图案。这种栅极图案可以允许LDD区的宽度容易地被调整，并且可以防止栅极电极的有缺陷对准。
虽然已经参考示范实施例描述了本发明，但是应理解本公开是为了通过举例说明本发明，而不是要限制本发明的范围。本领域技术人员在不离开本发明范围的情况下可以改变所描述的本发明实施例。
Claims (21)
1.一种薄膜晶体管，其包括：
形成在绝缘衬底上并且具有源极/漏极区以及沟道区的有源层；
形成在所述有源层上的栅极绝缘膜；和
形成在所述栅极绝缘膜上的栅极电极，其包括第一栅极图案和覆盖该第一栅极图案的第二栅极图案，
其中所述源极/漏极区的至少任一个具有LDD区，并且该LDD区与所述栅极电极水平交迭。
2.如权利要求1的薄膜晶体管，其中所述第二栅极图案由透明导电材料制成。
3.如权利要求2的薄膜晶体管，其中所述第二栅极图案包括选自由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化铟(In2O3)构成的组中的至少一种材料。
4.如权利要求1的薄膜晶体管，其中所述第二栅极图案具有大约2μm或者更小的厚度。
5.如权利要求4的薄膜晶体管，其中所述第二栅极图案具有大约1μm或者更小的厚度。
6.如权利要求1的薄膜晶体管，其中所述LDD区形成在形成于所述第一栅极图案的至少两侧上的所述第二栅极图案的垂直下方。
7.如权利要求1的薄膜晶体管，其中所述LDD区比形成在所述第一栅极图案侧面的所述第二栅极图案窄。
8.如权利要求1的薄膜晶体管，其中所述LDD区具有大约2μm或者更小的宽度。
9.如权利要求8的薄膜晶体管，其中所述LDD区具有大约1μm或者更小的宽度。
10.一种制造薄膜晶体管的方法，包括：
在绝缘衬底上形成有源层；
在所述有源层上形成栅极绝缘膜；
在所述栅极绝缘膜上形成第一栅极图案；
在使用所述第一栅极图案作为掩模掩蔽部分所述有源层的同时轻掺杂该有源层；
由第一栅极图案和覆盖该第一栅极图案的第二栅极图案形成栅极电极；及
在使用所述栅极电极掩蔽部分所述有源层的同时通过高度掺杂有源层形成源极/漏极区，
其中所述源极/漏极区中的至少一个具有LDD区，并且该LDD区与所述栅极电极水平交迭。
11.如权利要求10的方法，其中形成栅极电极还包括：
在具有所述第一栅极图案的绝缘衬底的整个表面上形成导电材料膜；
在所述绝缘衬底的整个表面上形成光致抗蚀剂；
通过对所述绝缘衬底进行背曝光形成用于所述第二栅极图案的光致抗蚀剂图案；及
通过使用所述光致抗蚀剂图案作为掩模构图透明栅极图案来形成覆盖所述第一栅极图案的所述第二栅极图案。
12.如权利要求10的方法，其中所述第二栅极图案由透明导电材料制成。
13.如权利要求12的方法，其中所述第二栅极图案由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化铟(In2O3)中的任意一种制成。
14.如权利要求10的方法，其中所述第二栅极图案具有大约2μm或者更小的宽度。
15.如权利要求14的方法，其中所述第二栅极图案具有大约1μm或者更小的宽度。
16.如权利要求10的方法，其中所述LDD区形成在形成于所述第一栅极图案的至少两侧上的所述第二栅极图案的下面。
17.如权利要求10的方法，其中所述LDD区具有与形成在所述第一栅极图案侧面的所述第二栅极图案的厚度一致的宽度。
18.如权利要求10的方法，其中所述LDD区具有大约2μm或者更小的宽度。
19.如权利要求18的方法，其中所述LDD区具有大约1μm或者更小的宽度。
20.一种使用薄膜晶体管的有源矩阵平板显示器，其中所述薄膜晶体管包括：
形成在绝缘衬底上并且具有源极/漏极区以及沟道区的有源层；
形成在所述有源层上的栅极绝缘膜；和
形成在所述栅极绝缘膜上并且包括第一栅极图案和覆盖该第一栅极图案的第二栅极图案的栅极电极，
其中所述源极/漏极区的至少任一个具有LDD区，并且该LDD区与栅极电极水平交迭。
21.如权利要求20的有源矩阵平板显示器，其中该平板显示器是液晶显示器或者有机电致发光显示器。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956823A (zh) * | 2011-08-25 | 2013-03-06 | 索尼公司 | 薄膜晶体管、薄膜晶体管制造方法及电子单元 |
| CN105161496A (zh) * | 2015-07-30 | 2015-12-16 | 京东方科技集团股份有限公司 | 一种薄膜晶体管阵列基板及其制造方法、显示装置 |
| CN107768447A (zh) * | 2016-08-22 | 2018-03-06 | 三星显示有限公司 | 薄膜晶体管、其制造方法以及包括其的显示装置 |
| CN108288588A (zh) * | 2018-01-31 | 2018-07-17 | 京东方科技集团股份有限公司 | Nmos器件及其制备方法以及显示装置 |
| CN112530810A (zh) * | 2020-11-24 | 2021-03-19 | 北海惠科光电技术有限公司 | 一种开关元件的制备方法、阵列基板的制备方法和显示面板 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200627643A (en) * | 2005-01-19 | 2006-08-01 | Quanta Display Inc | A method for manufacturing a thin film transistor |
| TWI336951B (en) * | 2005-05-19 | 2011-02-01 | Au Optronics Corp | Method of forming thin film transistor |
| CN105576017B (zh) * | 2015-12-15 | 2019-01-15 | 浙江大学 | 一种基于氧化锌薄膜的薄膜晶体管 |
| JP6737620B2 (ja) * | 2016-04-04 | 2020-08-12 | 株式会社ジャパンディスプレイ | 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 |
| CN105742240B (zh) * | 2016-04-05 | 2019-09-13 | 武汉华星光电技术有限公司 | 一种ltps阵列基板的制造方法 |
| US11121263B2 (en) * | 2019-08-27 | 2021-09-14 | Apple Inc. | Hydrogen trap layer for display device and the same |
| CN113948579B (zh) * | 2020-07-17 | 2023-06-23 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法和显示装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970010685B1 (ko) * | 1993-10-30 | 1997-06-30 | 삼성전자 주식회사 | 누설전류가 감소된 박막 트랜지스터 및 그 제조방법 |
| US5612234A (en) * | 1995-10-04 | 1997-03-18 | Lg Electronics Inc. | Method for manufacturing a thin film transistor |
| US6617644B1 (en) * | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6420758B1 (en) * | 1998-11-17 | 2002-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having an impurity region overlapping a gate electrode |
| US6259138B1 (en) * | 1998-12-18 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith |
| CN1296643A (zh) * | 1999-03-10 | 2001-05-23 | 松下电器产业株式会社 | 薄膜晶体管、液晶面板和它们的制造方法 |
| US6639265B2 (en) * | 2000-01-26 | 2003-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US6781646B2 (en) * | 2000-07-28 | 2004-08-24 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
| WO2002082510A1 (en) * | 2000-08-24 | 2002-10-17 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| US6562671B2 (en) * | 2000-09-22 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| JP5038560B2 (ja) * | 2001-08-01 | 2012-10-03 | ゲットナー・ファンデーション・エルエルシー | 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法 |
| KR100438523B1 (ko) * | 2001-10-08 | 2004-07-03 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
-
2003
- 2003-11-25 KR KR1020030084237A patent/KR100686337B1/ko not_active IP Right Cessation
-
2004
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- 2004-11-19 US US10/992,202 patent/US20050112807A1/en not_active Abandoned
- 2004-11-25 CN CNA2004100758646A patent/CN1652349A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102956823A (zh) * | 2011-08-25 | 2013-03-06 | 索尼公司 | 薄膜晶体管、薄膜晶体管制造方法及电子单元 |
| CN105161496A (zh) * | 2015-07-30 | 2015-12-16 | 京东方科技集团股份有限公司 | 一种薄膜晶体管阵列基板及其制造方法、显示装置 |
| US9853162B2 (en) | 2015-07-30 | 2017-12-26 | Boe Technology Group Co., Ltd. | Thin-film-transistor array substrate, fabricating method thereof, and related display panel |
| CN107768447A (zh) * | 2016-08-22 | 2018-03-06 | 三星显示有限公司 | 薄膜晶体管、其制造方法以及包括其的显示装置 |
| CN108288588A (zh) * | 2018-01-31 | 2018-07-17 | 京东方科技集团股份有限公司 | Nmos器件及其制备方法以及显示装置 |
| CN112530810A (zh) * | 2020-11-24 | 2021-03-19 | 北海惠科光电技术有限公司 | 一种开关元件的制备方法、阵列基板的制备方法和显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050112807A1 (en) | 2005-05-26 |
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| JP2005159306A (ja) | 2005-06-16 |
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