CN1622339A - 薄膜晶体管及其制造方法、使用该薄膜晶体管的平板显示器 - Google Patents
薄膜晶体管及其制造方法、使用该薄膜晶体管的平板显示器 Download PDFInfo
- Publication number
- CN1622339A CN1622339A CNA2004100962296A CN200410096229A CN1622339A CN 1622339 A CN1622339 A CN 1622339A CN A2004100962296 A CNA2004100962296 A CN A2004100962296A CN 200410096229 A CN200410096229 A CN 200410096229A CN 1622339 A CN1622339 A CN 1622339A
- Authority
- CN
- China
- Prior art keywords
- grid pattern
- film transistor
- thin
- drain region
- light dope
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010408 film Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 30
- 239000004020 conductor Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000005401 electroluminescence Methods 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 8
- 238000000576 coating method Methods 0.000 description 8
- 238000002425 crystallisation Methods 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000012528 membrane Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000006356 dehydrogenation reaction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910000967 As alloy Inorganic materials 0.000 description 1
- 229910000521 B alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000000266 injurious effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78627—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile with a significant overlap between the lightly doped drain and the gate electrode, e.g. GOLDD
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一种带有GOLDD结构的薄膜晶体管,该薄膜晶体管包括有源层,该有源层形成在绝缘衬底上并且具有源极/漏极区域和沟道区域。栅极绝缘薄膜可形成在有源层上,栅极电极可形成在该栅极绝缘薄膜上。该栅极电极可包括第一栅极图案和在该第一栅极图案侧面形成的第二栅极图案。源极/漏极区域可各具有LDD区域,该LDD区域可与所述栅极电极重叠。
Description
技术领域
本发明涉及一种薄膜晶体管(TFT),制造该薄膜晶体管的方法,以及使用该薄膜晶体管的平板显示器。更具体地,本发明涉及一种具有栅极重叠式微掺杂漏极(GOLDD,a gate overlapped lightly doped drain)结构的薄膜晶体管,制造该薄膜晶体管的方法,以及使用该薄膜晶体管的平板显示器。
背景技术
使用TFT作为开关元件的有源矩阵平板显示器可以包括形成在每个像素中并驱动像素的像素驱动TFT。该平板显示器还可包括驱动像素驱动TFT并且将信号传送给扫描线(栅极线)和信号线(数据线)的驱动电路TFT。
由于使用激光器的结晶技术先进,多晶硅TFT可在类似于制造无定形硅TFT的温度下制得。与无定形硅TFT相比,多晶硅TFT可使电子或者空穴具有高活动性。另外,可利用多晶硅制成具有n和p沟道的补充金属氧化物半导体(CMOS)TFT。因此,多晶硅可用于在大尺寸绝缘衬底上形成像素驱动TFT和驱动电路TFT。
n沟道金属氧化物半导体(NMOS)TFT通常使用磷(P)作为掺杂物。磷(P)的原子重量大于棚(B),B掺杂物通常用于p沟道金属氧化物半导体(PMOS)TFT。因此,硅晶格在预定区域可能受到损坏,并且损坏区域在随后的激活过程中不能完全恢复。
这种损坏区域降低了电子的活动性。当加速电子流动穿过栅极绝缘薄膜或源极和漏极之间的金属氧化物半导体(MOS)界面时,由于热载流子应力作用而导致活动性降低。因此损坏区域对平板显示面板的电路运行产生有害的影响,并且可增加断路电流(off-current)。
为了解决上述问题,推出诸如偏置(off-set)结构、轻微掺杂的漏极(LDD)结构等的各种结构。在使用偏置结构的情况下,设置偏置区域以便在栅极和源极/漏极区域之间的预定区域上形成非理想掺杂区。在LDD结构中,通过降低施加到位于源极和漏极区域之间的预定区域上的掺杂浓度来形成LDD,从而减小断路电流,并且使接通电流最小化。
但是,由于低温多晶硅(LTPS)技术是高度集成的,因此传统偏置结构和LDD结构对短沟道器件的可靠性的提高有限。为了克服这一限制,制成了带有栅极重叠微掺杂漏极(GOLDD)结构的薄膜晶体管。
图1A、1B、1C和1D是横截面图,示出了制造带有GOLDD结构的传统薄膜晶体管的过程。
如图1A所示,在绝缘衬底100上形成缓冲层110。然后在该缓冲层110上沉积无定形硅薄膜,并且使该无定形硅薄膜结晶为多晶硅薄膜。此后通过对多晶硅薄膜进行布图来形成有源层120。
在形成有源层120之后,可在形成有有源层120的绝缘衬底100的整个表面的相当大的部分上形成栅极绝缘薄膜130。
在形成栅极绝缘薄膜130之后,可形成光刻胶图案140,以便掺杂具有预定导电类型的低浓度掺杂物(即用于LDD掺杂)。
在形成第一光刻胶图案140之后,利用该第一光刻胶图案140作为掩膜来掺杂低浓度掺杂物,从而在有源层120上形成低浓度源极/漏极区域123S和123D。位于该低浓度源极/漏极区域123S和123D之间的区域可用作TFT的沟道区域121。
如图1B所示,当在有源层120上通过低浓度掺杂形成低浓度源极/漏极区域123S和123D之后,可去除第一光刻胶图案140,在栅极绝缘薄膜130上形成栅极电极材料薄膜150。于是,形成第二光刻胶图案160,以便形成栅极电极。
形成第二光刻胶图案160,使之与低浓度源极/漏极区域123S和123D部分重叠。另外,重叠区域的宽度限于大约0.5μm或更大,视分步器(stepper)的分辨率而定。
如图1C所示,可通过利用第二光刻胶图案160作为掩膜来给电极材料薄膜150布图而形成栅极电极155。在这种情况下,可将栅极电极155形成为与各低浓度源极/漏极区域123S和123D局部重叠。
在形成栅极电极155以与各低浓度源极/漏极区域123S和123D重叠之后,通过将栅极电极155用作掩膜,可将高浓度掺杂物掺杂到有源层120上,从而形成高浓度源极/漏极区域125S和125D。
如图1D所示,具有接触孔171、175的层间绝缘薄膜170形成在带有栅极电极155的绝缘衬底100的整个表面上,其中所述接触孔171、175使高浓度源极/漏极区域125S和125D部分暴露出来。然后,形成源极/漏极电极181、185以通过接触孔161、165与高浓度源极/漏极区域125S和125D电连接,从而最终形成带有GOLDD结构的薄膜晶体管。
但是,在带有GOLDD结构的传统薄膜晶体管中,难以减小与栅极电极重叠的低浓度源极/漏极区域。即,由于分步器的分辨率,因此难以将LDD宽度范围减小到0.5μm或更小。
而且,在带有GOLDD结构的传统薄膜晶体管中,利用光阻掩膜可掺杂低浓度掺杂物。然后,在形成栅极电极之后,可掺杂高浓度掺杂物。因此,需要另外的掩膜来掺杂所述低浓度掺杂物。相应地,难以避免栅极对不准的问题。
发明内容
本发明提供了一种带有GOLDD结构的薄膜晶体管和其制造方法、以及使用该薄膜晶体管的平板显示器。在这种薄膜晶体管中,栅极电极可由栅极图案和形成在该栅极图案侧面处的第二栅极图案制成。由此,可容易地调整LDD区域的宽度,并且可避免栅极电极对不准的缺陷。
本发明提供了一种包括有源层的薄膜晶体管,该有源层形成在绝缘衬底上,并且具有源极/漏极区域和沟道区域。该薄膜晶体管还包括形成在有源层上的栅极绝缘薄膜和形成在该栅极绝缘薄膜上的栅极电极。该栅极电极可包括第一栅极图案和在该第一栅极图案侧面形成的第二栅极图案。源极/漏极区域可各具有LDD区域,该LDD区域可与栅极电极重叠。
所述第二栅极图案可具有渐缩角度。优选地,通过各向异性蚀刻对该第二栅极图案进行布图,从而使之具有该渐缩角度。
本发明还提供了一种制造薄膜晶体管的方法。该制造方法可包括以下步骤:在绝缘衬底上形成有源层,在该有源层上形成栅极绝缘薄膜,在该栅极绝缘薄膜上形成第一栅极图案,轻微掺杂所述有源层(利用所述第一栅极图案作为掩膜),形成包括第一栅极图案和在该第一栅极图案侧面形成的第二栅极图案的栅极电极;并且通过(利用所述栅极电极作为掩膜)对所述有源层进行高度掺杂来形成源极/漏极区域。所述源极/漏极区域可具有LDD区域,并且该LDD区域可与所述栅极电极重叠。
本发明也提供了一种使用上述类型的薄膜晶体管的有源矩阵平板显示器或者有源矩阵有机电致发光显示器,在下文中对该薄膜晶体管作更详细的说明。
附图说明
图1A、1B、1C和1D是横截面图,示出了制造带有GOLDD结构的传统薄膜晶体管的过程;
图2A、2B、2C和2D是横截面图,示出了根据本发明第一实施例制造带有GOLDD结构的薄膜晶体管的过程;
图3A、3B、3C和3D是横截面图,示出了根据本发明第二实施例制造带有GOLDD结构的薄膜晶体管的过程
具体实施方式
现在将参照示出了本发明的优选实施例的附图更详细说明本发明。但本发明可以不同的形式实施,并且不可理解为局限于此处所述的实施例。相反地,这些实施例用来实现对本领域技术人员的充分公开以及向其传达本发明的保护范围。在附图中,层和区域的厚度为清楚起见加以放大。相同的附图标记全文指代相同的元件。
(第一实施例)
图2A、2B、2C和2D是横截面图,示出了根据本发明第一实施例制造带有GOLDD结构的薄膜晶体管的过程。
根据本发明第一实施例的带有GOLDD的薄膜晶体管可具有如下的结构,其中栅极电极可利用第一栅极图案和形成在该栅极图案侧面的第二栅极图案形成。该栅极电极可与LDD区域重叠,该LDD区域用作设置在有源层220中的低浓度掺杂区域。
如图2A所示,缓冲层(扩散势垒层)210可通过等离子体加强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、溅射等形成在绝缘衬底200上。这样的缓冲层(扩散势垒层)210可有助于防止诸如金属离子等的杂质扩散到和渗透有源层(可由无定形硅制成)。
在形成缓冲层210之后,可通过PECVD、LPCVD、溅射方法等在缓冲层210上沉积无定形硅薄膜。然后在真空炉中进行脱氢处理。在诸如溅射的某些沉积方法中,可省略脱氢处理。
此后,可进行将高能量施加给无定形硅薄膜的结晶处理,以使无定形硅结晶,从而形成多晶硅薄膜。优选地,可将受激准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)、连续横向结晶(SLS)、固相结晶(SPC)等用作结晶工艺。
在形成多晶硅薄膜之后,可通过对多晶硅薄膜进行布图来形成有源层220。
之后,可在有源层220上沉积栅极绝缘薄膜230,并且在栅极绝缘薄膜230上沉积第一导电金属薄膜。然后通过对该导电金属薄膜进行布图形成第一栅极图案249。
在形成第一栅极图案240之后,利用该第一栅极图案240作为掩膜来轻微掺杂具有预定导电类型的掺杂物。由此,利用第一栅极图案240作为掩膜来实现轻微掺杂的漏极(LDD)的掺杂。从而形成低浓度的源极/漏极区域223S、223D。该低浓度的源极/漏极区域123S、123D之间的区域可用作薄膜晶体管的沟道区域221。
如图2B所示,在形成低浓度的源极/漏极区域223S、223D之后,在形成有第一栅极图案240的绝缘衬底200的整个表面上形成第二导电材料薄膜250,从而在第一栅极图案240的侧面形成第二栅极图案。
如图2C所示,可通过蚀刻第二导电材料薄膜250而使第二栅极图案255形成在第一栅极图案240的侧面,从而形成同时带有第一栅极图案240和在该第一栅极图案240侧面形成的第二栅极图案255的栅极电极G。
第二栅极图案255可(与第一栅极图案240结合)用作下述高度掺杂的掩膜。因此第二栅极图案255决定LDD区域的宽度。因此第二栅极图案255的宽度优选地约为2μm或更小,更优选地约为1μm或更小。
在为栅极电极G形成第一栅极图案240和第二栅极图案255之后,利用栅极电极G作为掩膜在有源层220上进行高浓度掺杂。这一掺杂形成高浓度源极/漏极区域225S和225D。
由于低浓度源极/漏极区域223S和223D由第二栅极图案255掩盖,因此形成在第二栅极图案255下面的低浓度源极/漏极区域223S和223D可不被高度掺杂,其中所述第二栅极图案255形成在第一栅极图案240的侧面处。因此,该低浓度源极/漏极区域223S和223D可保持低浓度掺杂状态,并且用作LDD区域。因此栅极电极G可与轻微掺杂区域223S和223D重叠(即,该栅极电极与LDD区域重叠),从而形成GOLDD结构。这里,LDD区域可形成在形成于第一栅极图案240侧面处的第二栅极图案255的下方。
另外,GOLDD结构的LDD区域的宽度可由形成在第一栅极图案240侧面处的第二栅极图案255的厚度决定。从而使与栅极电极G重叠的LDD区域的宽度可窄于形成在第一栅极图案240侧面处的第二栅极图案255的宽度。即,LDD区域的宽度优选地为2μm或更小,更优选地约为1μm或更小。
如图2D所示,在形成高浓度源极/漏极区域225S和225D之后,中间绝缘薄膜260可形成在绝缘衬底200的整个表面上,并且可对其进行布图,以具有接触孔261和265,高浓度源极/漏极区域225S和225D通过该接触孔261和265局部暴露出来。
在形成接触孔261和265之后,可在绝缘衬底200的整个表面上沉积预定的导电薄膜,并且可对该导电薄膜布图以形成源极/漏极271和275,该源极/漏极271和275可与高浓度源极/漏极区域225S和225D电连接。这样完成了带有GOLDD结构的薄膜晶体管。
(第二实施例)
图3A、3B、3C和3D是横截面图,示出了根据本发明第二实施例制造带有GOLDD结构的薄膜晶体管的过程。
根据本发明第一实施例的带有GOLDD的薄膜晶体管可与第一实施例的薄膜晶体管类似,但在第二栅极图案的结构上有不同。即,根据第二实施例,形成在第一栅极图案340侧面处的第二栅极图案355是渐缩的。
如图3A所示,在带有缓冲层310的绝缘衬底300上形成有源层320。
然后可在带有缓冲层310的绝缘衬底300上形成栅极绝缘薄膜330,在该栅极绝缘薄膜330上形成第一栅极图案340。
如图3B所示,在形成第一栅极图案340之后,在带有第一栅极图案340的绝缘衬底300的整个表面上可形成导电材料薄膜350。
如图3C所示,在形成导电材料薄膜350之后,可通过蚀刻导电材料薄膜350而使第二栅极图案355以渐缩角度形成在第一栅极图案340的侧面。一种合适类型的蚀刻可以是各向异性蚀刻,诸如干蚀。从而形成同时带有第一栅极图案340和具有渐缩角度的第二栅极图案355的栅极电极G。
这里第二栅极图案355的宽度优选地约为2μm或更小,更优选地约为1μm或更小。
在栅极电极G形成有第一栅极图案340,并且渐缩的第二栅极图案355在第一栅极图案340的侧面形成之后,利用栅极电极G作为掩膜掺杂预定的杂质。
在掺杂过程中覆盖有栅极电极G的有源层320上的部分可用作源极/漏极区域325S和325D。反之,有源层320上位于渐缩的第二栅极图案下面的部分可用作低浓度源极/漏极区域323S和323D,从而用作LDD区域。这样,形成栅极电极G与LDD区域重叠的GOLDD结构。
类似于第一实施例,GOLDD结构的LDD区域可由形成在第一栅极图案340侧面处的渐缩的第二栅极图案355的宽度决定。从而使与栅极电极G重叠的LDD区域的宽度可窄于形成在第一栅极图案340侧面处的渐缩的第二栅极图案355的宽度。
如图3D所示,中间绝缘薄膜360可形成在绝缘衬底300的整个表面上。该中间层360可具有接触孔361和365,高浓度源极/漏极区域325S和325D通过该接触孔361和365局部暴露出来。然后可沉积预定的导电薄膜,并且可对该导电薄膜布图以形成源极/漏极371和375,该源极/漏极371和375可与高浓度源极/漏极区域325S和325D电连接。这样完成了带有GOLDD结构的薄膜晶体管。
在第二实施例中,形成具有渐缩角度的第二栅极图案355,然后进行掺杂。从而形成其中LDD区域与栅极电极G重叠的GOLDD结构。类似地,可在形成第一栅极图案340之后进行低浓度掺杂。
如上所述,在带有前述GOLDD结构的薄膜晶体管中,不需要用于轻微掺杂的另外的掩膜。另外,由于栅极电极G用作掩膜,可防止栅极电极G相对于LDD区域的有缺陷的对准。
而且,可利用由第一栅极图案340和第二栅极图案255、355形成的栅极电极G来制成所述GOLDD结构,因此可通过调整第二栅极图案255、355的宽度来调整LDD区域的宽度。因此,可以相对容易地调整LDD区域的宽度。甚至可能使LDD区域的宽度约为2μm或更小,或者更优选地,约为1μm或更小。
另外,可利用带有前述GOLDD结构的薄膜晶体管来实施诸如有源矩阵液晶显示器或有源矩阵有机电致发光显示器的有源平板显示器的制造方法,从而提供了有源矩阵平板显示器。
虽然参照特定实施例描述了本发明,但必须明白,这里的公开是出于利用示例解释本发明的目的,而不是限制本发明的保护范围。
本申请要求享有于2003年11月25日提交的韩国专利申请2003-84242的优先权,其整个内容在此引入作为参考。
Claims (27)
1、一种薄膜晶体管,包括:
有源层,该有源层形成在绝缘衬底上,并且具有源极/漏极区域和沟道区域;
形成在所述有源层上的栅极绝缘薄膜;和
形成在该栅极绝缘薄膜上的栅极电极,该栅极电极包括第一栅极图案和在该第一栅极图案侧面形成的第二栅极图案,
其中,源极/漏极区域包括轻微掺杂的漏极(LDD)区域,该轻微掺杂的漏极区域与所述栅极电极重叠。
2、如权利要求1所述的薄膜晶体管,其中,所述第二栅极图案具有渐缩角度。
3、如权利要求2所述的薄膜晶体管,其中,所述渐缩角度通过各向异性蚀刻产生。
4、如权利要求1所述的薄膜晶体管,其中,所述第二栅极图案的宽度约为2μm或更小。
5、如权利要求1所述的薄膜晶体管,其中,所述第二栅极图案的宽度约为1μm或更小。
6、如权利要求1所述的薄膜晶体管,其中,所述轻微掺杂的漏极区域位于所述第二栅极图案下面。
7、如权利要求1所述的薄膜晶体管,其中,所述轻微掺杂的漏极区域比所述第二栅极图案窄。
8、如权利要求1所述的薄膜晶体管,其中,所述轻微掺杂的漏极区域的宽度约为2μm或更小。
9、如权利要求1所述的薄膜晶体管,其中,所述轻微掺杂的漏极区域的宽度约为1μm或更小。
10、一种制造薄膜晶体管的方法,包括以下步骤:
在绝缘衬底上形成有源层;
在所述有源层上形成栅极绝缘薄膜;
在所述栅极绝缘薄膜上形成第一栅极图案;
利用第一栅极图案作为掩膜,轻微掺杂所述有源层;
在第一栅极图案侧面形成第二栅极图案,其中所述第一栅极图案和第二栅极图案一起形成栅极电极;以及
利用栅极电极作为掩膜,高度掺杂所述有源层,
其中,高度掺杂产生了源极/漏极区域,所述源极/漏极区域具有轻微掺杂的漏极区域,并且该轻微掺杂的漏极区域与所述栅极电极重叠。
11、如权利要求10所述的方法,其中,形成第二栅极图案的步骤包括:
在具有第一栅极图案的绝缘衬底的基本整个表面上形成导电材料薄膜;和
蚀刻所述导电材料薄膜。
12、如权利要求10所述的方法,其中,所述第二栅极图案的宽度约为2μm或更小。
13、如权利要求10所述的方法,其中,所述第二栅极图案的宽度约为1μm或更小。
14、如权利要求10所述的方法,其中,所述轻微掺杂的漏极区域位于所述第二栅极图案下面。
15、如权利要求10所述的方法,其中,所述轻微掺杂的漏极区域比所述第二栅极图案窄。
16、如权利要求10所述的方法,其中,所述轻微掺杂的漏极区域的宽度约为2μm或更小。
17、如权利要求16所述的方法,其中,所述轻微掺杂的漏极区域的宽度约为1μm或更小。
18、一种制造薄膜晶体管的方法,包括:
在绝缘衬底上形成有源层;
在所述有源层上形成栅极绝缘薄膜;
在所述栅极绝缘薄膜上形成第一栅极图案;
在第一栅极图案侧面形成第二栅极图案,其中该第二栅极图案具有渐缩角度;以及
利用第一栅极图案作为掩膜,在所述有源层上进行掺杂;
其中,掺杂产生了源极/漏极区域,所述源极/漏极区域具有轻微掺杂的漏极区域,并且该轻微掺杂的漏极区域与所述栅极电极重叠。
19、如权利要求18所述的方法,其中,形成第二栅极图案的步骤包括:
在具有第一栅极图案的绝缘衬底的基本整个表面上形成导电材料薄膜;和
通过各向异性蚀刻来蚀刻所述导电材料薄膜。
20、如权利要求18所述的方法,其中,所述第二栅极图案的宽度约为2μm或更小。
21、如权利要求20所述的方法,其中,所述第二栅极图案的宽度约为1μm或更小。
22、如权利要求18所述的方法,其中,所述轻微掺杂的漏极区域在掺杂过程中形成。
23、如权利要求18所述的方法,其中,所述轻微掺杂的漏极区域比所述第二栅极图案窄。
24、如权利要求18所述的方法,其中,所述轻微掺杂的漏极区域的宽度约为2μm或更小。
25、如权利要求24所述的方法,其中,所述轻微掺杂的漏极区域的宽度约为1μm或更小。
26、一种使用薄膜晶体管的有源矩阵平板显示器,其中该薄膜晶体管包括:
有源层,该有源层形成在绝缘衬底上,并且具有源极/漏极区域和沟道区域;
形成在所述有源层上的栅极绝缘薄膜;和
形成在该栅极绝缘薄膜上的栅极电极,该栅极电极包括第一栅极图案和在该第一栅极图案侧面形成的第二栅极图案,
其中,源极/漏极区域包括轻微掺杂的漏极区域,该轻微掺杂的漏极区域与所述栅极电极重叠。
27、如权利要求26所述的有源矩阵平板显示器,其中,所述平板显示器是液晶显示器或者有机电致发光显示器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR84242/2003 | 2003-11-25 | ||
KR1020030084242A KR100635048B1 (ko) | 2003-11-25 | 2003-11-25 | 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시 장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1622339A true CN1622339A (zh) | 2005-06-01 |
Family
ID=34588064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2004100962296A Pending CN1622339A (zh) | 2003-11-25 | 2004-11-25 | 薄膜晶体管及其制造方法、使用该薄膜晶体管的平板显示器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20050110090A1 (zh) |
JP (1) | JP2005159304A (zh) |
KR (1) | KR100635048B1 (zh) |
CN (1) | CN1622339A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105742294A (zh) * | 2016-03-23 | 2016-07-06 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
CN107195689A (zh) * | 2017-07-21 | 2017-09-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、oled显示面板 |
WO2020244292A1 (zh) * | 2019-06-05 | 2020-12-10 | 京东方科技集团股份有限公司 | 发光二极管驱动背板及其制备方法、显示装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110094837A (ko) | 2010-02-18 | 2011-08-24 | 서울대학교산학협력단 | 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터 |
KR102687941B1 (ko) * | 2016-10-24 | 2024-07-24 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
WO2019009872A1 (en) * | 2017-07-01 | 2019-01-10 | Intel Corporation | SELF-ALIGNED THIN-FILTER TRANSISTOR WITH UPPER CONTACT AND REAR GRID |
KR20230073403A (ko) * | 2021-11-18 | 2023-05-26 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
KR20240106321A (ko) * | 2022-12-29 | 2024-07-08 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69121535T2 (de) * | 1990-12-07 | 1997-01-02 | At & T Corp | Feldeffekttransistor mit inverser T-förmiger Silizid-Torelektrode |
US6617644B1 (en) * | 1998-11-09 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
GB2354882B (en) * | 1999-03-10 | 2004-06-02 | Matsushita Electric Ind Co Ltd | Thin film transistor panel and their manufacturing method |
EP2256808A2 (en) * | 1999-04-30 | 2010-12-01 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and manufacturing method therof |
US6882012B2 (en) * | 2000-02-28 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method of manufacturing the same |
US6781646B2 (en) * | 2000-07-28 | 2004-08-24 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
US7223643B2 (en) * | 2000-08-11 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
TW480732B (en) * | 2001-04-10 | 2002-03-21 | Ind Tech Res Inst | Polysilicon thin film transistor having gate-overlapped lightly doped drain |
JP4869509B2 (ja) * | 2001-07-17 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US6773944B2 (en) * | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
US6963083B2 (en) * | 2003-06-30 | 2005-11-08 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device having polycrystalline TFT and fabricating method thereof |
-
2003
- 2003-11-25 KR KR1020030084242A patent/KR100635048B1/ko not_active IP Right Cessation
-
2004
- 2004-09-14 JP JP2004266255A patent/JP2005159304A/ja active Pending
- 2004-11-23 US US10/994,264 patent/US20050110090A1/en not_active Abandoned
- 2004-11-25 CN CNA2004100962296A patent/CN1622339A/zh active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105742294A (zh) * | 2016-03-23 | 2016-07-06 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
CN105742294B (zh) * | 2016-03-23 | 2019-01-15 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及制得的tft基板 |
CN107195689A (zh) * | 2017-07-21 | 2017-09-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、oled显示面板 |
CN107195689B (zh) * | 2017-07-21 | 2021-01-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、oled显示面板 |
WO2020244292A1 (zh) * | 2019-06-05 | 2020-12-10 | 京东方科技集团股份有限公司 | 发光二极管驱动背板及其制备方法、显示装置 |
US11398438B2 (en) | 2019-06-05 | 2022-07-26 | Boe Technology Group Co., Ltd. | Drive backplane for light-emitting diode, method for preparing same, and display device |
Also Published As
Publication number | Publication date |
---|---|
JP2005159304A (ja) | 2005-06-16 |
KR100635048B1 (ko) | 2006-10-17 |
KR20050050491A (ko) | 2005-05-31 |
US20050110090A1 (en) | 2005-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100729054B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
US7476896B2 (en) | Thin film transistor and method of fabricating the same | |
TW200423408A (en) | Low temperature poly-Si thin film transistor and method of manufacturing the same | |
US8436355B2 (en) | Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor | |
CN1716532B (zh) | 制备显示装置的方法 | |
CN1309091C (zh) | 薄膜晶体管衬底及其制造方法 | |
US20070166898A1 (en) | Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same | |
US7842563B2 (en) | Thin film transistor, method of fabricating the same, and flat panel display using thin film transistor | |
CN1670930A (zh) | 具有轻掺杂漏极的金属氧化物半导体的制作方法 | |
CN1652349A (zh) | 薄膜晶体管、其制造方法和使用薄膜晶体管的平板显示器 | |
CN1622339A (zh) | 薄膜晶体管及其制造方法、使用该薄膜晶体管的平板显示器 | |
JP2007109733A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100915160B1 (ko) | 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및반도체 박막의 제조 장치 | |
CN100474627C (zh) | 具有轻掺杂漏区/偏移区(ldd/offset)结构的薄膜晶体管 | |
KR100867921B1 (ko) | 박막 트랜지스터의 제조방법 | |
KR101009432B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP2004056025A (ja) | 薄膜トランジスタ装置およびその製造方法 | |
KR101043785B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
JP2008270637A (ja) | 薄膜トランジスタの製造方法及び薄膜トランジスタ | |
CN1913109A (zh) | 高压水气退火的多晶硅薄膜晶体管组件的制作方法 | |
JPH05299435A (ja) | 絶縁ゲイト型電界効果トランジスタの作製方法 | |
JP2004281987A (ja) | 相補型半導体装置およびその製造方法 | |
JP2005051011A (ja) | トランジスタを備えた装置およびその製造方法 | |
JPH06224220A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |