CN1670930A - 具有轻掺杂漏极的金属氧化物半导体的制作方法 - Google Patents
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Abstract
本发明的目的在于提供一种具有轻掺杂漏极的金属氧化物半导体的制作方法，可利用一道光掩模同时定义栅电极、p型离子重掺杂区及n型离子轻掺杂区，且可利用另一道光掩模同时定义出接触窗及n型离子重掺杂区。因此，本发明最少只需6道光掩模，即可完成具有轻掺杂漏极薄膜晶体管的工艺，如此一来不但可达到减少多晶硅薄膜晶体管工艺的光掩模使用次数的目的，且由于工艺的步骤减少，因此可提高量产速度及增加成品率。
Description
技术领域
本发明涉及一种薄膜晶体管及其制造方法，特别是涉及一种在工艺中可减少光掩模使用次数的薄膜晶体管及其制造方法。
背景技术
薄膜晶体管(thin film transistor，TFT)为有源阵列型平面显示器常用的有源元件(active element)，用来驱动有源式液晶显示器(active matrix type liquidcrystal display)、有源式有机电激发光显示器(active matrix type organicelectroluminescent display)、影像传感器等装置。通常，依薄膜晶体管半导体硅膜层的组成，可将薄膜晶体管区分为多晶硅薄膜晶体管以及非晶硅薄膜晶体管。
为了实现高精细度的元件与像素排列，多晶硅已逐渐取代非晶硅而成为薄膜晶体管技术的发展主流。然而，一般制造多晶硅元件的工艺步骤却远较一般非晶硅元件工艺来的复杂且耗时。
请参考图1a至1h，显示一传统互补式金属氧化物半导体薄膜晶体管(CMOS)制作流程的剖面图。首先，请参阅图1a，提供一基底10，其上具有一缓冲层11及一非晶硅层12。然后，使非晶硅层12进行结晶化形成多晶硅层，并经由光刻工艺后蚀刻该多晶硅层以形成一硅岛13n及13p(siliconisland)，如图1b所示。
请参照图1c所示，形成一图案化的第一光致抗蚀剂层20于该基底10上，以露出定义作为n型晶体管的硅岛13n的部分区域。接着，利用该第一光致抗蚀剂层20作为掩模对露出的硅岛13n进行一n型离子掺杂注入工艺，以形成n+掺杂区域18n。
请参照图1d所示，去除第一光致抗蚀剂层20，并形成一第二光致抗蚀剂层21于该基底10上，并进一步露出与该n+掺杂区域18n相邻的部分硅岛13n。接着，以第二光致抗蚀剂层21作为掩模进行一n型离子掺杂注入工艺，使得在n+掺杂区域18n旁的多晶硅层形成n-掺杂区域28。
请参照图1e，在去除第二光致抗蚀剂层21后，形成一第三光致抗蚀剂层22于该基底，并露出作为p型晶体管的硅岛13p的部分区域。接着，利用该第三光致抗蚀剂层22作为掩模对露出的硅岛13p进行一p型离子掺杂注入工艺，以形成P+掺杂区域18p。
请参照图1f所示，在去除第三光致抗蚀剂层22后，形成一绝缘层15及一传导层(未图标)于上述结构，并经由光刻蚀刻工艺定义该传导层，以形成栅极层16p与16n。该栅极层16p与16n分别形成于该硅岛13p及13n的未掺杂多晶硅层(通道区)19p及19n上。
请参照图1g，形成一氧化硅层30于上述结构，并进行光刻蚀刻工艺以形成接触孔30a。接着，请参照图1h，通过光刻蚀刻工艺定义一金属层，以形成源/漏极接触区35于接触孔30a。
请参照图li，形成一保护层40于上述结构，经光刻工艺后蚀刻该保护层40，以形成一贯通至源/漏极接触区35的接触孔40a；最后，形成一透明电极于上述结构，并经光刻工艺及蚀刻后于接触孔40a处形成一像素电极50。由上述传统多晶硅薄膜晶体管的工艺步骤可知，需使用到多达9道光掩模进行多次光刻蚀刻工艺才可完成传统多晶硅薄膜晶体管。如此复杂的制造方法不但使得多晶硅薄膜晶体管的工艺成本提高而产率下降，且进一步使得多晶硅薄膜晶体管的成品率降低。
为了解决上述传统薄膜晶体管其复杂工艺所造成的问题，一种减少光掩模使用次数的薄膜晶体管制造方式亦被提出，请参考图2a至2e，显示一现有薄膜晶体管的制作流程剖面图。首先，请参照图2a，提供一基底100，其上依序形成有一保护层105、多晶硅层110n及110p、一绝缘层120、及一导电层130。
如图2b所示，利用光刻蚀刻工艺定义作为p型晶体管的多晶硅层110p其上的导电层130以形成一栅极层132p。然后，利用一光致抗蚀剂层140与栅极层132p作为掩模进行一p型离子掺杂注入工艺，形成P+掺杂区域180p。
请参照图2c所示，去除该光致抗蚀剂层140，并形成一光致抗蚀剂层150于p型晶体管及部分作为n型晶体管的多晶硅层110n其上的导电层130上，经由蚀刻定义出n型晶体管的栅极层132n，并利用栅极层132n作为掩模进行一n型离子掺杂注入工艺，形成n+掺杂区域180n。
请参照图2d，各向同性蚀刻栅极层132n上的光致抗蚀剂层150以去掉其左右各一预定距离129，得到较小的光致抗蚀剂层150a。接着，以光致抗蚀剂层150a作蚀刻掩模蚀刻栅极层132n，得到栅极层132n’，并利用栅极层132n’作为掩模进行一n型离子掺杂注入工艺，使得在n+掺杂区域180n旁的未掺杂区域形成n-掺杂区域184。
请参照图2e，在去除光致抗蚀剂层150a后形成一第一氧化硅层151，并进行光刻工艺及蚀刻以形成第一接触孔160。接着，形成源/漏极接触区162于接触孔160，其中该源/漏极接触区162由一金属层经光刻蚀刻工艺所形成。
最后，请参照图2f，形成一第二氧化硅层152于上述结构，经光刻工艺后蚀刻该第二氧化硅层152，以形成一贯通至源/漏极接触区162的第二接触孔170；最后，形成一透明电极于上述结构，并经光刻工艺及蚀刻后于第二接触孔170处形成一像素电极190。上述现有减少光掩模使用次数的薄膜晶体管制造方式中，虽可减少光掩模使用次数，但上述技术最关键且困难之处即在于需各向同性蚀刻该光致抗蚀剂层150以去掉其左右各一预定距离129。然而，此步骤易导致工艺范围(process window)狭窄且不易控制，不利于实际生产。
因此，在不使工艺范围受限及不增加工艺困难度的前提下，达到减少多晶硅薄膜晶体管工艺的光掩模使用次数的目的，是目前薄膜晶体管工艺技术上亟需研究的重点。
发明内容
有鉴于此，本发明的目的在于提供一种具有轻掺杂漏极的金属氧化物半导体的制作方法，可利用一道光掩模同时定义栅电极、p型离子重掺杂区及n型离子轻掺杂区，且可利用另一道光掩模同时定义出接触窗及n型离子重掺杂区。因此，本发明只需6道光掩模，即可完成具有轻掺杂漏极薄膜晶体管的工艺，如此一来不但可达到减少多晶硅薄膜晶体管工艺的光掩模使用次数的目的，且由于工艺的步骤减少，因此可提高量产速度及增加成品率。
本发明的另一目的是提出一种具有轻掺杂漏极的金属氧化物半导体的制作方法，即利用六道光掩模完成具有轻掺杂漏极(1ightly doped drain，LDD)结构的互补式金属氧化物半导体薄膜晶体管(CMOS)的工艺，减少现有技术所需步骤。
依据本发明一优选实施例，本发明所述的具有轻掺杂漏极的金属氧化物半导体的制作方法包括以下步骤。首先，提供一基底，该基底包含一轻掺杂漏极(LDD)区及一p型金属氧化物半导体(PMOS)区。形成一第一岛状半导体层于该轻掺杂漏极(LDD)区及一第二岛状半导体层于该p型金属氧化物半导体(PMOS)区，其中该第一岛状半导体层包含一通道区、一轻掺杂预定区，以及一源/漏极预定区，而该第二岛状半导体层包含一通道区，以及一源/漏极预定区。依序形成一栅极绝缘层及一第一导电层于该基底。形成一图案化的第一光致抗蚀剂层以覆盖该第二岛状半导体层通道区及该第一岛状半导体层上方的该第一导电层，其中位于该第一及第二岛状半导体层通道区上的第一光致抗蚀剂层的厚度大于位于该第一岛状半导体层的轻掺杂预定区及源/漏极预定区的第一光致抗蚀剂层的厚度。以该图案化的第一光致抗蚀剂层为掩模蚀刻该第一导电层，以形成一图案化的第一导电层。对该第二岛状半导体层的源/漏极预定区进行一p型离子重掺杂工艺，以形成一源/漏极区。去除位于第一岛状半导体层的轻掺杂预定区及源漏极预定区的第一导电层。对该第一岛状半导体层的轻掺杂预定区进行一n型离子轻掺杂工艺，以形成一轻掺杂漏极区。去除残留的第一光致抗蚀剂层，接着形成一层间介电层于该基底之上。形成一贯孔及一盲孔于该层间介电层，其中该贯孔对应于该第一岛状半导体层源/漏极预定区并露出该源/漏极预定区，而该盲孔对应于该第二岛状半导体层源/漏极区但未露出该第二岛状半导体层源/漏极区。透过该贯孔进行一n型离子重掺杂工艺，使第二岛状半导体层的源/漏极预定区形成一源/漏极区。
为使本发明的目的、特征能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1a至1i为显示一传统互补式金属氧化物半导体薄膜晶体管制作流程的剖面图。
图2a至2f为显示一现有减少光掩模使用次数的薄膜晶体管制作流程剖面图。
图3a至3m为显示本发明一优选实施例所示的具有轻掺杂漏极的金属氧化物半导体的制作方法的流程剖面图。
图4a及4b为显示本发明另一优选实施例所示的具有轻掺杂漏极的金属氧化物半导体的制作方法的剖面示意图。
简单符号说明
基底～10；缓冲层～11；非晶硅层～12；硅岛～13n及13p；绝缘层～15；栅极层～16p与16n n+掺杂区域～18n；P+掺杂区域～18p；通道区～19p及19n；第一光致抗蚀剂层～20；第二光致抗蚀剂层～21；第三光致抗蚀剂层～22；n-掺杂区域～28；氧化硅层～30；接触孔～30a；源/漏极接触区～35；保护层～40；接触孔～40a；像素电极～50；基底～100；保护层～105；多晶硅层～110n及110p；绝缘层～120；预定距离～129；导电层～130；栅极层～132n及132p；栅极层～132n；光致抗蚀剂层～140；光致抗蚀剂层～150；光致抗蚀剂层～150a；第一氧化硅层～151；第二氧化硅层152；第一接触孔～160；源/漏极接触区162；第二接触孔～170；P+掺杂区域～180p；n+掺杂区域～180n；n-掺杂区域～184；像素电极～190；基底～200；缓冲层～202；第一岛状半导体层～204；第二岛状半导体层204P；栅极绝缘层～208；第一导电层～210及210’；第一光致抗蚀剂层～212及212’；层间介电层～214；第二光致抗蚀剂层～216及216’；第一开口～217；第二开口～218；贯孔～221；盲孔～222；第一接触窗～230；源/漏极接触区～234；保护层236；第二接触窗～238；像素电极～242；氮化硅层～255；通道区～260及260P；源/漏极预定区～262及262P；轻掺杂预定区～264；第一栅电极～266P；第二栅电极～266；源/漏极区～267及267P；轻掺杂漏极区～268；第一厚度～t1；第二厚度～t2；第三厚度～t3；第四厚度～t4；P型金属氧化物半导体区～P；轻掺杂漏极区～LDD。
具体实施方式
本发明提供一种具有轻掺杂漏极的金属氧化物半导体的制作方法，可有效减少薄膜晶体管工艺的光掩模使用次数，降低工艺复杂度及增加成品率。该具有轻掺杂漏极的金属氧化物半导体应用于一薄膜晶体管液晶显示器。以下例举一符合本发明所述的具有轻掺杂漏极的金属氧化物半导体的制作方法的优选实施例，兹配合附图详细说明如下：
首先，请参阅图3a，提供一基底200，可例如为液晶显示器所用适用的基板，而该基底200包含一P型金属氧化物半导体区P及一轻掺杂漏极区LDD。接着，于该基底200上依序形成一缓冲层202及一半导体层。接着，使用一第一光掩模并经一光刻蚀刻工艺定义该半导体层以形成一第一岛状半导体层204于该轻掺杂漏极区LDD及一第二岛状半导体层204p于P型金属氧化物半导体区P，其中该第一岛状半导体层204包含一通道区260、位于该通道区两侧具有一特定宽度的轻掺杂预定区264，以及位于轻掺杂预定区旁的一源/漏极预定区262，而该第二岛状半导体层204P包含一通道区260P，以及位于该通道区两侧的一源/漏极预定区262P。该缓冲层202可包括氮化硅及氧化硅；而该半导体层包括硅层，亦即可为多晶硅层、单晶硅层、或是非晶硅层，本实施例中以一多晶硅层为例说明。在此对形成多晶硅层的方式并无特别限特，该多晶硅层的形成方法可例如为在上述基板上形成一非晶硅层，接着再对该非晶硅层进行一准分子激光(ELA)退火工艺或是一热处理，其温度范围约可为500～650℃，以使非晶硅层经固相长晶形成多晶硅层。
接着，请参阅图3b，依序顺应性形成一栅极绝缘层208及一第一导电层210于该基底200之上，以完全覆盖该第一岛状半导体层204及该第二岛状半导体层204P。其中该栅极绝缘层208可例如为氧化硅层，而此栅极绝缘层208的厚度范围优选在500至2000之间，而更佳的厚度范围在800至1500之间；该导电层210的组成可例如为铝、钛、钽、铬、钼、钨化钼或是由上述金属所任意组成的合金层或层合物等。该第一导电层210的形成方式并无限制，可例如为气相沉积法、溅射法或是真空蒸镀法。
接着，请参阅图3c，使用一第二光掩模形成一图案化的第一光致抗蚀剂层212以覆盖该第二岛状半导体层204P通道区260P及该第一岛状半导体层204上方的该第一导电层210。值得注意的是，该第一光致抗蚀剂层212在设计上需具有不同的厚度，其中形成于该第一及第二岛状半导体层204及204P通道区260及260P之上的第一光致抗蚀剂层212具有一第一厚度t1，而形成于该第一岛状半导体层204的轻掺杂预定区264及源/漏极预定区262之上的第一光致抗蚀剂层212具有一第二厚度t2，在此，该第一厚度t1与该第二厚度t2的比介于10∶9至3∶1的范围之间。该具有不同厚度的第一光致抗蚀剂层212的形成方式可例如为一利用半色调网点光掩模(halftone mask)的光刻工艺。
接着，请参阅图3d，利用该第一光致抗蚀剂层212作为蚀刻掩模，并以一各向异性蚀刻工艺蚀刻该第一导电层210及该第一光致抗蚀剂层212，去除未被该第一光致抗蚀剂层212所覆盖的第一导电层210，以形成一图案化的第一导电层210’于该第一岛状半导体层204之上，且形成一第一栅电极266P于该第二岛状半导体层204P通道区260P之上。形成具有该不同厚度的第一光致抗蚀剂层212的目的在于，当该第一光致抗蚀剂层412经此蚀刻步骤后，可使得该具有第二厚度t2的第一光致抗蚀剂层212(亦即位于该第一岛状半导体层204的轻掺杂预定区264及源/漏极预定区262上的第一光致抗蚀剂层212)可完全被移除，并且残留部分的第一光致抗蚀剂层212’(原具有第一厚度t1的第一光致抗蚀剂层212)于该第一及第二岛状半导体层204及204P通道区260及260P上方的第一导电层210上。
接着，仍请参阅图3d，以该图案化的第一导电层210’及该第一栅电极266P为掩模，进行一p型离子重掺杂工艺，以使该第二岛状半导体层204P的源/漏极预定区262P形成一源/漏极区267P。于本发明一优选实施例中，该p型离子重掺杂工艺的剂量例如为后续所进行的n型离子轻掺杂工艺的剂量一百倍以上。
接着，请参阅图3e，以该残留的第一光致抗蚀剂层212’作为蚀刻掩模并以该栅极绝缘层208作为蚀刻停止层，蚀刻该第一岛状半导体层204之上的第一导电层210’，以形成一第二栅电极266。接着，再以该第二栅电极266为掩模，对该第一岛状半导体层204的轻掺杂预定区264及源/漏极预定区262进行一n型离子轻掺杂工艺，使第一岛状半导体层204的轻掺杂预定区264形成一轻掺杂漏极区268，请参照图3f。在n型离子轻掺杂工艺的步骤中，由于该n型离子轻掺杂工艺的剂量远低于该p型离子重掺杂工艺的剂量，因此该n型离子轻掺杂工艺并不会影响到该第一岛状半导体层204P的源/漏极区267P。
接着，请参阅图3g，移除残留于栅极266及266P上的第一光致抗蚀剂层212’，并坦覆性形成一层间介电层214于该基底200之上。该层间介电层214的材料可与该栅极绝缘层208相同，例如为氧化硅或氮化硅层，而该层间介电层214的厚度范围在3000至5000之间。接着，使用一第三光掩模形成一具有不同厚度的第二光致抗蚀剂层216于该层间介电层214之上，该具有不同厚度的第二光致抗蚀剂层216具有第一开口217及第二开口218，其中该第一开口217贯穿该第二光致抗蚀剂层216，并对应于该第一岛状半导体层204的源/漏极预定区262的上方，且露出位于该第一岛状半导体层204的源/漏极预定区262上方的该层间介电层214。此外，该第二开口对应于该第二岛状半导体层204P的源/漏极区267P但未贯穿该第二光致抗蚀剂层216，且未露出位于该第二岛状半导体层204P的源/漏极区267P上方的该层间介电层214。换言之，除了形成于该第二开口218内的第二光致抗蚀剂层216具有一第三厚度t3外，其它的第二光致抗蚀剂层216则具有一第四厚度t4，其中该第四厚度t4与第三厚度t3的比介于10∶9至3∶1的范围之间。该具有不同厚度的第二光致抗蚀剂层216的形成方式可例如为一利用半色调网点光掩模(halftone mask)的光刻工艺。此外，该第一开口217完全位于该源/漏极预定区262的正上方的范围内，且该第一开口217与该第一岛状半导体层204的通道区260的水平距离介于0.4μm至1μm，在此例如为0.75μm。
接着，请参阅图3h，以该具有不同厚度的第二光致抗蚀剂层216作为蚀刻掩模，并以一各向异性蚀刻工艺蚀刻该第二光致抗蚀剂层216及层间介电层214，完全去除未被该第二光致抗蚀剂层216所覆盖的层间介电层214，以形成一贯孔221贯穿该层间介电层214并露出该第一岛状半导体层204的源/漏极预定区262上方的栅极绝缘层208，以及形成一盲孔222部分穿透对应于该第二岛状半导体层204P源/漏极区267P的该层间介电层214。此蚀刻步骤的重点在于，位于该第二岛状半导体层204P源/漏极区267P正上方的层间介电层214被蚀刻后，仍保有一预定的厚度，以防止该源/漏极区267P到后续n型离子重掺杂工艺的影响。形成具有该不同厚度的第二光致抗蚀剂层216的目的在于，当该第二光致抗蚀剂层216经此蚀刻步骤后，可使得该具有第三厚度t3的第二光致抗蚀剂层216(亦即位于该第一岛状半导体层204的源/漏极预定区262上方的第二光致抗蚀剂层216)可被移除，而残留部分的第二光致抗蚀剂层216’(原具有第一厚度t4的第二光致抗蚀剂层216)于该贯孔221及该盲孔222外的区域的层间介电层214上。
接着，请参阅图3i，以该层间介电层214作为掩模，透过该贯孔221进行一n型离子重掺杂工艺，以使该第一岛状半导体层204的源/漏极预定区262形成一源/漏极区267。接着，以该源/漏极区267及267P作为蚀刻停止层，经由该贯孔221及盲孔222蚀刻该层间介电层214’及该栅极绝缘层208，以形成第一接触窗230，请参阅图3j。
接着，请参阅图3k，形成一第二导电层(未图示)于该层间介电层214上，并且填入该第一接触窗230中。然后，以一光刻蚀刻工艺定义第二导电层以形成多个源/漏极接触区234。在此步骤中使用一第四光掩模对该第二导电层进形一图案化工艺。
接着，请参阅图3k，形成一保护层236于该层间介电层214上，并使用一第五光掩模经由一光刻蚀刻工艺定义该保护层236以形成多个第二接触窗238，露出该源/漏极接触区234。接着，坦覆性形成一透明导电层(未图示)于该保护层236上，并且填入该第二接触窗238中。最后，以一光刻蚀刻工艺定义第二导电层以形成像素电极242。在此步骤中使用一第六光掩模对该透明导电层进形一图案化工艺。至此，完成本发明所述的利用六道光掩模完成具有轻掺杂漏极(LDD)结构的互补式金属氧化物半导体薄膜晶体管(CMOS)工艺的优选实施例。
此外，在本发明另一优选实施例中，在完成以该层间介电层214作为掩模进行一n型离子重掺杂工艺的步骤后(如图3i所示)，可还包括以下步骤。首先，坦覆性形成一氮化硅层255于该层间介电层214之上，并使该氮化硅层255填入该第一接触窗230中，如图4a所示。接着，对整个半导体结构进行一热处理，例如一快速热处理工艺(RTP)，以消除由离子注入所造成的损伤。在此步骤中，该氮化硅层255的部分氮原子可被导入该层间介电层与该半导体层的界面中，有助于减低悬浮键(dangling bonds)的数量及改善该半导体元件的可靠性。接着，移除形成于该第一接触窗内230的氮化硅层255，以露出该源/漏极区267及267P。
由于在本发明中采用自我对准的工艺做离子注入，因此不需要利用额外的光掩模作离子注入工艺的屏蔽层，总计可较现有技术节省三道光掩模。且在本发明所述的工艺中，先形成栅电极，之后在进行离子掺杂工艺，因此，栅电极的线宽(Critical dimension)极易控制，且可避免现有技术因先进行掺杂工艺所需的额外多次对准步骤。综上所述，本发明与现有技术相比较，本发明仅使用6道光掩模即可完成与现有技术相同功能的薄膜晶体管且由于本发明工艺的步骤减少，因此可提高量产速度及增加成品率，使生产成本大幅降低。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (11)
1、一种具有轻掺杂漏极的金属氧化物半导体的制作方法，包括：
提供一基底，该基底包含一轻掺杂漏极(LDD)区及一p型金属氧化物半导体(PMOS)区；
形成一第一岛状半导体层于该轻掺杂漏极(LDD)区及一第二岛状半导体层于该p型金属氧化物半导体(PMOS)区，其中该第一岛状半导体层包含一通道区、一轻掺杂预定区，以及一源/漏极预定区，而该第二岛状半导体层包含一通道区，以及一源/漏极预定区；
依序形成一栅极绝缘层及一第一导电层于该基底；
形成一图案化的第一光致抗蚀剂层以覆盖该第二岛状半导体层通道区及该第一岛状半导体层上方的该第一导电层，其中位于该第一及第二岛状半导体层通道区上的第一光致抗蚀剂层的厚度大于位于该第一岛状半导体层的轻掺杂预定区及源/漏极预定区的第一光致抗蚀剂层的厚度；
以该图案化的第一光致抗蚀剂层为掩模蚀刻该第一导电层，以形成一图案化的第一导电层；
对该第二岛状半导体层的源/漏极预定区进行一p型离子重掺杂工艺，以形成一源/漏极区；
去除位于第一岛状半导体层的轻掺杂预定区及源漏极预定区的第一导电层；
对该第一岛状半导体层的轻掺杂预定区进行一n型离子轻掺杂工艺，以形成一轻掺杂漏极区；
去除残留的第一光致抗蚀剂层；
形成一层间介电层于该基底之上；
形成一贯孔及一盲孔于该层间介电层，其中该贯孔对应于该第一岛状半导体层源/漏极预定区并露出该源/漏极预定区，而该盲孔对应于该第二岛状半导体层源/漏极区但未露出该第二岛状半导体层源/漏极区；
透过该贯孔进行一n型离子重掺杂工艺，使第二岛状半导体层的源/漏极预定区形成一源/漏极区。
2、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中在形成一半导体层于该基底之前，还包括形成一缓冲层于该基底上。
3、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中该p型离子掺杂工艺的剂量大于该n型离子轻掺杂工艺的剂量一百倍以上。
4、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中该第一光致抗蚀剂层使用半色调网点光掩模(halftone mask)的工艺所形成。
5、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，还包括：
经由该贯孔及该盲孔蚀刻位于该源/漏极之上的层间介电层与栅极绝缘层以露出该源/漏极，并形成多个第一接触窗；
形成源/漏极接触区于该第一接触窗中；
形成一保护层于该基底上，其中该保护层具有第二接触窗露出该源/漏极接触区；以及
形成一像素电极，经由该第二接触窗与该源/漏极接触区电连接。
6、如权利要求5所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中在形成该第一接触窗的步骤后，还包括：
形成氮化硅层于该基底；
进行一热处理；以及
移除形成于该第一接触窗内的氮化硅层。
7、如权利要求6所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中该氮化硅层的厚度范围介于500至2000之间。
8、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中，在去除位于该第一岛状半导体层的轻掺杂预定区及源/漏极预定区的第一光致抗蚀剂层以及第一导电层的步骤中，有部分的第一光致抗蚀剂层以及第一导电层残留于该第一及第二岛状半导体层通道区上方。
9、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中，于形成该贯孔及该盲孔的步骤中，利用一具有不同厚度的图案化第二光致抗蚀剂层为掩模所形成。
10、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中该具有不同厚度的图案化第二光致抗蚀剂层使用半色调网点光掩模(halftone mask)工艺所形成。
11、如权利要求1所述的具有轻掺杂漏极的金属氧化物半导体的制作方法，其中该具有轻掺杂漏极的金属氧化物半导体应用于一薄膜晶体管液晶显示器。
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